JPH0346832B2 - - Google Patents
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- JPH0346832B2 JPH0346832B2 JP24580284A JP24580284A JPH0346832B2 JP H0346832 B2 JPH0346832 B2 JP H0346832B2 JP 24580284 A JP24580284 A JP 24580284A JP 24580284 A JP24580284 A JP 24580284A JP H0346832 B2 JPH0346832 B2 JP H0346832B2
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Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Static Random-Access Memory (AREA)
- Image Input (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置特に高速読み書き用の
シフトレジスタを備えるランダムアクセスメモリ
（RAM）に関する。
シフトレジスタを備えるランダムアクセスメモリ
（RAM）に関する。
CRTデイスプレイに表示する画像データを格
納するビデオRAMは、短時間に多量のデータを
扱うので、高速読み書き用シフトレジスタを備え
るものがある。第４図で説明すると１０はビデオ
RAMを構成するオープンビツト線型のダイナミ
ツクRAMで、中央にセンスアツプSA１，SA２，
…を備え、その両側へビツト線対BL，（添字
１、２、…は相互を区別するもので、こゝでは適
宜省略する）が延び、これらのビツト線と直交し
てワード線WL（図では１本のみ示すが実際には
多数ある）が延び、これらの各ビツト線とワード
線の各交点にメモリセルが配設される。また図示
しないがセンスアツプSA１，SA２，…に沿つて
データバスDB，が設けられ、書込み読出し
は該データバスを通して１ビツト（１メモリセ
ル）単位で行なわれる。SRAはシフトレジスタ
で、256本など多数あるビツト線BLと同数の段
（ビツト）Ａ１，Ａ２，…を有し、各段は転送ゲ
ートTRAを介してそれぞれのビト線へ接続され
る。書込みデータを直列伝送し、シフトレジスタ
SRAの各段はシフトインした状態でゲートTRA
を開き、ワード線を選択すると、該ワード線と各
ビツト線との交点のメモリセル（本例では256個）
に一斉に該書込みデータが書き込まれる。またワ
ード線を選択して該ワード線と各ビツト線との交
点のメモリセルのデータを各ビツト線へ読出し、
この状態でゲートTRAを開いて該データをシフ
トレジスタSRAの各段へ取込み、然るのちシフ
トアウトすると該データを直列信号の形で逐次取
出すことができる。こうして１ワード線分のデー
タの書込み／読出しを同時に（一斉に）行ない、
通常のRAM側からの１ビツトずつのランダムア
クセスに比べて極めて高速な書込み読出しを行な
うことができる。
納するビデオRAMは、短時間に多量のデータを
扱うので、高速読み書き用シフトレジスタを備え
るものがある。第４図で説明すると１０はビデオ
RAMを構成するオープンビツト線型のダイナミ
ツクRAMで、中央にセンスアツプSA１，SA２，
…を備え、その両側へビツト線対BL，（添字
１、２、…は相互を区別するもので、こゝでは適
宜省略する）が延び、これらのビツト線と直交し
てワード線WL（図では１本のみ示すが実際には
多数ある）が延び、これらの各ビツト線とワード
線の各交点にメモリセルが配設される。また図示
しないがセンスアツプSA１，SA２，…に沿つて
データバスDB，が設けられ、書込み読出し
は該データバスを通して１ビツト（１メモリセ
ル）単位で行なわれる。SRAはシフトレジスタ
で、256本など多数あるビツト線BLと同数の段
（ビツト）Ａ１，Ａ２，…を有し、各段は転送ゲ
ートTRAを介してそれぞれのビト線へ接続され
る。書込みデータを直列伝送し、シフトレジスタ
SRAの各段はシフトインした状態でゲートTRA
を開き、ワード線を選択すると、該ワード線と各
ビツト線との交点のメモリセル（本例では256個）
に一斉に該書込みデータが書き込まれる。またワ
ード線を選択して該ワード線と各ビツト線との交
点のメモリセルのデータを各ビツト線へ読出し、
この状態でゲートTRAを開いて該データをシフ
トレジスタSRAの各段へ取込み、然るのちシフ
トアウトすると該データを直列信号の形で逐次取
出すことができる。こうして１ワード線分のデー
タの書込み／読出しを同時に（一斉に）行ない、
通常のRAM側からの１ビツトずつのランダムア
クセスに比べて極めて高速な書込み読出しを行な
うことができる。
CRTデイスプレイ画面は、デイジタル型の場
合は、水平走査線を複数（Ｎ）個に区分して各々
を画素とし、１画面は水平走査線数をＭとしてＮ
×Ｍ個の画素で構成する。ビデオRAMのビツト
線数をＮとすると、上記一斉書込み読出しで１水
平走査線分のデータを処理でき、CRTデイスプ
レイの１水平走査線の走査期間中にシフトレジス
タよりデータを供給させ、帰線期間中に次の水平
走査線のデータをRAM部より該シフトレジスタ
へ並列転送するという操作ができる。
合は、水平走査線を複数（Ｎ）個に区分して各々
を画素とし、１画面は水平走査線数をＭとしてＮ
×Ｍ個の画素で構成する。ビデオRAMのビツト
線数をＮとすると、上記一斉書込み読出しで１水
平走査線分のデータを処理でき、CRTデイスプ
レイの１水平走査線の走査期間中にシフトレジス
タよりデータを供給させ、帰線期間中に次の水平
走査線のデータをRAM部より該シフトレジスタ
へ並列転送するという操作ができる。
デイスプレイ画面の解像度を上げるには画素数
を大にする必要があり、これはビデオRAMのメ
モリセル数従つてビツト線及びワード線数を大に
する必要がある。従つてシフトレジスタの段数も
大になり、しかし極めて多段のシフトレジスタに
対し短時間にデータをシフト／アウトするのは限
界がある。そこでシフトレジスタを２組設け、一
方は奇数番ビツト線と結合し、他方は偶数番ビツ
ト線と結合させ、シフトレジスタ上ではデータシ
フト速度を半減する、という方式も考えられてい
る。また画面に表示される画像を変えるにはビデ
オRAMの格納データを変える必要があり、急速
に変る画像に対してはビデオRAMからのデータ
読出し（表示）と共に該RAMへのデータ書込み
（格納データ変更）を行なわねばならない。第４
図に示すようにもう１つのシフトレジスタSRB
を設けると、かゝる同時書込み／読出しを実行で
きる。即ちSRAを読出し用とすれば、SRBは書
込み用とし、RAM１０よりレジスタSRAへ１ワ
ード線分データを並列転送したらゲートTRAを
閉じ、代つてゲートTRBを開き、ワード線選択
を行なつてレジスタSRBへシフトインしておい
た１ワード線分書込みデータを当該メモリセル群
へ一斉に書込み、ゲートTRBは閉じ、再びゲー
トTRAを開いてRAM部１ワード線分データをレ
ジスタSRAへ転送し、…といつた処理を繰り返
すことができる。
を大にする必要があり、これはビデオRAMのメ
モリセル数従つてビツト線及びワード線数を大に
する必要がある。従つてシフトレジスタの段数も
大になり、しかし極めて多段のシフトレジスタに
対し短時間にデータをシフト／アウトするのは限
界がある。そこでシフトレジスタを２組設け、一
方は奇数番ビツト線と結合し、他方は偶数番ビツ
ト線と結合させ、シフトレジスタ上ではデータシ
フト速度を半減する、という方式も考えられてい
る。また画面に表示される画像を変えるにはビデ
オRAMの格納データを変える必要があり、急速
に変る画像に対してはビデオRAMからのデータ
読出し（表示）と共に該RAMへのデータ書込み
（格納データ変更）を行なわねばならない。第４
図に示すようにもう１つのシフトレジスタSRB
を設けると、かゝる同時書込み／読出しを実行で
きる。即ちSRAを読出し用とすれば、SRBは書
込み用とし、RAM１０よりレジスタSRAへ１ワ
ード線分データを並列転送したらゲートTRAを
閉じ、代つてゲートTRBを開き、ワード線選択
を行なつてレジスタSRBへシフトインしておい
た１ワード線分書込みデータを当該メモリセル群
へ一斉に書込み、ゲートTRBは閉じ、再びゲー
トTRAを開いてRAM部１ワード線分データをレ
ジスタSRAへ転送し、…といつた処理を繰り返
すことができる。
このようなシフトレジスタ付きビデオRAMで
は２つのシフトレジスタ間でデータ転送可能にす
ると、書込みデータをRAMへ書込まずにその
まゝ表示する、読出したデータを表示しながら書
込みデータともする、画像データを加工する、等
が可能となり、有用性を一層向上させることがで
きる。本発明はかゝる点に着目するものであり、
多機能ビデオRAM装置を提供しようとするもの
である。
は２つのシフトレジスタ間でデータ転送可能にす
ると、書込みデータをRAMへ書込まずにその
まゝ表示する、読出したデータを表示しながら書
込みデータともする、画像データを加工する、等
が可能となり、有用性を一層向上させることがで
きる。本発明はかゝる点に着目するものであり、
多機能ビデオRAM装置を提供しようとするもの
である。
本発明の半導体記憶装置は、複数のビツト線、
複数のワード線、該ビツト線と該ワード線とに接
続される複数のメモリセルを有してなるランダム
アクセスメモリ部と、複数ビツトを有し、各ビツ
トが前記複数のビツト線各々に一対一で対応し、
該ランダムアクセスメモリ部との間で複数ビツト
の並列データ転送を行ない、該複数ビツトのデー
タを直列入力または直列出力可能な第１レジスタ
と、複数ビツトを有し、各ビツトが前記複数のビ
ツト線各々に一対一で対応し、該ランダムアクセ
スメモリ部との間で複数ビツトの並列データ転送
を行ない、該複数ビツトのデータを直列入力また
は直列出力可能な第２レジスタと、前記複数のビ
ツト線と前記第１レジスタの各ビツトとの間のデ
ータ転送を制御する第１トランスフアーゲート群
と、前記複数のビツト線と前記第２レジスタの各
ビツトとの間のデータ転送を制御する第２トラン
スフアーゲート群と、該第１レジスタ群と該第２
レジスタ群の間に接続されて、該第１レジスタと
該第２レジスタとの間で並列データ転送を行うデ
ータ転送回路とを有することを特徴とするもので
ある。
複数のワード線、該ビツト線と該ワード線とに接
続される複数のメモリセルを有してなるランダム
アクセスメモリ部と、複数ビツトを有し、各ビツ
トが前記複数のビツト線各々に一対一で対応し、
該ランダムアクセスメモリ部との間で複数ビツト
の並列データ転送を行ない、該複数ビツトのデー
タを直列入力または直列出力可能な第１レジスタ
と、複数ビツトを有し、各ビツトが前記複数のビ
ツト線各々に一対一で対応し、該ランダムアクセ
スメモリ部との間で複数ビツトの並列データ転送
を行ない、該複数ビツトのデータを直列入力また
は直列出力可能な第２レジスタと、前記複数のビ
ツト線と前記第１レジスタの各ビツトとの間のデ
ータ転送を制御する第１トランスフアーゲート群
と、前記複数のビツト線と前記第２レジスタの各
ビツトとの間のデータ転送を制御する第２トラン
スフアーゲート群と、該第１レジスタ群と該第２
レジスタ群の間に接続されて、該第１レジスタと
該第２レジスタとの間で並列データ転送を行うデ
ータ転送回路とを有することを特徴とするもので
ある。
図面で説明すると、第１図は第４図と同じ部分
には同じ符号が付してあり、そして図示のように
本発明ではシフトレジスタSRA，SRB間に並列
データ転送回路PTを設ける。INA，INBはデータ
入力もしくはその入力端子、OUTA，OUTBはデ
ータ出力もしくはその出力端子を示す。レジスタ
SRAを読出し専用、レジスタSRBは書込み専用
とする場合はINA及びOUTBは省略でき、逆の使
用法をとる場合はINB及びOUTAを省略できる。
第２図は該転送回路PTの具体例を示し、Ai、
Ai+1、Bi、Bi+1はシフトレジスタSRA，SRBの第
ｉ段、第ｉ＋１段である。Ｇ３，Ｇ４が並列デー
タ転送回路PTの要部を構成するゲートである。
Ｇ１，Ｇ２はシフトレジスタの各段の間に挿入し
たゲートである。
には同じ符号が付してあり、そして図示のように
本発明ではシフトレジスタSRA，SRB間に並列
データ転送回路PTを設ける。INA，INBはデータ
入力もしくはその入力端子、OUTA，OUTBはデ
ータ出力もしくはその出力端子を示す。レジスタ
SRAを読出し専用、レジスタSRBは書込み専用
とする場合はINA及びOUTBは省略でき、逆の使
用法をとる場合はINB及びOUTAを省略できる。
第２図は該転送回路PTの具体例を示し、Ai、
Ai+1、Bi、Bi+1はシフトレジスタSRA，SRBの第
ｉ段、第ｉ＋１段である。Ｇ３，Ｇ４が並列デー
タ転送回路PTの要部を構成するゲートである。
Ｇ１，Ｇ２はシフトレジスタの各段の間に挿入し
たゲートである。
シフトレジスタSRA，SRBを前述のように互
いに孤立なシフトレジスタとし、例えば一方を読
出し用、他方を書込み用とするには、ゲートＧ
３，Ｇ４を閉じ、ゲートＧ１，Ｇ２を開けばよ
い。これに対しシフトレジスタSRAとSRBを接
続して一方から他方へデータを並列転送する、例
えばSRAのデータをSRBへ転送するにはゲート
Ｇ１，Ｇ３を開き、ゲートＧ２，Ｇ４を閉じれば
よく、またSRBのデータをSRAへ並列転送する
にはゲートＧ２，Ｇ４を開き、ゲートＧ１，Ｇ３
を閉じればよい。レジスタSRAを読出し用、レ
ジスタSRBを書込用として、RAM部の１ワード
線データをSRAへ、次いでSRBへ並列転送し、
SRAをシフト動作させてCRTへのビデオ信号を
出力させ、該ワード線の手前の（走査済みの）ワ
ード線を選択してSRBのデータをそこへ書込み、
同様操作を繰り返して行くと画面の上方スクロー
ルができる。
いに孤立なシフトレジスタとし、例えば一方を読
出し用、他方を書込み用とするには、ゲートＧ
３，Ｇ４を閉じ、ゲートＧ１，Ｇ２を開けばよ
い。これに対しシフトレジスタSRAとSRBを接
続して一方から他方へデータを並列転送する、例
えばSRAのデータをSRBへ転送するにはゲート
Ｇ１，Ｇ３を開き、ゲートＧ２，Ｇ４を閉じれば
よく、またSRBのデータをSRAへ並列転送する
にはゲートＧ２，Ｇ４を開き、ゲートＧ１，Ｇ３
を閉じればよい。レジスタSRAを読出し用、レ
ジスタSRBを書込用として、RAM部の１ワード
線データをSRAへ、次いでSRBへ並列転送し、
SRAをシフト動作させてCRTへのビデオ信号を
出力させ、該ワード線の手前の（走査済みの）ワ
ード線を選択してSRBのデータをそこへ書込み、
同様操作を繰り返して行くと画面の上方スクロー
ルができる。
並列データ転送回路PTに論理ゲートを含ませ
ると陽画に対する陰画を表示する等の操作ができ
る。第３図はこの例を示し、LGは該論理ゲート
である。本例ではこのゲートは排他オアゲートで
あり、従つて一方の入力を０にすればスルー、１
にすればインバータとなる。レジスタSRAへ
RAM1ワード線データを取込み、論理ゲートLG
で反転し、SRBを介してRAMの選択ワード線へ
書込み、これを画面全体について行なうと陽画／
陰画反転処理ができ、選択ワード線を変えれば図
面移動も同時に行なわれる。排他オアゲートの一
方の端子へ入力（制御）信号を与えるには第３図
ｂに示すようにシフトレジスタSRCを用いると
よい。この第３のレジスタSRCを用いると、一
部に反転、残部スルーなどの処理も行なえる。即
ちこのシフトレジスタSRCにマスクデータを与
えることができる。
ると陽画に対する陰画を表示する等の操作ができ
る。第３図はこの例を示し、LGは該論理ゲート
である。本例ではこのゲートは排他オアゲートで
あり、従つて一方の入力を０にすればスルー、１
にすればインバータとなる。レジスタSRAへ
RAM1ワード線データを取込み、論理ゲートLG
で反転し、SRBを介してRAMの選択ワード線へ
書込み、これを画面全体について行なうと陽画／
陰画反転処理ができ、選択ワード線を変えれば図
面移動も同時に行なわれる。排他オアゲートの一
方の端子へ入力（制御）信号を与えるには第３図
ｂに示すようにシフトレジスタSRCを用いると
よい。この第３のレジスタSRCを用いると、一
部に反転、残部スルーなどの処理も行なえる。即
ちこのシフトレジスタSRCにマスクデータを与
えることができる。
シフトレジスタを３個設けると、２つのシフト
レジスタ間でデータの交換をすることができる。
あるいはシフトレジスタ２個とそれらシフトレジ
スタの段数分の記憶保持手段を有すると、同様に
２つのシフトレジスタ間でデータの交換をするこ
とができる。またRAM部は２分してシフトレジ
スタSRA，SRBを各々に専属させ、かゝるシフ
トレジスタ間でデータ送受を行なうこともでき
る。
レジスタ間でデータの交換をすることができる。
あるいはシフトレジスタ２個とそれらシフトレジ
スタの段数分の記憶保持手段を有すると、同様に
２つのシフトレジスタ間でデータの交換をするこ
とができる。またRAM部は２分してシフトレジ
スタSRA，SRBを各々に専属させ、かゝるシフ
トレジスタ間でデータ送受を行なうこともでき
る。
本発明では書込みデータをRAMへ書込まずに
そのまゝ表示することもできるが、それを第５図
で説明する。図示しないビデオスキヤナなどから
のシリアルデータをシフトレジスタSRAへシリ
アル入力し、転送ライトTW動作でそれを
DRAM１０のあるワード線WLi上のセルに書込
む。こゝでは１ワード線上のセルは256個、従つ
てシフトレジスタSRA，SRBのビツト数は256と
すると、１回の転送ライトで書込まれるデータの
ビツト数は256である。選択ワード線を順次変え
て（WLiのｉを１、２、３、…などして）上記操
作をワード線の本数回行なうとDRAM１０の全
体に画像情報が書き込まれる。然る後に、または
それと並行して、シフトレジスタSRBに、ある
ワード線のセルの256ビツトのデータを転送リー
ドTR動作で読出し、その後、シリアルにそれを
出力し、図示しないCRTデイスプレイなどへ供
給する。
そのまゝ表示することもできるが、それを第５図
で説明する。図示しないビデオスキヤナなどから
のシリアルデータをシフトレジスタSRAへシリ
アル入力し、転送ライトTW動作でそれを
DRAM１０のあるワード線WLi上のセルに書込
む。こゝでは１ワード線上のセルは256個、従つ
てシフトレジスタSRA，SRBのビツト数は256と
すると、１回の転送ライトで書込まれるデータの
ビツト数は256である。選択ワード線を順次変え
て（WLiのｉを１、２、３、…などして）上記操
作をワード線の本数回行なうとDRAM１０の全
体に画像情報が書き込まれる。然る後に、または
それと並行して、シフトレジスタSRBに、ある
ワード線のセルの256ビツトのデータを転送リー
ドTR動作で読出し、その後、シリアルにそれを
出力し、図示しないCRTデイスプレイなどへ供
給する。
以上が通常の動作であるが、シフトレジスタ
SRAに入力された256ビツトをDRAM１０へ転
送ライトせずに、並列データ転送回路PTを介し
てシフトレジスタSRBへ並列転送し、然るのち
シフトレジスタSRBをシリアル出力することも
できる。これはポートＩ／Ｏに接続されるCPU
等がDRAM１０のデータを更新中で、更新後の
データは転送ライトTWで破壊されたくない、優
先度がある、等の場合に有効である。このよう
に、DRAM（この場合はビデオRAM）中にデー
タ転送回路PTがあると、優先処理を簡単に行な
え、ビデオRAM外で複雑な制御が不要になる。
SRAに入力された256ビツトをDRAM１０へ転
送ライトせずに、並列データ転送回路PTを介し
てシフトレジスタSRBへ並列転送し、然るのち
シフトレジスタSRBをシリアル出力することも
できる。これはポートＩ／Ｏに接続されるCPU
等がDRAM１０のデータを更新中で、更新後の
データは転送ライトTWで破壊されたくない、優
先度がある、等の場合に有効である。このよう
に、DRAM（この場合はビデオRAM）中にデー
タ転送回路PTがあると、優先処理を簡単に行な
え、ビデオRAM外で複雑な制御が不要になる。
また本発明では読出したデータを表示しながら
書込みデータともすることができるが、この例を
第６図で説明する。シフトレジスタSRB（第５
図）があるワード線上の256ビツトを並列転送さ
れ、これらをCRTへシリアルアウトし、CRTで
は輝度変調し、かゝる動作を順次、全ワード線に
つき繰り返すと、１画面がCRTに表示される。
これを第６図ａに示す。WLiのデータがSRBへ
転送され、シフトアウトされる。
書込みデータともすることができるが、この例を
第６図で説明する。シフトレジスタSRB（第５
図）があるワード線上の256ビツトを並列転送さ
れ、これらをCRTへシリアルアウトし、CRTで
は輝度変調し、かゝる動作を順次、全ワード線に
つき繰り返すと、１画面がCRTに表示される。
これを第６図ａに示す。WLiのデータがSRBへ
転送され、シフトアウトされる。
このとき、シフトレジスタSRBが256ビツトを
シフトアウトする途中で第６図ｂに示すように、
SRBのデータをSRAへ並列転送する。シフトレ
ジスタSRBの図面右端はシフトアウトされてし
まつている空データである。本例ではこの部分
（64ビツトとする）のSRAへはINAから新データ
をシリアルインしておく。その後第６図ｃに示す
ようにシフトレジスタSRAをデータを元のワー
ド線WLi以外の別のワード線WLjに並列転送す
る。この間シフトレジスタSRBのシフトは続け、
従つてCRTの画像表示を続けられる。
シフトアウトする途中で第６図ｂに示すように、
SRBのデータをSRAへ並列転送する。シフトレ
ジスタSRBの図面右端はシフトアウトされてし
まつている空データである。本例ではこの部分
（64ビツトとする）のSRAへはINAから新データ
をシリアルインしておく。その後第６図ｃに示す
ようにシフトレジスタSRAをデータを元のワー
ド線WLi以外の別のワード線WLjに並列転送す
る。この間シフトレジスタSRBのシフトは続け、
従つてCRTの画像表示を続けられる。
転送先はWLjでなく、WLiでもよい。なお
DRAM←→SR間の転送は比較的時間がかゝるが、
SR間転送は時間がかゝらないし、DRAM側も非
同期で動ける。
DRAM←→SR間の転送は比較的時間がかゝるが、
SR間転送は時間がかゝらないし、DRAM側も非
同期で動ける。
もしCRTの画面の水平表示ラインが200本で、
各々は256ピクセルであると、１画面は256×200
の構成である。１ワード線上のセル数等は256、
DRAM１０のワード線数は512本とすると、
DRAMの構成は256×512となり、CRTの２画面
分が入る。このとき上記操作はWLi側を旧、WLj
側を新として、ｉ≠ｊの条件で動作を行なうこと
ができる。こうすると、人間の目に充分不自然で
ない横スクロールが行なえる。
各々は256ピクセルであると、１画面は256×200
の構成である。１ワード線上のセル数等は256、
DRAM１０のワード線数は512本とすると、
DRAMの構成は256×512となり、CRTの２画面
分が入る。このとき上記操作はWLi側を旧、WLj
側を新として、ｉ≠ｊの条件で動作を行なうこと
ができる。こうすると、人間の目に充分不自然で
ない横スクロールが行なえる。
画像データの加工は第３図などで説明したが、
種々の加工が可能である。こゝでは所要時間につ
いて説明すると、DRAMでの画像の加工はラン
ダムに行なえて自由度があるが、例えば１ビツト
当り200nSと時間がかゝる。なおDRAM←→SR間
転送は200nS、SR間転送は５〜10nSである。ワ
ード線上の256ビツトにEOR論理操作を施して加
工する場合、従来方式ではDRAM上でこれを行
なつて200nS×256＝51.2μSかゝり、またDRAM
からシフトレジスタへ並列転送、シリアルアウト
（OUTB）、デバイス外でEOR論理処理、シフトレ
ジスタへシリアル（INA）、DRAMへ並列転送、
の方式では２×200nS＋256×40nS＝10.6μSかゝ
るが（40nSはシフトレート）、本発明のように並
列データ転送回路PTを設け、これにEORゲート
を含ませておくと２×200nS＋10nS＝0.4μSで済
む。
種々の加工が可能である。こゝでは所要時間につ
いて説明すると、DRAMでの画像の加工はラン
ダムに行なえて自由度があるが、例えば１ビツト
当り200nSと時間がかゝる。なおDRAM←→SR間
転送は200nS、SR間転送は５〜10nSである。ワ
ード線上の256ビツトにEOR論理操作を施して加
工する場合、従来方式ではDRAM上でこれを行
なつて200nS×256＝51.2μSかゝり、またDRAM
からシフトレジスタへ並列転送、シリアルアウト
（OUTB）、デバイス外でEOR論理処理、シフトレ
ジスタへシリアル（INA）、DRAMへ並列転送、
の方式では２×200nS＋256×40nS＝10.6μSかゝ
るが（40nSはシフトレート）、本発明のように並
列データ転送回路PTを設け、これにEORゲート
を含ませておくと２×200nS＋10nS＝0.4μSで済
む。
以上説明したように本発明では、シフトレジス
タ間で並列データ送受可能、更にデータ加工可能
にしたのでビデオRAM装置に種々の機能を持た
せ、多様性を増すことができる。
タ間で並列データ送受可能、更にデータ加工可能
にしたのでビデオRAM装置に種々の機能を持た
せ、多様性を増すことができる。
第１図は本発明の実施例を示すブロツク図、第
２図はその一部の詳細を示す図、第３図は他の実
施例を示すブロツク図、第４図はシフトレジスタ
付きRAMを説明するブロツク図、第５図および
第６図は各種処理容量の説明図である。 図面で１０はダイナミツクRAM部、BLはビ
ツト線、TRA，TRBは転送ゲート、SRA，
SRBはシフトレジスタ、PTは並列データ転送回
路、LGは論理ゲートである。
２図はその一部の詳細を示す図、第３図は他の実
施例を示すブロツク図、第４図はシフトレジスタ
付きRAMを説明するブロツク図、第５図および
第６図は各種処理容量の説明図である。 図面で１０はダイナミツクRAM部、BLはビ
ツト線、TRA，TRBは転送ゲート、SRA，
SRBはシフトレジスタ、PTは並列データ転送回
路、LGは論理ゲートである。
Claims (1)
- 【特許請求の範囲】 １ 複数のビツト線、複数のワード線、該ビツト
線と該ワード線とに接続される複数のメモリセル
とを有してなるランダムアクセスメモリ部と、 複数ビツトを有し、各ビツトが前記複数のビツ
ト線各々に一対一で対応し、該ランダムアクセス
メモリ部との間で複数ビツトの並列データ転送を
行ない、該複数ビツトのデータを直列入力または
直列出力可能な第１レジスタと、 複数ビツトを有し、各ビツトが前記複数のビツ
ト線各々に一対一で対応し、該ランダムアクセス
メモリ部との間で複数ビツトの並列データ転送を
行ない、該複数ビツトのデータを直列入力または
直列出力可能な第２レジスタと、 前記複数のビツト線と前記第１レジスタの各ビ
ツトとの間のデータ転送を制御する第１トランス
フアーゲート群と、 前記複数のビツト線と前記第２レジスタの各ビ
ツトとの間のデータ転送を制御する第２トランス
フアーゲート群と、 該第１レジスタ群と該第２レジスタ群の間に接
続されて、該第１レジスタと該第２レジスタとの
間で並列データ転送を行うデータ転送回路と を有することを特徴とする半導体記憶装置。 ２ 並列データ転送を行なう回路は、転送される
データに論理操作を施す論理ゲートを備えること
を特徴とする特許請求の範囲第１項記載の半導体
記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245802A JPS61123875A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
| US06/798,284 US4745577A (en) | 1984-11-20 | 1985-11-15 | Semiconductor memory device with shift registers for high speed reading and writing |
| DE8585402246T DE3584352D1 (de) | 1984-11-20 | 1985-11-20 | Halbleiterspeicher mit schieberegistern fuer schnelles lesen und schreiben. |
| EP85402246A EP0182719B1 (en) | 1984-11-20 | 1985-11-20 | Semiconductor memory device with shift registers for high speed reading and writing |
| KR1019850008672A KR900000632B1 (ko) | 1984-11-20 | 1985-11-20 | 고속읽기 및 쓰기용 시프트레지스터를 갖춘 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59245802A JPS61123875A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123875A JPS61123875A (ja) | 1986-06-11 |
| JPH0346832B2 true JPH0346832B2 (ja) | 1991-07-17 |
Family
ID=17139054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59245802A Granted JPS61123875A (ja) | 1984-11-20 | 1984-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123875A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774946B2 (ja) * | 1985-05-20 | 1995-08-09 | 株式会社日立製作所 | 記憶回路 |
| JPH07113821B2 (ja) * | 1986-04-21 | 1995-12-06 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH06202601A (ja) * | 1993-01-07 | 1994-07-22 | Nec Corp | ビデオ表示用メモリ集積回路 |
| JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178145A (en) * | 1974-12-27 | 1976-07-07 | Fujitsu Ltd | Deetahenkansochini okeru batsufuakyoyohoshiki |
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
| JPS583194A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | イメ−ジ処理用メモリ・システム |
-
1984
- 1984-11-20 JP JP59245802A patent/JPS61123875A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178145A (en) * | 1974-12-27 | 1976-07-07 | Fujitsu Ltd | Deetahenkansochini okeru batsufuakyoyohoshiki |
| JPS5716486A (en) * | 1980-04-19 | 1982-01-27 | Ibm | Graphic information memory and display device |
| JPS583194A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | イメ−ジ処理用メモリ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123875A (ja) | 1986-06-11 |
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