JPS63144490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63144490A JPS63144490A JP61290140A JP29014086A JPS63144490A JP S63144490 A JPS63144490 A JP S63144490A JP 61290140 A JP61290140 A JP 61290140A JP 29014086 A JP29014086 A JP 29014086A JP S63144490 A JPS63144490 A JP S63144490A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000015654 memory Effects 0.000 claims abstract description 36
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ワード線方向の奥行きを深くすることができるシリアル
セル付き半導体記憶装置。
セル付き半導体記憶装置。
（産業上の利用分野〕
本発明は、画像用メモリに適当なシリアルセル付きの半
導体記憶装置に関する。
導体記憶装置に関する。
半導体記憶装置は、ワード線を選択すると当該ワード線
に属する全メモリセルのデータが各々のビット線に出て
くる。通常はこれらのビット線の１つを選択してデータ
バスへ接続し、１メモリセルのデータを出力するが、各
ビット線にシリアルセルを接続しておいて、ワード線選
択で生じた各ビット線のデータ（電位）を各々のシリア
ルセルに取込み、それをシフトアウトして、選択ワード
線の全メモリセルのデータをシリアルに取出すようにも
できる。この型のメモリは書込みも一斉に行なうことが
できる。即ち１ワード線の全メモリセル分のデータをシ
リアルに送って各シリアルセルに取込ませ、ゲートを開
いて全ビット線に伝え、ワード線を選択して当該ワード
線に属する全メモリセルヘ一斉にビット線データを書込
むことができる。
に属する全メモリセルのデータが各々のビット線に出て
くる。通常はこれらのビット線の１つを選択してデータ
バスへ接続し、１メモリセルのデータを出力するが、各
ビット線にシリアルセルを接続しておいて、ワード線選
択で生じた各ビット線のデータ（電位）を各々のシリア
ルセルに取込み、それをシフトアウトして、選択ワード
線の全メモリセルのデータをシリアルに取出すようにも
できる。この型のメモリは書込みも一斉に行なうことが
できる。即ち１ワード線の全メモリセル分のデータをシ
リアルに送って各シリアルセルに取込ませ、ゲートを開
いて全ビット線に伝え、ワード線を選択して当該ワード
線に属する全メモリセルヘ一斉にビット線データを書込
むことができる。
このようにシリアルセル（シリアル アクセスメモリ）
付きの半導体記憶装置（ＲＯＭでもよいが通常はＲＡＭ
、スタティックでもダイナミックでもよい）は多ビット
−斉続出し／書込みができるので画像用に好適である。
付きの半導体記憶装置（ＲＯＭでもよいが通常はＲＡＭ
、スタティックでもダイナミックでもよい）は多ビット
−斉続出し／書込みができるので画像用に好適である。
しかしながら従来のこの種記憶装置では一斉読出し／書
込みすることができるビット数は１ワード線に属するメ
モリセル数（ワード長）に等しく、該メモリセル数はビ
ット線でもあるから、メモリのハードウェアの構成が決
まると一義的に定まってしまう。
込みすることができるビット数は１ワード線に属するメ
モリセル数（ワード長）に等しく、該メモリセル数はビ
ット線でもあるから、メモリのハードウェアの構成が決
まると一義的に定まってしまう。
画像メモリは、これを読出してＣＲＴディスプレイに加
え、画像表示させるので、１ワード長が１水平走査線の
画素数に等しいのが好ましい。しかしこれらは必らずし
も等しいとは限らない。該画素数は多い程画像は繊細な
もの（高解像度のもの）になり、ワード長がこれに満た
ない場合はメモリを複数個つないで使用するなどの措置
が必要になるや 本発明はワード長を変更可能にして、この問題に対処し
ようとするものである。
え、画像表示させるので、１ワード長が１水平走査線の
画素数に等しいのが好ましい。しかしこれらは必らずし
も等しいとは限らない。該画素数は多い程画像は繊細な
もの（高解像度のもの）になり、ワード長がこれに満た
ない場合はメモリを複数個つないで使用するなどの措置
が必要になるや 本発明はワード長を変更可能にして、この問題に対処し
ようとするものである。
第１図で説明すると１０はＲＡＭのセルアレイ、１２は
シリアルアクセスメモリ、１４はワードデコーダであり
、これらはシリアルセル付きＲＡＭを構成する。本発明
ではこれに、セルアレイ１０のワード長を計数する度に
オーバフローパルスを生じる第１のカウンタ１６、所望
のワード長をセットされる第２のカウンタ１８、および
制御回路２０を設ける。
シリアルアクセスメモリ、１４はワードデコーダであり
、これらはシリアルセル付きＲＡＭを構成する。本発明
ではこれに、セルアレイ１０のワード長を計数する度に
オーバフローパルスを生じる第１のカウンタ１６、所望
のワード長をセットされる第２のカウンタ１８、および
制御回路２０を設ける。
動作を説明すると、ワードデコーダ１４にワードアドレ
スを与え、セルアレイ１０のワード線を選択させると、
当該ワード線に属する全メモリセルのデータが各々のビ
レト線に出てくる。この時点で制御回路２０に１回目の
転送制御信号ＳＩを与え、該制御回路に各ビット線とシ
リアルセルとの間の転送ゲートＧを開放させる信号Ｓ２
を発生させ、各ビット線データを各々のシリアルアクセ
スメモリ１２の各セルへ一斉に取込ませる。制御回路２
０はまたシフトクロックＣＬＫを入力させ、シリアルア
クセスメモリ１２をシフトして該メモリより上記取込ん
だデータをシリアルにシフトアウトさせる。ＲＤはこの
読出しデータを示す。
スを与え、セルアレイ１０のワード線を選択させると、
当該ワード線に属する全メモリセルのデータが各々のビ
レト線に出てくる。この時点で制御回路２０に１回目の
転送制御信号ＳＩを与え、該制御回路に各ビット線とシ
リアルセルとの間の転送ゲートＧを開放させる信号Ｓ２
を発生させ、各ビット線データを各々のシリアルアクセ
スメモリ１２の各セルへ一斉に取込ませる。制御回路２
０はまたシフトクロックＣＬＫを入力させ、シリアルア
クセスメモリ１２をシフトして該メモリより上記取込ん
だデータをシリアルにシフトアウトさせる。ＲＤはこの
読出しデータを示す。
クロックＣＬＫはカウンタ１６および１８へも入力する
。カウンタ１６はこれを計数してセルアレイのワード長
に等しい個数のクロックを計数するとオーバフローパル
スＰ１を生じる。またカウンタ１８は所望ワード長をセ
ットされ、該ワード長だけクロックが入るとオーバフロ
ーパルスＰ２を生じる。勿論オーバフローパルスはアッ
プフローパルスであってもよい。例えばカウンタ１８を
アップカウンタにし、所望ワード長の補数をセットすれ
ば所望ワード長でオーバフローパルスが出力され、カウ
ンタ１８をダウンカウンタにし、所望ワード長をセット
すれば所望ワード長でアップフローパルスが出る。
。カウンタ１６はこれを計数してセルアレイのワード長
に等しい個数のクロックを計数するとオーバフローパル
スＰ１を生じる。またカウンタ１８は所望ワード長をセ
ットされ、該ワード長だけクロックが入るとオーバフロ
ーパルスＰ２を生じる。勿論オーバフローパルスはアッ
プフローパルスであってもよい。例えばカウンタ１８を
アップカウンタにし、所望ワード長の補数をセットすれ
ば所望ワード長でオーバフローパルスが出力され、カウ
ンタ１８をダウンカウンタにし、所望ワード長をセット
すれば所望ワード長でアップフローパルスが出る。
今、所望ワード長はセルアレイ１０のワード長の２倍で
あるとすると、カウンタ１６がパルスＰ１を生じる時点
ではカウンタ１８はパルスＰ２を出力せず、このとき制
御回路２０はゲー１−Ｇを開く信号Ｓ２及びワードアド
レスを１つ進める信号Ｓ３を出力する。従ってセルアレ
イ１０では次のワード線が選択され、当該ワード線に属
する全メモリセルのデータがシリアルセルに取込まれ、
これらはクロックＣＬＫによりシリアルに出力される。
あるとすると、カウンタ１６がパルスＰ１を生じる時点
ではカウンタ１８はパルスＰ２を出力せず、このとき制
御回路２０はゲー１−Ｇを開く信号Ｓ２及びワードアド
レスを１つ進める信号Ｓ３を出力する。従ってセルアレ
イ１０では次のワード線が選択され、当該ワード線に属
する全メモリセルのデータがシリアルセルに取込まれ、
これらはクロックＣＬＫによりシリアルに出力される。
やがてカウンタ１６は再びパルスＰ１を出力するが、こ
のときはカウンタ１８もパルスＰ２を出力しており、こ
のパルスＰ２が入ると制御回路２０は信号Ｓ２．Ｓ：Ｉ
は出力せず、代ってクロックＣＬＫを止め、カウンタ１
６，１８をリセットする。
のときはカウンタ１８もパルスＰ２を出力しており、こ
のパルスＰ２が入ると制御回路２０は信号Ｓ２．Ｓ：Ｉ
は出力せず、代ってクロックＣＬＫを止め、カウンタ１
６，１８をリセットする。
こうして１ワードアドレスで２ワ一ド線分のデータがシ
リアルアウトされ、２倍のワード長が得られる。
リアルアウトされ、２倍のワード長が得られる。
３倍のワード長を得るにはカウンタ１８に３倍のワード
長をセットしておけばよく、４倍、５倍、・・・・・・
も同様である。１．５倍など、整数倍でない場合も同様
で、その所望ワード長をカウンタ１６にセットしておけ
ばよい。例えば１．５倍のワード長をセットしたとする
と、カウンタ１８はカウンタ１６が１回目のパルスＰ）
を出力したあと２回目のパルスＰ２を出力する中間でパ
ルスＰ２を出力する。このパルスＰ２の入力があると制
御回路２０はシフトクロックＣＬＫを止め、カウンタ１
６゜１８をリセットして次の動作に備える。次の動作は
、改めてワードデコーダ１４にワードアドレスを与え、
１回目の転送制御信号Ｓ１を制御回路２Ｏに与えること
で始まる。
長をセットしておけばよく、４倍、５倍、・・・・・・
も同様である。１．５倍など、整数倍でない場合も同様
で、その所望ワード長をカウンタ１６にセットしておけ
ばよい。例えば１．５倍のワード長をセットしたとする
と、カウンタ１８はカウンタ１６が１回目のパルスＰ）
を出力したあと２回目のパルスＰ２を出力する中間でパ
ルスＰ２を出力する。このパルスＰ２の入力があると制
御回路２０はシフトクロックＣＬＫを止め、カウンタ１
６゜１８をリセットして次の動作に備える。次の動作は
、改めてワードデコーダ１４にワードアドレスを与え、
１回目の転送制御信号Ｓ１を制御回路２Ｏに与えること
で始まる。
信号Ｓ３は信号Ｓ２のあとで発生させてもよい。
即ちＳ！が入るとＳ２が生じて各ビット線データが各シ
リアルセルへ転送されるが、このあとで８３を発生させ
、次のワード線を選択してセルアレイでの読出しを終了
させておけばＰｒが入ったときＳ２を発生させて直ちに
そのデータをシリアルセルへ転送することができる。シ
リアルセルを２組設けて交替で使用するようにしておけ
ば、シリアルセルうの書込みまで済ませておき、高速連
続シリアル出力させることができる。
リアルセルへ転送されるが、このあとで８３を発生させ
、次のワード線を選択してセルアレイでの読出しを終了
させておけばＰｒが入ったときＳ２を発生させて直ちに
そのデータをシリアルセルへ転送することができる。シ
リアルセルを２組設けて交替で使用するようにしておけ
ば、シリアルセルうの書込みまで済ませておき、高速連
続シリアル出力させることができる。
第２図は本発明の実施例を示す。ＷＬ ｏ 、 ＷＬ
１゜・・・・・・は多数のワード線、ＢＬ ｏ、ＢＬ
ｏ、・・・・・・は多数のビット線対で、これらの各交
点にメモリセルＭＣが接続される。このメモリはフォル
デッドビット線型のダイナミックＲＡＭであり、ＳＡｏ
。
１゜・・・・・・は多数のワード線、ＢＬ ｏ、ＢＬ
ｏ、・・・・・・は多数のビット線対で、これらの各交
点にメモリセルＭＣが接続される。このメモリはフォル
デッドビット線型のダイナミックＲＡＭであり、ＳＡｏ
。
ＳＡ＋、・・・・・・は各ビット線対に接続されるセン
スアンプである。１２ａはシリアルセル群で、ＳＣａ。
スアンプである。１２ａはシリアルセル群で、ＳＣａ。
ＳＣ＋、・・・・・・はその各セルであり、ビット線対
へ転送ゲートＧを介して接続される。１２ｃはポインタ
レジスタで、転送ゲート１２ｂの１つを順次閉いてセル
ＳＣｏ、ＳＣ＋、・・・・・・を逐次シリアルデータバ
スＳＤＢ、ＳＤＲへ接続する。各ビット線対はまたデー
タバスＤＢ、ＤＢへコラムゲート２４を介して接続され
、コラムデコーダ２２により選択された１つのビット線
対゛のデータがデータバスへ取出される。即ちこのメモ
リは１ビット読出し／書込み型の通常のメモリとし、ま
た複数ビットシリアル読出し型のメモリとしても動作す
る。
へ転送ゲートＧを介して接続される。１２ｃはポインタ
レジスタで、転送ゲート１２ｂの１つを順次閉いてセル
ＳＣｏ、ＳＣ＋、・・・・・・を逐次シリアルデータバ
スＳＤＢ、ＳＤＲへ接続する。各ビット線対はまたデー
タバスＤＢ、ＤＢへコラムゲート２４を介して接続され
、コラムデコーダ２２により選択された１つのビット線
対゛のデータがデータバスへ取出される。即ちこのメモ
リは１ビット読出し／書込み型の通常のメモリとし、ま
た複数ビットシリアル読出し型のメモリとしても動作す
る。
前者はＤＢ、ＤＢ側で、後者はＳＤＢ、ＳＤＢ側で行な
われる。
われる。
ワード長変更のための回路はカウンタ１６，１８と、転
送信号発生器２０ａ、ゲート２０ｂ、転送アドレス発生
器２０ｃを有する。２０ａ〜２０Ｃは第１図の制御回路
２０に相当する。なお第１図のシリアルアクセスメモリ
は第２図の１２ａ〜１２ｃで構成される。
送信号発生器２０ａ、ゲート２０ｂ、転送アドレス発生
器２０ｃを有する。２０ａ〜２０Ｃは第１図の制御回路
２０に相当する。なお第１図のシリアルアクセスメモリ
は第２図の１２ａ〜１２ｃで構成される。
所望のワード長はセルアレイのワード長の１．５倍とし
て動作を説明すると、ロー（ワード）アドレスをローデ
コーダ１４に加え、ワード線例えばＷＬｏを選択すると
、このワード線ＷＬｏに属する全メモリセルが各々のビ
ット線に接続され、各メモリセルのデータにより各ビッ
ト線の電位が変る。次にセンスアンプＳＡｏ、ＳＡ＋、
・・・・・・がアクティブにされ、該ビット線電位を増
幅する（ビット線対の電位差を拡大する）。次に信号Ｓ
１が入力され、転送信号発生器２０ａは信号Ｓ２を発生
して転送ゲー１−Ｇを開き、各ビット線対のデータを一
斉にシリアルセルＳＣｏ、ＳＣ＋、・・・・・・へ取込
ませる。次にシフトクロックＣＬＫが入り、ポインタレ
ジスタ１２ｃはゲート１２ｂを１つずつ例えば図面左端
のものから逐次開き、セルＳＣｏ。
て動作を説明すると、ロー（ワード）アドレスをローデ
コーダ１４に加え、ワード線例えばＷＬｏを選択すると
、このワード線ＷＬｏに属する全メモリセルが各々のビ
ット線に接続され、各メモリセルのデータにより各ビッ
ト線の電位が変る。次にセンスアンプＳＡｏ、ＳＡ＋、
・・・・・・がアクティブにされ、該ビット線電位を増
幅する（ビット線対の電位差を拡大する）。次に信号Ｓ
１が入力され、転送信号発生器２０ａは信号Ｓ２を発生
して転送ゲー１−Ｇを開き、各ビット線対のデータを一
斉にシリアルセルＳＣｏ、ＳＣ＋、・・・・・・へ取込
ませる。次にシフトクロックＣＬＫが入り、ポインタレ
ジスタ１２ｃはゲート１２ｂを１つずつ例えば図面左端
のものから逐次開き、セルＳＣｏ。
ＳＣ＋、・・・・・・のデータをデータバスＳＤＢ、Ｓ
Ｄ百へ逐次送出させる。こうしてｌワード線分のデータ
がシリアルアウトされる。
Ｄ百へ逐次送出させる。こうしてｌワード線分のデータ
がシリアルアウトされる。
クロックＣＬＫはカウンタ１６，１Ｂにも入り、カウン
タ１６はセルアレイのワード長だけ計数するとパルスＰ
１を出力し、これを転送信号発生器２０ａへ送る。転送
信号発生器２０ａは信号Ｓ２゜Ｓ３を出力し、信号Ｓ３
はローアドレスを１つ進める。即ち転送ローアドレス発
生器２０ｃは上記ローデコーダ１４へのローアドレス入
力時に該ローアドレスを入力されており、信号Ｓ３が入
るとそれを＋１してローデコーダ１４へ送る。従ってロ
ーデコーダ１４は次のワード線を選択する。信号Ｓ２は
ゲートＧを開くから、°次のワード線の全メモリセルの
データがセルアレイＳＣｏ、ＳＣ＋。
タ１６はセルアレイのワード長だけ計数するとパルスＰ
１を出力し、これを転送信号発生器２０ａへ送る。転送
信号発生器２０ａは信号Ｓ２゜Ｓ３を出力し、信号Ｓ３
はローアドレスを１つ進める。即ち転送ローアドレス発
生器２０ｃは上記ローデコーダ１４へのローアドレス入
力時に該ローアドレスを入力されており、信号Ｓ３が入
るとそれを＋１してローデコーダ１４へ送る。従ってロ
ーデコーダ１４は次のワード線を選択する。信号Ｓ２は
ゲートＧを開くから、°次のワード線の全メモリセルの
データがセルアレイＳＣｏ、ＳＣ＋。
・・・・・・へ−斉に取込まれる。ポインタレジスフ１
２Ｃは再び最初から転送ゲー１−１２ｂを１つずつ開き
、シリアルセルＳＣｏ、ＳＣ＋、・・・・・・のデータ
をバスＳＤＢ、ＳＤＢへ逐次送出する。
２Ｃは再び最初から転送ゲー１−１２ｂを１つずつ開き
、シリアルセルＳＣｏ、ＳＣ＋、・・・・・・のデータ
をバスＳＤＢ、ＳＤＢへ逐次送出する。
やがて１．５ワード長になるとカウンタ１８はパルスＰ
２を出力する。これはゲー）２０ｂを通ってカウンタ１
６に入り、該カウンタをリセットし、またクロックＣＬ
Ｋの停止等にも供される。
２を出力する。これはゲー）２０ｂを通ってカウンタ１
６に入り、該カウンタをリセットし、またクロックＣＬ
Ｋの停止等にも供される。
以上説明したように本発明によればワード長が可変なシ
リアルセル付きメモリを提供でき、画像メモリに用いて
好適である。
リアルセル付きメモリを提供でき、画像メモリに用いて
好適である。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の実施例を示す回路図である。 第１図で１０はセルアレイ、１２はシリアルアクセスメ
モリ、１４はワードデコーダ、１６．１８は第１．第２
のカウンタ、２０は制御回路である。
本発明の実施例を示す回路図である。 第１図で１０はセルアレイ、１２はシリアルアクセスメ
モリ、１４はワードデコーダ、１６．１８は第１．第２
のカウンタ、２０は制御回路である。
Claims (1)
- 【特許請求の範囲】 セルアレイ（１０）、そのワード線を選択するワードデ
コーダ（１４）、および転送ゲート（Ｇ）を介して各ビ
ット線へ接続されたシリアルセル群を備えるシリアルア
クセスメモリ（１２）を有する半導体記憶装置において
、 該シリアルアクセスメモリへ供給されるレフトクロック
（ＣＬＫ）を入力されて、セルアレイのワード長を計数
する毎にパルスを出力する第１のカウンタと、 所望ワード長をセットされる第２のカウンタと、最初の
転送制御信号（Ｓ＿１）が入力するとき転送ゲートを開
いて、選択されたワード線に属する全メモリセルのデー
タを一斉にシリアルセルへ転送させ、第１のカウンタの
出力パルスが入力するとき次のワード線に属する全メモ
リセルのデータを一斉にシリアルセルへ転送させ、第２
のカウンタにセットされた所望ワード長が計数されると
き読出しを停止させる制御回路（２０）とを設けたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290140A JPS63144490A (ja) | 1986-12-05 | 1986-12-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290140A JPS63144490A (ja) | 1986-12-05 | 1986-12-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144490A true JPS63144490A (ja) | 1988-06-16 |
Family
ID=17752302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290140A Pending JPS63144490A (ja) | 1986-12-05 | 1986-12-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0489687A (ja) * | 1990-07-25 | 1992-03-23 | Oki Electric Ind Co Ltd | 同期式バーストアクセスメモリ |
-
1986
- 1986-12-05 JP JP61290140A patent/JPS63144490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0489687A (ja) * | 1990-07-25 | 1992-03-23 | Oki Electric Ind Co Ltd | 同期式バーストアクセスメモリ |
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