JPH0489687A - 同期式バーストアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高速なシリアルアクセスが要求される画像処
理やＲＩＳＣ等の高周波クロック信号でコントロールさ
れるプロセッザシステム等において、外部コントロール
人カクロック信号により、同期コントロールされるダイ
ナミック・ランダム・アクセス・メモリ（以下、ＤＲＡ
Ｍという）を用いた同期式バーストアクセスメモリに関
するものである。

（従来の技術） 従来、このような分野の技術としては、次のような文献
に記載されるものがあった。

文献１：日本技術情報センター教育企画部技術資料ｒ１
ＭデュアルポートＲＡＭの開 発動向とその応用」 文献２：日経エレクトロニクスブックス「キャッシュ・
メモリを使わずにＡ　ｍ　２９０００の性能を引き出す
」 ビデオ等の画像処理システム専用のメモリとしては、前
記文献に記載されているように、シリアルアクセスメモ
リ、及びマルチポートＲＡＭがある。マルチポートＲＡ
Ｍ　（即ち、リアルポートＲＡＭ）は、一般にビデオＲ
ＡＭ　（以下、ＶＲＡＭという〉と呼ばれており、シリ
アル・コントロール・クロック（以下、ＳＣという）に
同期して１ワ一ドライン分のメモリデータを高速に出力
するためのシリアルポートが標準のＤＲＡＭに設けられ
たメモリであり、画像処理システム専用のメモリとして
広く使用されている。

第２図は、前記文献に記載された従来のビデオＲＡＭ　
（ＶＲＡＭ）の−構成例を示すブロック図である。

このＶＲＡＭは、ＲＡＭ部１部上０シリアルアクセス・
メモリ部（以下、ＳＡＭ部という）２０とで、構成され
ている。

ＲＡＭ部１部上０行アドレス・ストローブ信号（以下、
ＲＡＳという）、列アドレス・ストローブ信号（以下、
ＣＡＳという）、ライト・パー・ビット・コントロール
信号／ライトイネーブル信号（以下、ＷＢ／ＷＥという
〉、及びデータ転送コントロール信号／アウトプット・
イネーブル信号（以下、ＤＴ／σ丁という）からなる外
部入力コントロール信号に基づき各種のコントロールク
ロック（以下、φという）を発生するタイミング発生回
路１］−を有し、このタイミング発生回路１１から出力
されるφによって内部回路が同期動作するようになって
いる。

アドレスＡｏ〜Ａ７がアドレス人力バッファ１２に収り
込まれると、その取り込まれたアドレスＡｏ〜Ａ７が行
アドレスデコーダ１３でデコードされ、複数のワードラ
イン１４中の１ワードライン１４、が選択される。さら
にアドレス入力バッファ１２から取り込まれたアドレス
Ａｏ〜Ａ７は、列アドレスデコーダ１５により、複数の
ビットライン１６中の１本が選択される。そして、ワー
ドライン１４及びビットライン１６の交差箇所に接続さ
れたメモリセルアレイ１７中のメモリセルに対し、デー
タの書き込み（ライト）または読み出しくリード）が行
われる。ライト・パービット選択データＷ工〜Ｗ４と入
出力データ■０、〜工０４とは、ＲＡＭポートで゛ある
人出カバッファ１８を介して、列アドレスデコーダ１５
との間でデータの転送が行われる。

一方、ＳＡＭ部２０では、１ワードライン１４、分の情
報を高速シリアルアクセスするために、その１ワードラ
イン１４・のデータを、トランスファゲート２１．を介
してデータレジスタ２２へ転送している。シリアル・コ
ントロール・クロック信号ＳＣを入力するアドレスカウ
ンタ２３から、シリアルアドレスがシリアルデータセレ
クタ２４へ出力される。すると、シリアルデータセレク
タ２４は、アドレスカウンタ２３からのシリアルアドレ
スに基づき、データレジスタ２２からのパラレルデータ
をシリアルデータに変換し、そのシリアルデータをシリ
アル出力バッファ２５へ送る。

シリアル出力バッファ２５では、シリアル・アウトプッ
ト・イネーブル信号ＳＯＥにより活性化され、シリアル
データセレクタ２４からのシリアルデータＳＯ〜ＳＯ４
を順次出力していく。

ＲＡＭ部１部上０ＡＭ部２０の図示しないコントロール
回路は、相互の転送を除き、それぞれ独立にコントロー
ル（制御〉される。

近年、ＲＩＳＣシステム等のプロセッサシステムでは、
高速化されつつあるので、第２図のＶＲＡＭの持つラン
ダムアクセス機能の他に、ＳＡＭ動作がバーストアクセ
スモードとして使用されるようになってきた。特に、Ｒ
ＩＳＣシステムにおいては、シリアルデータを高速に授
受することが多く、使い易い、高速のＶＲＡＭの要求が
高まっている。

（発明が解決しようとする課題〉 しかしながら、従来のＤＲＡＭを用いたＶＲＡＭでは、
次のよう課題があった。

ＲＩＳＣシステム等のプロセッサシステムでＶＲＡＭを
用いる場合、該ＶＲＡＭが人出カバッファ１８からなる
ＲＡＭポートとシリアル出力バッファ２５からなるシリ
アルポートとの２ポートを有し、同時にそれらを独立に
動作させることができるという利点がある。しかし、そ
の２ポートのコントロールが複雑なため、コントロール
回路計が複雑になり、それによって同容量の汎用ＤＲＡ
Ｍに比べて例えばチップサイズが４０〜５０％増大する
ばかりか、それによってコスト高になるという問題があ
った。さらに、コンＩ・ロールが複雑になるため、プロ
セッサの動作周波数が例えば３０ＭＨｚ〜５０ＭＨｚと
高速になってくると、高速アクセスのために各スペック
値がゆとりがなくなり、ＤＲＡＭ特有の各入力のスペッ
クを満足させるための入力信号の設定が困難となる。

また、セラ１〜アツプタイム、ホールドタイム等のシス
テムボード上での設計に高度な技術を要し、ボード上に
設けられた複数のメモリを厳しいタイミングスペックを
満足させて動作させるためには、駆動能力の大きなメモ
リ入力信号用のドライバが要求される。しかし、大きな
駆動能力を有するドライバを設けると、大きなノイズを
発生し、誤動作の原因になるという問題があった。

本発明は前記従来技術が持っていた課題として、高速な
シリアルアクセスが要求される画像処理やＲＩＳＣ等の
高周波クロックでコントロールされるプロセッサシステ
ムに等において、従来のＶＲＡＭを用いた場合、２ポー
トを有しているためにコントロールが複雑となってチッ
プサイズの増大、テスト時間の長時間化及びコスト高に
なるという点と、高速化に伴なうタイミングスペックの
設定の困難さ、及びそのタイミングコントロールのため
の大駆動用ドライバによるノイズの発生という点につい
て解決した同期式バーストアクセスメモリを提供するも
のである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、複数のワー
ドライン及びビットラインにそれぞれ接続された複数の
ダイナミックメモリセルが配列されたメモリセルアレイ
と、行アドレスをデコードして前記ワードラインを選択
する行アドレスデコーダと、列アドレスをデーコドして
前記ビットラインを選択する列アドレスデコーダとを、
備えたＤＲＡＭにおいて、次のような手段を設けて同期
式バーストアクセスメモリを構成したものである。

即ち、この第１の発明では、■Ａｓ及びＣＡＳを含む外
部入力のコントロール信号と行アドレス及び列アドレス
とを外部入力システムクロック等のクロック信号により
ラッチするラッチ手段と、てτＨの立ち下がり直後の前
記クロック信号により前記ラッチ手段でラッチされた列
アドレスを初期値としてプリセットされ、前記クロック
信号に同期してインクリメント（増分）またはデクレメ
ント（減分〉して生成したアドレス群を前記列アドレス
デコーダへ与えるアドレス発生手段と、前記アドレス群
をデコードする前記列アドレスデコーダの出力に基づき
、前記行アドレスデコーで選択された前記ワードライン
上のメモリデータをシリアルデータに変換して出力し、
かつシリアルアクセスをパラレルデータに変換して前記
ビットラインへ入力するデータ転送手段と、前記クロッ
ク信号に同期して前記データ転送手段に対するデータの
入出力を行い、かつ前記列ＣＡＳの立ち上がり直後の前
記クロック信号に基づき該入出力動作が制御される入出
力手段とを、設けている。

第２の発明は、第１の発明において、外部人力クロック
を分周して前記クロック信号を生成する分周手段を設け
ている。

第３の発明では、第１の発明において、前記でτ百に基
づき前記クロック信号に対する導通状態を制御し、その
出力を前記クロック信号に代えて前記アドレス発生手段
及び入出力手段に与えるクロックコントロール手段を設
けている。

第４の発明は、第１の発明において、前記行アドレス及
び列アドレスをラッチした後、前記ＣＡＳを２度目に立
ち上げた後に立ち下げた時のアドレス入力をその直後の
前記クロック信号によりラッチする機能を、前記ラッチ
手段に設けると共に、アクセスクロック計数手段を設け
ている。このアクセスクロック計数手段は、前記ラッチ
手段によってラッチされた前記アドレス入力をアクセス
ビット数またはアクセスブロック数とし、そのアクセス
ビット数またはアクセスブロック数までの該アクセス数
またはアクセスブロック数を計数してその計数結果に基
づき、前記アドレス発生手段の動作を禁止状態（ディス
エーブル）にすると共に、前記入出力の例えば出力端子
をハイインピーダンス状態にして出力動作を停止させる
機能を有している。

第５の発明は、第１の発明において、前記行アドレス及
び列アドレスをラッチした後、前記ＣＡＳを２度目に立
ち上げた後に立ち下げた時のアドレス入力をその直後の
前記クロック信号によりラッチする機能を、前記ラッチ
手段に設け、さらに次のような手段も設けている。即ち
、前記ラッチ手段によってラッチされた前記アドレス入
力をアクセスビット数またはアクセスブロック数とし、
再設定時まで該アクセスビット数またはアクセスブロッ
ク数を記憶する記憶手段と、前記クロック信号に基づき
アクセスビット数またはアクセスブロック数を計数する
計数手段と、前記記憶手段の出力と前記計数手段の出力
との一致状態を検出し、その検出結果に基づき前記アド
レス発生手段の動作をディスエーブルにすると共に前記
入出力手段の出力動作を停止させる一致検出手段とを、
設けている。

第６の発明は、第１の発明おいて、アドレスラッチ手段
、アドレス入力禁止手段、及びアクセスクロック計数手
段を設けている。ここで、アドレスラッチ手段は、前記
行アドレス及び列アドレスをラッチした後、前記πＮ百
を２度目に立ち上げた後に立ち下げた時のアドレス入力
をその直後の前記クロック信号によりラッチする機能を
有している。アドレス入力禁止手段は、前記２度目の百
Ｎ百の立ち下がりが１度目のＣＡＳの立ち下がりより所
定のクロック信号数以上遅れた時に前記アドレスラッチ
手段の動作を禁止するものである。

またアクセスクロック計数手段は、前記アドレスラッチ
手段によってラッチされた前記アドレス入力をアクセス
ビット数またはアクセスブロック数とし、そのアクセス
ビット数またはアクセスブロック数までの該アクセス数
またはアクセスブロック数を計数してその計数結果に基
づき、前記アドレス発生手段の動作をディスエーブルに
すると共に、前記入出力手段の出力動作を停止させる機
能を有している。

第７の発明は、第４の発明において、前記アクセスクロ
ック計数手段の計数結果に基づき、アクセス完了状態を
外部へ出力するフラグ等のアクセス完了状態出力手段を
設けている。

第８の発明は、第７の発明において、前記アクセス完了
状態出力手段の出力タイミングを所定のクロック信号数
だけシフトするシフト手段を、設けている。

（作用） 第１の発明から第８の発明によれば、以上のように同期
式バーストアクセスメモリを構成したので、次のように
動作する。

第１の発明において、外部入力のコントロール信号、行
アドレス、及び列アドレスがラッチ手段にラッチされ、
そのラッチ手段でラッ、チされた列アドレスを初期値と
してアドレス発生手段がプリセットされる。すると、ア
ドレス発生手段では、クロック信号に同期してインクリ
メントまたはデクレメントしてアドレス群を生成し、そ
れを列アドレスデコーダへ与える。列アドレス発生手段
では、入力されたアドレス群をデコードし、データ転送
手段へ送る。データ転送手段では、列アドレスデコーダ
の出力に基づき、メモリセルアレイからの読出しデータ
をシリアルデータの形で入出力手段へ送り、あるいはそ
の入出力手段から入力されたシリアルデータをパラレル
データに変換してメモリセルアレイへ入力する。

第２の発明において、分周手段は、外部入力クロックを
分周してその分周したクロック信号によってラッチ手段
、アドレス発生手段及び入出力手段を動作させる。

第３の発明において、クロックコントロール手段は、ク
ロック信号を百λ百でゲーティングしてそのゲーティン
グ結果によってアドレス発生手段及び入出力手段を動作
させる。

第４の発明において、第１の発明のラッチ手段に付加し
たラッチ機能は、ＣＡＳを２度目に立上げた後に立下げ
た時のアドレス入力をその直後のクロック信号にラッチ
し、そのラッチ結果をアクセスクロック計数手段へ送る
。すると、アクセスクロック計数手段では、アクセス終
了時を検出してアドレス発生手段及び入出力手段の動作
を停止させる。

第５の発明において、第１の発明のラッチ手段に付加し
たラッチ機能は、πＮＳを２度目に立ち上げた後に立ち
下げた時のアドレス入力をその直後のクロック信号によ
りラッチし、そのラッチ結果を記憶手段へ送る。すると
、一致検出手段は、記憶手段の出力と計数手段の出力と
を比較し、アクセスの終了時を検出し、アドレス発生手
段及び入出力手段の動作を停止させる。

第６の発明において、アドレス入力禁止手段は、２度目
のπＮ百の立ち上がりが１度目のＣＡＳの立ち下がりよ
り所定のクロック信号数以上遅れた時に、アドレスラッ
チ手段のラッチ動作を禁止させる。すると、アドレスラ
ッチ手段の出力がアクセスクロック計数手段へ与えられ
ず、それによってアドレス発生手段及び入出力手段の動
作が停止する。

第７の発明において、アクセス完了状態出力手段は、ア
クセスクロック計数手段の出力に基づきアクセス完了状
態を外部へ出力する。

第８の発明において、シフト手段は、アクセス完了状態
出力手段の出力タイミングを所定のクロック信号数だけ
シフトし、プロセッサシステム等における仕様に合わせ
たメモリ動作の実行を可能とさせる。

従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示す同期式バースト
アクセスメモリの構成図である。

この同期式バーストアクセスメモリは、ＲＡＳｏ。

ＵτＳ、ＷＥ、σｒ等の外部入力コントロール信号をラ
ッチする入力ラッチ回路３０と、アドレスＡＤＤを入力
するアドレスバッファ３１とで構成されるラッチ手段を
有している。入力ラッチ回路３０の出力側には、メモリ
コントロール信号発生回路３２が接続され、その出力１
則には、メモリコントロール用の信号線３３を介してア
ドレスバッファ３１と、アドレス発生手段である例えば
プリセットアドレスカウンタ３５と、入出力コントロー
ル回路３６とが接続され、さらにそのアドレスバッファ
３１の出力側が列アドレスバス３４を介してプリセット
アドレスカウンタ３５に接続されている。これらの大力
ラッチ回路３０、アドレスバッファ３１、プリセットア
ドレスカウンタ３５、及び′入出力コントロール回路３
６は、メモリ同期コントロール用のクロック信号である
、例えば外部入力のシステムクロック（以下、ＣＬＫと
いう〉に同期して動作するようになってる。

アドレスバッファ３１は、行アドレスロス４０を介して
行アドレスデコーダ４１に接続され、その行アドレスデ
コーダ４１の出力側がワードライントライバ４２、及び
複数のワードラインＷＬを介して複数のダイナミックメ
モリセルからなるメモリセルアレイ４３に接続されてい
る。ワードライントライバ４２は、行アドレスデコーダ
４１で選択された１ワードラインＷＬ、を立ち上げる機
能を有している。

アドレスバッファ３１に列アドレスバス３４を介して接
続されたセットアドレスカウンタ３５は、ＣＬＫに同期
してカウントアツプ（カウントダウンでもよい）して複
数のアドレスＡｏ〜Ａｍからなる列アドレス群Ａを生成
する回路であり、その出力側には列アドレスデコーダを
介してデータ転送手段５１が接続されている。データ転
送手段５１は、トランスファゲート及びデータレジスタ
等で構成されるもので、該データ転送手段５１には複数
のビットラインを介してメモリセルアレイ４３に接続さ
れると共に、データバス５２を介して入出力回路５３に
接続されている。入出力コントロール回路３６の出力（
則は、入出力コントロール用の信号線５６を介して入出
力回路５３の入力側に接続されている。この入出力回路
５３は、ＣＬＫに同期して動作し、信号線５６によって
入出力状態が制御される入出力手段としての機能を有し
、それには入出力端子Ｉ１０が接続されている。

第３図（ａ）、（ｂ）は第１図のタイミング図であり、
同図（ａ）はリードサイクル（読み出しサイクル）、及
び同図（ｂ）はライトサイクル（書き込みサイクル）で
あり、これらの図を参照しつつ第１図の動作を説明する
。

まず、第３図（ａ）のリードサイクルについて説明する
。

外部入力コントロール信号ＲＡ　Ｓｏ、ＣＡ百、Ｗ「、
テ「はＣＬＫの立ち上がり時に入力ラッチ回路３２でラ
ッチされると共に、アドレスＡＤＤがアドレスバッファ
３１によりラッチされる。なお、機能的に問題がなけれ
ば、第１−図の各回路は、ＣＬＫにラッチされる以前に
必要な動作まで、前もって回路動作をしていてもよい。

ＲＡＳ“が立ち下がった直後の時刻１−０において、ア
ドレス入力値Ｘｏがアドレスバッファ３１に入力し、そ
のアドレスバッファ３１で発生した行アドレスが行アド
レスバス４０を介して行アドレスデコーダ４１に入力さ
れる。行アドレスデコーダ４１は、行アドレスをデコー
ドして複数のワードラインＷＬ中の１ワードラインＷＬ
、を選択し、その選択されたワードラインｗＬ・がワー
ドライントライバ４０により駆動されて゛Ｈ°゛レベル
に立ち上がる。

てλ百が゛圭″レベルとなった直後のＣＬＫの立ち上が
り時刻上〇において、アドレス入力値ＹＯがアドレスバ
ッファ３１に取り込まれ、列アドレスバス３４を介して
、シリアルアクセスの先頭ダリアドレスがプリセットア
ドレスカウンタ３５へ出力される。すると、プリセット
アドレスカウンタ３５は、入力された列アドレスＹｏが
シリアルアクセスの初期値としてプリセットされる。こ
の時、同時にプリセットアドレスカウンタ３５は、列ア
ドレスＹ。を列アドレストコータ５０へ転送する。列ア
ドレスデコーダ５０では、列アドレスＹｏをデコードし
、行アドレスデコーダ４１によって選択された一本のワ
ードラインＷＬ、上のメモリデータ中より、該列アドレ
スＹ。に対応するデータを選択し、データ転送手段５１
を介してデータバス５２へ送る。データバス５２上のメ
モリデータは、入出力回路５３へ転送され、読み出しデ
ータＤ□として入力端子Ｉ１０より読み出される。

次のＣＬＫの立ち上がり時刻ｔ２に、あるいは時刻ｔ２
までに、プリセットアドレスカウンタ３５の出力が１ビ
ツトインクリメントし、このプリセットアドレスカウン
タ３５の変化した列アドレス群Ａにより、時刻ｔ　にお
いて、時刻ｔ１の時と同様に、選択されたワードライン
ＷＬ、上のメモリデータが選択され、データバス５２を
介して入出力回路５３へ転送される。そして、読み出し
データＤ２が入出力端子■／○より読み出される。

以下、順次、時刻ｔ２．ｔ３．・・・、ｔ　のＣＬＫの
立ち上がりに対応し、選択されな１ワードラインＷＬ、
上のメモリデータが、読み出しデータＤＤ　　　・・・
、Ｄ　　　の形で入出力端子■／２・　　３・　　　　
ｎ−１ ０よりシリアルに出力されていく。その後、ＣＡ百の立
ち上がり直後のＣＬＫの立ち上がり時刻ｔｎ＋１におい
て、入出力コントロール回路３６は、ＣＡ百立ち上がり
状態を検出し、信号線５６を介して入出力回路５３をデ
ィスエーブルさせ、入出力端子Ｉ１０をハイインピーダ
ンスにする。これにより、時刻ｔ　　　以降のサイクル
においては、ｎ＋１ ＣＬＫが入力しても、入出力端子Ｉ１０はハイインピー
ダンスに保持される。

第３図（１つ）のライトサイクルにおいては、前記第３
図（ａ）のリードサイクルと同様の動作でＣＬＫに同期
して書き込みデータＤよ〜Ｄｍ＋１が入出力端子Ｉ１０
よりシリアルライトされる。

以上のように、この第１の実施例では、外部入力のＣＬ
Ｋに同期して動作させ、プリセットアドレスカウンタ３
５により、ＯＡ百の立ち下がり直後のＣＬＫにより取り
込まれる列アドレスＹ。を初期値としてプリセットし、
その後のＣＬＫに同期して発生する列アドレスにより、
選択されたワードラインＷＬ、上のメモリデータをＣＬ
Ｋに同■ 期してシリアルアクセスできるようにしたので、次のよ
うな利点がある。

（１ａ）　クロック同期式のため、入力タイミングスキ
ューに余裕ができる。そのため、ＲＡＳ。

ＣＡＳ等の外部入力コントロール信号の外部シスイム上
のドライバが小さくてすみ、それによってノイズ発生を
小さくすることがきる。

（１−１〕）ＣＩ、Ｋによる高速シリアルアクセスが可
能となる。

（ｌｃ）　　ＶＲＡＭと同様のＲＡＭ動作とＳＡＭ動作
との２ボ一■〜分の機能が、従来のＶＲＡＭよりチップ
サイズが小さく、しかも汎用のＤＲＡＭ並のコストで実
現できる。

（ｌｄ）　　ＶＲＡＭのようにＲＡＭとＳＡＭの同時動
作ができないものの、ＶＲＡＭのように複雑なコントロ
ールが不要となり、２ポー■・分の機能が汎用ＤＲＡＭ
とほぼ同様のコントロールで実現できる。例えば、パー
ソナルコンピュータ等の画像処理では、ＶＲＡＭを搭載
していても、ＲＡＭとＳＡＭの同時動作では使われてお
らず、本実施例の同期式バーストアクセスメモリを用い
れば大きな利点が得られる。

第４図は、本発明の第２の実施例を示す同期式バースト
アクセスメモリの構成ブロック図であり、第１図中の要
素と共通の要素には共通の符号が付されている。

この同期式バーストアクセスメモリでは、第１図のメモ
リに分周手段である分周器６０を設けた点が異なってい
る。この分周器６０は、外部入カフ クロックφａを１／ｎ（但し、ｎ＝２．３．・・・）分
周してメモリ同期用のコントロールクロック（以下、Ｃ
ＬＫａという）を生成し、そのＣＬＫａを入力ラッチ回
路３０、アドレスバッファ３１、プリセットアドレスカ
ウンタ３５及び入出力コントロール回路３６に与える回
路である。分周器６０は、外部信号等で、分周数ｎを設
定する可変分周器で構成したり、あるいはレーザビーム
、ボンディングポプション、メタルオプション等で分周
数ｎを設定した固定分周器で構成しても良い。

分周数ｎを例えば２とした時の、第４図のタイミング図
を第５図（ａ）、（ｂ）に示す。

第５図（ａ）はリードサイクル時のタイミング図、及び
第５図（ｂ）はライトサイクル時のタイミング図である
。

外部入力クロックφａが分周器６０に入力されると、そ
の外部入力クロックφａが１／２分周されてＣＬＫａが
生成され、そのＣＬＫａが入力ラッチ回路３０、アドレ
スバッファ３１．プリセットアドレスカウンタ３５及び
入出力コントロール回路３６に供給され、第３図（ａ＞
、（ｂ）と同様のリードサイクル動作及びライトサイク
ル動作を実行する。そのため、次のような利点を有して
いる。

（２ａ）　前記第１の実施例の利点（１ａ）〜（１ｄ）
と同一の利点を有する。

（２ｂ〉　例えば、中央処理装置（以下、ＣＰＵという
）等が複数システム、外部入力クロックφａで１ステイ
トの命令で動作している場合、分周器６０の分周数ｎを
任意に設定することにより、個々のＣＰＵ等に合わせた
メモリに変更することができる。

第６図は、本発明の第３の実施例を示す同期式バースト
アクセスメモリの構成ブロック図であり、第１図中の要
素と共通の要素には共通の符号が付されている。

この同期式バーストアクセスメモリが第１図のメモリと
異なる点は、プリセットアドレスカウンタ３５、入出力
コントロール回路３６及び入出力回路５３に与えるＣＬ
Ｋに代えて、クロツクコントロール手段であるクロック
コントロール回路６］、により、そのＣＬＫをＣＡＳに
よりゲーティングして生成しなコンＩ〜ロールクロック
（以下、ＣＬＫｂという）を用い、プリセットアドレス
カウンタ３５をインクリメン１〜（なお、デクレメント
でも良い）すると共に、入出力コントロール回路３６及
び入出力回路５３の入出力動作を行わせるようにした点
である。クロックコントロール回路６１は、例えばアン
ドゲート（以下、ＡＮＤゲートという）６１ａで構成さ
れている。このクロックコントロール回路６１において
、ＣＡＳがパＨルベルとなると、そのＡＮＤゲート６１
ａから出力されるＣ　Ｌ　Ｋ　ｂがディスエーブルとな
るため、プリセラ１ヘアドレスカウンタ３５の出力が変
化せず、さらに入出力回路５３がディスエーブルとなり
、入出力端子Ｉ１０がハイインピーダンス状態となる。

第７図（ａ）、（ｂ）は第６図のタイミング図であり、
同図（ａ）はリードサイクル、及び同図（ｂ）はライト
サイクルであり、この図を参照しつつ第６図の動作を説
明する。

第７図（ａ）のリードサイクルにおいて、時刻ｔ　〜時
刻ｔ３までの期間では、■が“Ｌ”′レベルの時にクロ
ックコントロール回路６１内のＡＮＤゲート６１ａがオ
ン状態となってＣＬＫがそのままＣＬＫｂとなるなめ、
第１の実施例における第３図（ａ）と同一のリードサイ
クル動作を実行する。

ところが、時刻ｔ３以後では、下が“Ｈ”レベルとなる
ため、第３図（ａ）とは異なるリードサイクル動作を次
のように実行する。

時刻ｔ３後において、下が“Ｈルベルとなると、時刻ｔ
４以後のメモリ動作はそのＣＡＳ”が“用′”レベルの
期間中、−時中断する。つまり、υＮＫが用”レベルと
なると、クロックコントロール回路６１から出力される
ＣＬＫｂがディスエーブルとなるため、プリセットアド
レスカウンタ３５の出力である列アドレス群Ａが変化せ
ず、該プリセットアドレスカウンタ３５の動作が中断す
る。さらに、ＣＬＫｂかディスエーブルのため、入出力
回路５３もディスエーブルとなり、それに接続された入
出力端子Ｉ１０がハイインピーダンス状態となる。これ
らの状態は、ＣＡＳの次の立ち下がり直後のＣＬＫの立
ち上がりタイミングｔｎ−２まで続く。

時刻ｔ　　　以後は、ＣＡＳが立上がる以前よでシリア
ルリードしていたのと同様な回路動作により、メモリデ
ータを読み出す。

このように、πλＫが“Ｈ“レベルの時、−度、シリア
ルリードはホールトし、その後、ＣＡＳが′“Ｌ”ルベ
ルとなった直後より、中断していたアドレスからシリア
ルアクセスが回復する。従って、てλ否は、−時ホール
ト信号として使える。

第７図（ｂ）のライトサイクルでは、第７図（ａ）のリ
ードサイクルと同様の動作で、シリアルライトが実行さ
れる。

この第３の実施例では、ＣＬＫに同期してメモリを動作
させ、クロックコントロール回路６１により、該ＣＬＫ
をてτＨによりゲーティングしたＣＬＫｂを用いてプリ
セットアドレスカウンタ３５をカウントアッフ責あるい
はカウントダウン）する。そしてＣＡＳの立ち上がり直
後のＣＬＫによりアドレスバッファ３１で取り込まれる
列アドレスＹｏを初期値として、プリセットアドレスカ
ウンタ３５をプリセットする。その後、ＣＬＫｂに同期
してプリセットアドレスカウンタ３５より列アドレス群
Ａを発生させ、行アドレスデコーダ４１−で選択された
ワードラインＷＬ、上のメモリ■ データを、ＣＬ、　Ｋ　Ｉ）に同期して入出力回路５３
よりシリアルアクセスできるようにしている。そのため
、次のような利点を有している。

（３ａ〉　前記第１の実施例の利点（１ａ）〜（１ｄ）
と同様の利点を有している。

（３ｂ）　クロックコン［・ロール回路６１を設けなの
で、ＣＡＳを一時ホールト信号として使える。

そのため、例えばデータバスを共有しているようなＣＰ
Ｕ等のプロセッサシステムにおいて、シリアルメモリデ
ータのやりとりをそのデータバスを介してプロセッサと
メモリとで行なっている場合、共有データバスを使用し
ているプロセッサシステム内のコントローラ等から、シ
リアルアクセスのホールトがＣＡＳを“Ｈ”レベルとす
ることで容易に実行でき、その後のシリアルアクセスを
中断後続けることが可能となる。なお、クロックコント
ロール回路６１は、ＡＮＤゲート６１ａ以外の回路素子
を用いて構成することも可能である。

第８図は、本発明の第４の実施例を示す同期式バースト
アクセスメモリの構成ブロック図であり、第１図中の要
素と共通の要素には共通の符号が付されている。

この同期式バーストアクセスメモリが第１図のメモリと
異なる点は、アドレスバッファ３１Ａの機能を追加する
と共に、そのアドレスバッファ３１Ａの出力（則に、ア
ドレスバス６２を介して、アクセスクロック計数手段で
ある減算カウンタ等で構成されるアクセスクロックカウ
ンタ６３を接続し、そのカウンタ６３の出力側を、信号
線６４を介してプリセットアドレスカウンタ３５及び入
出力コントロール回路３６に接続した点である。

ここで、アドレスバッファ３１Ａは、第１図のアドレス
バッファ３１と同様の機能を有する他に、行アドレス及
び列アドレスを取り込んだ後、■百を再度立ち上げた後
に立ち下げた時のアドレス入力をその直後のＣＬＫによ
って収り込むような機能を有している。アクセスクロッ
クカウンタ６３は、アドレスバッファ３１Ａにより、２
度目のＣＡＳ立ち上がりサイクルに取り込んだアドレス
をアクセスビット数あるいはアクセスブロック数とし、
そのアクセスビット数あるいはアクセスブロック数まで
アクセス数（ＣＬＫのクロック数）を計数し、設定アク
セスビット数あるいは設定アクセスブロック数のアクセ
ス完了時に、ＣＬＫが入力してもシリアルアクセスを停
止するためのコントロール信号を発生する機能を有して
いる。このコントロール信号により、入出力端子Ｉ１０
は、リード完了時、自動的にハイインピーダンス状態と
なるように構成されている。

第９図（ａ）、（ｂ）は第８図の説明図であり、同図（
ａ）はメモリセルアレイの模式図、及び同図（ｂ）はタ
イミング図であり、この図を参照しつつ第８図の動作を
説明する。

なお、第９図（ａ＞では、列アドレスが縮退したメモリ
アドレス４つで１ブロツクとなるようなメモリセルアレ
イが示されている。このメモリセルアレイでは、アクセ
スピッ■・数がアクセスブロック数に等しい。

先ず、ＲＡＳが立下がった直後の時刻ｔ□において、ア
ドレス入力値Ｘ］−がアドレスバッファ３１Ａに入力し
、それにより行アドレスデコーダ４１で選択されたワー
ドラインＷＬ、がワードライントライバ４２で駆動され
る。ＣＡＳが゛°Ｌ°゛レベルになった直後のＣＬＫの
立ち上がり時刻ｔ２においてのアドレス入力値￥１が、
アドレスバッファ３１Ａに取り込まれる。すると、列ア
ドレスバス３４を介してプリセットアドレスカウンタ３
５に、シリアルアクセスの先頭列アドレスが出力される
。この時、プリセットアドレスカウンタ３５に入力した
列アドレスＹ１が、シリアルアクセスの列アドレスの初
期値としてプリセットされる。

第９図（ａ＞では、列アドレスバスで指定されるアドレ
スに、４つのメモリセルからなる１ブロツクを選択する
場合が示されている。

このとき同時に、プリセットアドレスカウンタ３５は、
列アドレス￥１．を列アドレス群Ａの形で列アドレスデ
コーダ５０へ転送する。列アドレスデコーダ５０では、
行アドレスデコーダ４１により選択された１本のワード
ラインＷＬ、上のメモリデータ中から、行アドレスＹ１
に対応するブロック中の４つのメモリデータの内、最初
の１ビツト目の情報を選択し、データ転送手段５１を介
してデータバス５２へ送る。この選択されたメモリデー
タは、データバス５２を介して入出力回路５３へ転送さ
れ、ＣＬＫに同期して入出力端子■１０より読み出され
る。その後、ワードラインＷＬ、上のメモリデータは、
同様に、プリセットアト■ レスカウンタ３５により、ＣＬＫによってカウントアツ
プされたＣＬアドレスに対応して、順次シリアルに読み
出される。

列アドレスを取り込んだ時刻ｔ２後、下は一度立ち上が
り、アクセスが１ビット単位で実行される時にはアクセ
スビット数であるが、本実施例ではアクセスがブロック
単位で行われるので、そのアクセスブロック数を取り込
むために再度立ち下がる。２度目のＯＡ８′立ち下がり
直後のＣＬＫの立ち上がり時刻ｔ３におけるアドレス入
力値が、アクセスブロック数となる。第９図では、３ブ
ロツク＝４Ｘ３＝１２ビツトなので、アクセスブロック
数Ｎ＝３となる。そして、そのアクセスブロック数Ｎ＝
３が、アドレスバス６２を介してアクセスクロックカウ
ンタ６３へ転送される。

アクセスクロックカウンタ６３は、ＣＬＫによってアク
セスクロック数を数え、指定ブロック数までアクセスが
完了したら、そのアクセス完了を信号線６４を介して入
出力コントロール回路３６ヘイ云え、さらにプリセット
アドレスカウンタ３５をディスエーブルにする。アドレ
スビットが読み出された後、入出力端子Ｉ１０はハイイ
ンピーダンスＨ２となる。これにより、例えばプロセッ
サシステムがメモリを共通バス上に接続している場合、
アクセス終了後、ただちにその共通バスを他のコントロ
ール部に渡すことができる。以上のような回路動作によ
り、第９図に示すように、時刻ｔ３により収り込まれた
アクセスブロック数Ｎ３に相当するシリアル出力が、Ｃ
Ｌ、Ｋに同期して１２ビツトの入出力端子Ｉ１０より、
３ブロック分［−１，２ビツト〉だけ読み出される。

シリアルライトは、以上と同様の回路動作で実行される
。

この第４の実施例では、ＣＬＫに同期してメモリを動作
させ、アドレスバッファ３１Ａにより、列アドレス取り
込み後の２回目のπＮ百の立ち下がり直後のアドレス入
力を、アクセスしようとするビット数として、あるいは
ブロック単位のアクセスをするメモリではアクセスブロ
ック数として、取り込む。すると、アクセスクロックカ
ウンタ６３では、前記アクセス数分のアクセスが完了し
たら、メモリ動作を停止させる。そのため、次のような
利点を有している。

（４ａ）　第１の実施例の利点（１ａ　）　〜（１，ｄ
　）までの利点を有している。

（４ｂ）　例えばプロセッサシステムに本実施例のメモ
リを適用した場合、必要なビット数分だけのメモリをア
クセスできる。

（４ｃ）　リードアクセス完了後、入出力端子Ｉ１０が
、他の入力コントロール信号にかかわらず、ハイインピ
ーダンスＨ２になるなめ、共通データバスを使用してい
るようなプロセッサシステムでは、共通バスを他のコン
トロール回路に容易に渡せる。

（４ｄ）　特にライトサイクルにおいては、書き込みビ
ット数を設定しておき、指定ビット以上はマスクがかか
ることになる。そのため、ＶＲＡＭでいうブロックライ
トが、自由に書き込みビット数を代えて容易に行なえ、
ぬりつぶしや、図形の枠取り等といっな画像処理が非常
に便利となる。

第１０図は、本発明の第５の実施例を示す同期式バース
トアクセスメモリの構成ブロック図であり、第８図中の
要素と共通の要素には、共通の符号が付されている。

この同期式バーストアクセスメモリが第８図のメモリと
異なる点は、第８図のアクセスクロックカウンタ６３に
代えて、記憶手段である記憶回路６５と、計数手段であ
るカウンタ６６と、−数構出手段である一致検出回路６
７とを設けた点である。

記憶回路６５は、アドレスバッファ３］、Ａからアドレ
スバス６２を介して送られてくるアクセスビット数ある
いはアクセスブロック数を次の入力があるまでデフオー
ルド値として記憶□しておく回路である。カウンタ６６
は、ＣＬＫのクロック数を計数する回路である。さらに
−数構出回路６７は、記憶回路６５の出力とカウンタ６
６の出力との一致状態を検出し、その検出結果を信号線
６４を介してプリセットアドレスカウンタ３５及び入出
力コントロール回路３６へ伝送する回路である。

これらの回路により、アドレスバッファ３１Ａによって
２度目のＣＡＳ立ち下がりサイクルに収り込んだアドレ
スを、アクセスビット数あるいはアクセスブロック数と
して、そのアクセスビット数あるいはアクセスブロック
数までアクセス数（ＣＬＫのクロック数〉をカウンタ６
６で計数する。そして、−数構出回路６７により、設定
アクセスビット数あるいは設定アクセスブロック数のア
クセスの完了を検出し、その検出結果に基づき、ＣＬＫ
が入力しても、シリアルアクセスのための１リセットア
ドレスカウンタ３５の動作を停止させると共に、入出力
端子Ｉ１０をハイインピーダンスにする機能を有してい
る。

第１１図（ａ）、（ｂ）は第１０図の説明図であり、同
図（ａ）はメモリセルアレイの模式図、及び同図（ｂ）
はタイミング図である。

この図では、列アドレスが縮退したメモリアドレス４つ
で１ブロツクとなったようなメモリセルアレイを示す。

そのため、アクセスビット数は、アクセスブロック数に
等しい。

この第５の実施例の同期式バーストアクセスメモリでは
、第８図のアクセスクロックカウンタ６３に対応して記
憶回路６５、カウンタ６６及び−数構出回路６７が設け
られており、その他の回路動作は第８図のメモリとほぼ
同様に実行される。

即ち、第１１図（ｂ）のシリアルリード動作におけるサ
イクル１において、時刻１１．１２では、第９図（ｂ）
のｔｉ、ｔ２と同一の動作を行なう。

２度目のでλに立ち下がり直後のＣＬＫの立ち上がり時
刻ｔ３におけるアドレスバッファ３１Ａのアドレス入力
値が、アクセスブロック数となる。

第１１図（ａ）の例では、３ブロック−４×３−１２ビ
ツトなので、アクセスブロック数Ｎ＝３となる。このア
クセスブロック数Ｎは、アドレスバッファ３１Ａから出
力され、アドレスバス６２を介して記憶回路６５へ転送
される。この時、カウンタ６６では、ＣＬＫのクロック
数のカウント動作を開始する。−数構出回路６７では、
記憶回路６５の出力とカウンタ６６の出力とを比較し、
両川力が一致する、つまり指定ブロック数までアクセス
が完了したら、そのアクセス完了を信号線６４を介して
入出力コントロール回路３６へ伝送すると共に、プリセ
ットアドレスカウンタ３５をディスエーブルにする。す
ると、全アドレスビットが読み出された後、入出力端子
Ｉ１０はハイインピーダンス状態となり、例えばプロセ
ッサシステムがメモリを共通バス上に接続している場合
、アクセス終了後にただちにその共通バスを他のコント
ロール部に渡すことが可能となる。

以上のような回路動作により、第１１図（ｂ）に示すよ
うに、時刻ｔ３により収り込まれたアクセスブロック数
Ｎ＝３に相当するシリアル出力が、ＣＬＫに同期して１
２ビツトの入出力端子Ｉ１０より３ブロツク分（−１２
ビツト）読み出されることになる。

第１１図（ｂ）におけるサイクル２では、アドレスバッ
ファ３１Ａでの収り込みアドレスが（Ｘ□、Ｙ工）から
（Ｘ２．Ｙ２）に変化した場合のアクセス動作が示され
ている。

時刻ｔ４．ｔ５における回路動作は、時刻ｔ□ｔ２のそ
れと同一である。このサイクル２において、列アドレス
￥１がアドレスバッファ３１Ａに取り込まれた後、時刻
ｔ６では下が立ち上がっておらない。そのなめ、サイク
ル１における時刻上３で、アクセスブロック数を取り込
んだのと異なる回路動作となる。即ち、サイクル１にお
いて、記憶回路６５に記憶されたアクセスブロック数は
、そのまま保持されているため、サイクル２において再
設定されない限り、その値が指定アクセスブロック数と
して有効となる。従って、このサイクル２の時刻ｔ６に
おけるアクセスフロック数は、Ｎ＝３のままで′あり、
サイクル１と同しく、シリアル出力はＣＬＫに同期して
１２ビツトの入出力端子Ｉ１０より３ピツ［へ分（−１
２ビツト）だけ読み出されることになる。

シリアルライトについても、以上説明したとほぼ同様の
回路動作で実行されることになる。

この第５の実施例では、ＣＬＫに同期してメモリを同期
動作させ、アドレスバッファ３１Ａにより、列アドレス
取り込み後の２回目のＣＡＳの立ち下がり直後のアドレ
ス入力を、アクセスしようとするピッ）−数として、あ
るいはブロック単位のアクセスをするメモリではアクセ
スブロック数として、取り込む。そして、アクセスビッ
ト数あるいはアクセスブロック数を保持する記憶回路６
５と、アクセス数をカウントするカウンタ６６と、それ
らの一致状態を検出する一数構出回Ｈ＠６７とにより、
アクセス数分のアクセスを完了したら、メモリ動作を停
止するようにしているなめ、次のような利点がある。

（５ａ〉　前記第１の実施例の利点（１ａ）〜（１ｄ）
と同一の利点が得られる。

（５ｂ）　例えば、プロセッサシステムに本実施例のメ
モリを適用した場合、必要なビット数分だけのメモリを
、アクセスビットあるいはアクセスブロック数の設定が
されない場合には最後に設定したサイクルにおける設定
数が有効なアクセスビットあるいはアクセスブロック数
となるバーストアクセスが可能となる。そのため、ある
決まった数のメモリを何回もアクセスする場合、その都
度アクセスの設定数を入力する必要がなく、使い勝手が
向上する。

（５ｃ）　アクセス完了後、入出力端子Ｉ１０は、他の
入力コントロール信号にかかわらず、ハイインピーダン
ス状態となるため、例えば共通データバスを使用してい
るようなプロセッサシステムでは、その共通バスを他に
容易に渡すことが可能となる。なお、最終アクセスピッ
［・がアクセスされた後、例えばフラグ等を出力するよ
うにすれば、より便利な使い方が可能となる。

（５ｄ）　第４の実施例の利点（４ｄ）と同様の利点が
得られる。

第１２図は、本発明の第６の実施例を示す同期式バース
トアクセスメモリの構成ブロック図であり、第８図中の
要素と共通の要素には共通の符号が付されている。

この同期式バーストアクセスメモリが第８図のメモリと
異なる点は、第８図のアドレスバッファ３１Ａを、２つ
のアドレスバッファ３１−１と３１−２に分割し、その
一方のアドレスバッファ３１−２のアドレス入力を禁止
するアドレス入力禁止回路７０を、設けた点である。

即ち、アドレスバッファ３１−１は、第１図のアドレス
バッファ３１と同様に、入力ラッチ回路３２と共に、外
部入力のコントロール信号πλ百ＣＡＳ、ＷＥ、ＯＥと
行アドレス及び列アドレスとをＣＬＫによりラッチする
ラッチ手段を構成している。アドレスバッファ３１−２
は、行アドレス及び列アドレスをラッチした後、ＣＡＳ
を２度目に立ち上げた後に立ち下げた時のアドレス入力
をその直後のＣＬＫによりラッチするアドレスラッチ手
段としての機能を有している。また、アドレス入力禁止
回路７０は、２回目のＣＡＳ立ち下がりが１回目のでλ
に立ち下がりより所定クロック数以上遅れた時に、その
２回目のでτに立ち下がり時のアドレスバッファ３１−
２のアドレス取り込みを禁止する禁止手段としての機能
を有し、例えば複数ビットのカウンタ等で構成されてい
る。

このアドレス入力禁止回路７０は、その入力側が、ＣＬ
Ｋに接続されると共に信号線３３を介してメモリコント
ロール信号発生回路３２に接続され、さらに該アドレス
入力禁止回路７０の出力側が、アドレスバッファ３１−
２及びコントロール信号発生回路３２に接続されている
。

第１３図（ａ＞、（ｂ）は第１２図の説明図であり、同
図（ａ）はメモリセルアレイの模式図、及び同図（ｂ）
はタイミング図であり、これらの図を参照しつつ第１２
図の動作を説明する。

第１３図（ｂ）に示すように、時刻ｔ工〜ｔ３までの期
間におけるシリアルリード動作は、第９図（ｂ）とほぼ
同様に実行される。

先ず、了が立ち下がった直後の時刻ｔ工において、アド
レス入力値Ｘ１がアドレスバッファ３１−１に収り込ま
れ、それにより行アドレスデコーダ４１で選択されたワ
ードラインＷＬ、がワ−ドライントライバ４２て゛巧区
動される。τゴフ＼］ミ゛が１１Ｌ″°レベルになった
直後のＣＬＫの立ち上がり時刻ｔ２においてのアドレス
入力値Ｙ１はアドレスバッファ３１−１に取り込まれ、
列アドレスバス３４を介してプリセラ■・アドレスカウ
ンタ３５へ、シリアルアクセスの先頭列アドレスが出力
される。この時、プリセッＩ〜アドレスカウンタ３５に
入力した列アドレス￥１が、シリアルアクセスにおける
列アドレスの初期値としてプリセットされる。第１３図
では、列アドレス入力で指定されるアドレスに、４つの
メモリからなる１ブロツクを選択する場合が示されてい
る。

プリセットアドレスカウンタ３５がプリセットされると
、該プリセットアドレスカウンタ３５は、列アドレスＹ
１を列アドレスデコーダ５０へ転送する。列アドレスデ
コーダ５０では、選択された１本のワードラインＷＬ、
上のメモリデータ中から、列アドレスＹ１に対応するブ
ロック中の４つのメモリデータ内の最初の１ビツト目の
データを選択し、データ転送手段５１を介して入出力回
路５３及び入出力端子Ｉ１０から読出しデータとして出
力させる。その後、ワードラインＷＬ、上の■ メモリデータは、同様に、ＣＬＫによりカウントアウト
されたプリセットアドレスカウンタ３５て゛生成される
シリアルアドレスに対応し、順次シリアルに読み出され
る。

列アドレスを取り込んだ後にてλには１度立ち上がり、
アクセスが１ビット単位で行われる時にはアクセスビッ
ト数を取り込むために再度立下がる。本実施例では、ア
クセスがブロック単位で行われるので、アクセスブロッ
ク数を取り込むためにＣＡＳが再度立ち下がる。

２度目のでＡｓ立ち下がり直後のＣＬＫの立ち上がり時
刻上３におけるアドレスバッファ３１２のアドレス入力
が、アクセスブロック数となる。

第１．３図の例では、２ブロック−４，Ｘ　２　＝　８
ビツトなので、アクセスブロック数Ｎ　＝　３となる。

このアクセスブロック数Ｎは、アドレスバス６２を介し
てアクセスクロックカウンタ６３へ転送される。

アクセスクロックカウンタ６３は、ＣＬＫによりアクセ
スクロック数Ｎを数え、指定ブロック数までアクセスが
完了したら、その完了状態を信号線６４を介して入出力
コントロール回路３６へ転送し、さらにプリセットアド
レスカウンタ３５をディスエーブルにする。そして、全
アドレスビットが読み出された後、入出力端子Ｉ１０は
ハイインピーダンスＨ２状態となり、例えばプロセッサ
システムがメモリを共通バス上に接続している場合、ア
クセス終了後に直ぐにその共通バスを他のコントロール
部に渡すことが可能となる。

以上のような回路動作により、第１３図に示すように、
時刻ｔ３により収り込まれたアクセスブロック数Ｎ＝３
に相当するシリアル出力が、ＣＬＫに同期して１２ビツ
トの入出力端子Ｉ１０より、３ブロツク分く一］２ビッ
ト〉だけ読み出される。

シリアルライトは、上記と同様の回路動作で実行される
。

この第６図の実施例が前記第４の実施例と基本的に異な
る点は、次のような点である。

即ち、第１−３図（ｂ）における時刻ｔ２におけるπＮ
Ｋの１回目の立ち下がりサイクルから、２ＣＬＫサイク
ル遅れた時刻ｔ３における２回目のＣＡＳの立ち下がり
サイクルで、アクセスブロック数が取り込まれた後のＣ
ＬＫサイクルにおいて、アドレス入力禁止回路７０が、
アドレスバッファ３１−２へのアドレス入力を禁止して
いる。このアドレス入力禁止回路７０は、１回目のＣＡ
Ｓ立ち下がりクロックで初期化され、ＣＬＫをカウント
・する簡単なカウンタで実現回部である。本実施例では
、アドレス入力禁止回路７０は、３ビツトをカウントし
、アドレスバッファ３１−２をディスエーブルにすれば
良い。

これにより、πＮＫは、その２回目の立ち下がり以後、
プリセットアドレスカウンタ３５の一時停止と共に、入
出力コントロール回路３６を介して、リード時には入出
力回路５３に接続された入出力端子Ｉ１０をハイインピ
ーダンスＨ２にして一時出力を停止状態にし、またライ
ト時には、第１−３図（ｂ）に示すように時刻ｔ４〜ｔ
５までのサイクルに示すように、入力禁止状態とする。

メモリコントロール信号発生回路３２は、−Ｈの１回目
の立ち下がり後の該πＡｓの立ち上がり時、アドレス入
力禁止回路７０より、Ｎアドレス入力可能サイクルであ
ることを知らせる制御信号Ｐｚを受け、この期間に限り
、ＣＡＳの立ち上がり状態にもかかわらず、アクセスク
ロックカウンタ６３、プリセットアドレスカウンタ３５
及び入出力コントロール回路３６をテ′イスエーブルし
ないように制御する。そのため、第］−３図（ｂ）に示
すように、時刻上３のサイクルでアクセス動作が続けら
れる。その後、時刻ｔ４の下の立ち上がりで、メモリ動
作が一時中断し、時刻ｔ５の後にＣＡπが“Ｉ　１．　
！ルベルとなることで、時刻ｔ３て寸断していたメモリ
アクセス動作を再開できる。

この第６の実施例では、次のような利点を有している。

（６ａ〉　前記第１の実施例の利点（１ａ〉〜（１ｄ）
と同様の利点を有している。

（６ｂ）　　ＣＬＫに同期してメモリを動作させ、さら
に列アドレス取り込み後の２回目のＣＡＳ立ち下がり直
後のアドレス入力を、ＣＡＳの１回目の立ち下がりより
Ｎ個目のＣＬＫサイクルまでに収り込んだ場合、アクセ
スしようとするアクセスビット数、あるいはブロックア
クセスする時にはアクセスブロック数として、必要なメ
モリビット数だけをアクセスすることができる。

（６ｃ）　　Ｎ個のＣＬＫサイクル以後はアドレス入力
禁止回路７０によってアドレス入力を無視するようにし
、同時に前記Ｎ個のＣＬＫサイクル中はＣＡＳが立ち上
がっても、シリアルメモリ動作を全く影響を受けないよ
うにしている。そのため、前記Ｎ個のＣＬＫサイクル以
後、ＣＡＳを立ち上げることにより、メモリ動作を一時
中断し、立ち下げることにより再開できる。従って、例
えばプロセッサシステム等においてデータバスを共有す
るような場合、メモリアクセス中に他のコントロール部
等より共通データバスを強勢的に使用しないようなとき
、メモリ動作を一時ホールトさせることができ、システ
ム設計の柔軟性かより向上する。

第１４図は、本発明の第７の実施例を示す同期式バース
トアクセスメモリの構成ブロック図であり、第８図中の
要素と共通の要素には共通の符号が付されている。

この同期式バーストアクセスメモリが第８図のメモリと
異なる点は、アクセスクロックカウンタ６３の出力側に
接続された信号線６４に、設定されたシリアルアクセス
が完了したことを外部に知らせるための信号あるいはフ
ラグを出力するアクセス完了状態出力手段、例えばフラ
グ出力回路７１を設け、そのフラグ出力回路７１からア
クセス終了フラグＦＬＡＧを出力するようにした点であ
る。

第１５図（ａ＞、（ｂ）は第１４図の説明図であり、同
図（ａ＞はメモリセルアレイの模式図、及び同図（ｂ）
はタイミング図であり、これらの図を参照しつつ第１４
図の動作を説明する。

この同期式バーストアクセスメモリでは、第８図のメモ
リとほぼ同様のシリアルリード及びシリアルライトを実
行するが、次の点のみが第９図の動作と異なっている。

即ち、アクセスクロックカウンタ６３は、ＣＬＫにより
アクセスクロック数を数え、指定ブロック数までアクセ
スが完了したら、信号線６４を介して入出力コントロー
ル回路３６にアクセス完了を伝えると共に、プリセット
アドレスカウンタ３５をディスエーブルにする。この時
、フラグ出力回路７１では、アクセス終了フラグＦＬＡ
Ｇを出カして外部に伝える。そして、全アドレスビット
が読み出された後、入出力端子Ｉ１０がハイインピーダ
ンスＨ２状態となり、例えばプロセッサシステム等がメ
モリを共通バス上に接続している場合、アクセス終了フ
ラグＦＬＡＧを検出することにより、アクセス終了後、
ただちにその共通バスを他のコントロール部に渡すこと
が可能となる。

以上のように、この第７の実施例では、次のような利点
を有している。

（７ａ）　前記第４の実施例の利点（４ａ〉〜（４ｄ）
と同様の利点を有している。

（７ｂ）　アクセス完了を外部に知らせる信号を出力す
るアクセス完了状態出力手段、例えばフラグ出力回路７
１を設けたので、プロセッサシステム等において本実施
例を適用すれば、アクセスビットのカウント・をプロセ
ッサ（則かすることなく、メモリコン■・ロールユニッ
トにメモリアクセスをまかせたまま、そのプロセッサが
他の作業を実行することが可能となる。そして、メモリ
アクセス終了時には、アクセス終了フラグＦ［−４ＡＧ
か出力されるなめ、そのフラグＦＬＡＧに基づきメモリ
アクセス動作に戻れば良い。

第１６図は、本発明の第８の実施例を示す同期式バース
トアクセスメモリの構成ブロック図であり、第１４図中
の要素と共通の要素には共通の符号が付されている。

この同期式バーストアクセスメモリが第１４図のメモリ
と異なる点は、アクセス終了フラグＦＬＡＧの出るタイ
ミングを外部入力信号ＳＦＴにより、複数ＣＬＫサイク
ルシフトさせるシフト手段、例えばフラグシフト回路７
２を設けたことである。

このフラグシフト回路７２は、外部入力信号ＳＦＴ及び
アクセスクロックカウンタ６３の出力信号Ｐｅｎｄを入
力し、出力信号Ｐｆｓｆｔをフラグ出力回路７１へ与え
るように接続されている。

第１７図は、第１６図におけるフラグシフト回路７１及
びフラグ出力回路７１の構成図である。

このフラグシフト回路７２は、ＣＬＫにより動作してア
クセスクロックカウンタ６３の出力信号Ｐｅｎｄをｎク
ロック遅延させるｎクロック遅延回路８０と、出力信号
Ｐ　ｅ　ｎ　ｄが入力される［・ライステートバッファ
８１と、ｎクロック遅延回路８０の出力信号が入力され
るトライステートバッファ８３と、外部入力信号ＳＦＴ
を反転するインバータ８２と、１〜う・イステートバッ
ファ８］または８３のいずれか一方の出力を反転して出
力信号Ｐｆｓｆｔをフラグ出力回路７１へ与える。イン
バータ８４とで、構成されている。このフラグシフ■・
回路７２では、外部入力信号ＳＦＴによってトライステ
ー１へバッファ８１または８３のいずれか一方の出力が
オン状態となり、そのオン状態の出力がインバータ８４
で反転されて出力信号Ｐｆｓｆｔの形で゛フラグ出力回
路７１へ出力されるようになっている。

第１８図（ａ）〜（Ｃ）は、第１６図の説明図であり、
同図（ａ）はメモリセルアレイの模式図、同図（ｂ）は
外部入力信号ＳＥＴが”　Ｈ”レベルの時のリードサイ
クルのタイミング図、及び同図（ｃ）は外部入力信号Ｓ
ＥＴが゛°Ｌ″レベルの時のリードサイクルのタイミン
グ図である。また第１９図は、第１７図のタイミング図
である。これらの図を参照しつつ、第１６図の動作を説
明する。

第１６図のメモリでは、第１８図に示すように、第１４
図のメモリと同様のシリアルリード及びシリアルライト
動作を実行する。第１４図のメモリ動作と異なる点は、
フラグシフト回路７２を設けたので、第１９図に示すよ
うに、フラグ出力回路７１から出力されるアクセス終了
フラグＦＬＡＧの立上がりタイミングが、ｎクロック遅
延回路８０によって同期用のＣＬＫに対し、ｎクロック
だけＣＬＫサイクルがずれるようにコンＩ・ロールされ
る。

そのなめ、この第８の実施例では、前記第７の実施例と
ほぼ同様の利点を有する他に、フラグシフト回路７２を
設けたので、メモリのアクセス終了フラグＦＬＡＧの出
るタイミングを外部入力信号ＳＦＴでシフトできる。そ
のため、プロセッサシステム等に本実施例を適用すれば
、各プロセッサ等の使用に合わせたメモリ動作をさせる
ことができる。なお、外部入力信号ＳＦＴを入力せずに
、外部シフト回路７２内において、予めレーザトレミン
グ手段、マスクオプション、あるいはボンディングオプ
ション等で、アクセス終了フラグ下しＡＧのシフト数を
設定しても良い。

なお本発明は、上記実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。上記第１〜第８の実施例をそれぞれ別個に構
成する以外に、第６及び第７の実施例の組合わせ、第６
．第７及び第８の実施例の組合わせ、第２．第６．第７
及び第８の実施例の組合わせ、あるいは第２．第６及び
第７の実施例の組合わせにより、同期式バーストアクセ
スメモリを構成すれば、各実施例のもつ利点をより有効
に発揮させることが可能となる。

（発明の効果） 以上詳細に説明したように、第１〜第８の発明では、次
のような効果を有している。

第１の発明によれば、従来のＤＲＡＭに、ラッチ回路、
アドレス発生手段、データ転送手段、及び入出力手段を
設けたので、次のような効果が得られる。

■　クロック信号に同期してメモリ動作が実行されるの
で、入力タイミングスキューに余裕ができ、それによっ
て外部入力コントロール信号の外部システム上のドライ
バが小さくてすみ、ノイズ発生を低減できる。

■　クロック信号による高速シリアルアクセスが可能と
なる。

■　ＶＲＡＭ同様のランダムアクセスと高速シリアルア
クセスとが、従来のＶＲＡＭより回路構成が簡単で、チ
ップサイズが小さく、及び低コストで実現できる。

■　従来のＶＲＡＭのようにランダムアクセスとシリア
ルアクセスとの同時動作が実行できないが、従来のＶＲ
ＡＭに比べてコン１へロールが簡単となり、しかも従来
のＶＲＡＭの２ポ一ト分の機能が汎用のＤＲＡＭとほぼ
同様のコントロールで実現できる。

第２の発明によれば、分周手段を設けたので、第１の発
明の効果■〜■に加えて、例えばＣＰＵ等が複数のクロ
ック信号で］ステップ命令で動いている場合、個々のＣ
ＰＵ等に合わぜなメモリに簡単に変更できる。

第３の発明によれば、クロックコントロール手段を設け
たので、第１の発明の効果■〜■の他に、例えばデータ
バスを共有しているようなＣＰＵ等のプロセッサシステ
ムにおいて、シリアルメモリデータのやりとりをデータ
バスを介してＣＰＵ等とメモリとで行なっている場合、
共有データバスを使っているシステム内のコン［・ロー
ラ等から、指定アクセスのホールトが、ＣＡＳをＨ”レ
ベルとすることで、容易に実行でき、その後のシリアル
アクセスを中断後も続けることができる。

第４の発明によれば、第１の発明のラッチ手段に、他の
ラッチ機能を付加すると共に、アクセスクロック計数手
段を設けたので、第１の発明の効果■〜■が得られると
共に、次のような効果も期待できる。

（ａ）　　プロセッサシステム等に適用した場合、必要
なビット数分だけのメモリをアクセスできる。

（ｂ）　　リードアクセス完了後、入出力手段を他の入
出力コントロール信号にかかわらずハイインピーダンス
状態になるようにしているため、例えば共通データバス
を使用しているようなシステムでは、その共通データバ
スを他のシステムに容易に渡せる。

（ｃ）　　特にライトサイクルにおいては、書き込みビ
ット数を設定しておき、指定ビット数以上はマスクがか
かることになるので、ＶＲＡＭのようなブロックライト
が、自由に書き込みビット数を変えて容易に実行でき、
ぬりつぶしや図形の枠取り等といった画像処理が非常に
便利になる。

第５の発明によれば、第１のラッチ手段に他のラッチ機
能を付加すると共に、記憶手段、計数手段及び−数構出
手段を設けなので、第１の発明の効果■〜■と第４の発
明の効果（Ｃ）が得られる他に、次のような効果も期待
できる。

プロセッサシステム等に適用した場合、必要なビット数
分だけのメモリを、バーストアクセスできる。そのため
、決まった数のメモリを何回もアクセスする場合、その
都度メモリを設定する操作が不要となり、コン■・ロー
ルの簡単化が図れる。

その上、アクセス完了後、入出力手段がハイインピーダ
ンス状態になるなめ、例えば共通データバスを使用して
いるようなシステムでは、その共通データバスを他のシ
ステムに容易に渡すことができる。

第６の発明によれば、ア１−レスラッチ手段、アドレス
入力禁止手段、及びアクセスクロック計数手段を設けな
ので、第１の発明の効果■〜■の他に、次のような効果
が期待できる。

必要なメモリビット数だけを簡単にアクセスすることが
できる。さらに、プロセッサシステム等においてデータ
バスを共有するような場合、メモリアクセス中に、他の
システムよりその共通データバスを強勢的に使用しない
ようなとき、メモリ動作を一時ホール）〜させることが
でき、システム設計の自由度がより向上する。

第７の発明によれば、アクセス完了状態出力手段を設け
なので、第４の発明と同様の効果か期待できる上に、プ
ロセッサシステム等において、アクセスピッ１へのカウ
ントをＣＰＵ側等がすることなく、メモリコントロール
ユニットにメモリアクセスをまかせたまま、ＣＰＵ等が
他の作業を実行できる。

第８の発明によれば、シフ■・手段を設けたので、第７
の発明と同様の効果が得られ、さらにシフト手段によっ
てアクセス完了状態の出力をシフトできるため、例えば
共通データバス上に接続されたプロセッサシステム等の
仕様に合わせたメモリ動作をさせることができる。

【図面の簡単な説明】

第１図は本発明の第１．の実施例を示す同期式バースト
アクセスメモリの構成ブロック図、第２図は従来のビデ
オＲＡＭ　（ＶＲＡＭ）の構成ブロック図、第３図（ａ
）、（ｂ）は第１図のタイミング図、第４図は本発明の
第２の実施例を示す同期式バース■・アクセスメモリの
構成ブロック図、第５図（ａ）、（ｂ）は第４図のタイ
ミング図、第６図は本発明の第３の実施例を示す同期式
バーストアクセスメモリリの構成ブロック図、第７図（
ａ）１）は第６図のタイミング図、第８図は本発明の第
４の実施例を示す同期式バース■・アクセスメモリの構
成ブロック図、第９図（ａ）、（ｂ）は第８図の説明図
、第１０図は本発明の第５の実施例を示す同期式バース
■・アクセスメモリの構成ブロック図、第１１図（ａ）
、（ｂ）は第１０図の説明図、第１２図は本発明の第６
の実施例を示す同期式バーストアクセスメモリの構成ブ
ロック図、第１３図（ａ）、（ｂ）は第１２図の説明図
、第１４図は本発明の第７の実施例を示す同期式バース
トアクセスメモリの構成ブロック図、第１５図（ａ＞、
（ｂ）は第１４図の説明図、第１６図は本発明の第８の
実施例を示す同期式バーストアクセスメモリの構成ブロ
ック図、第１−７図は第１−６図におけるフラグシフト
回路及び′フラグ出力回路の構成図、第１８図（ａ、）
、（ｂ）、（Ｃ）は第１６図の説明図、第１９図は第１
７図のタイミング図である。 ３０・・・・・・入力ラッチ回路、３１．３１Ａ、３］
１．３１−２・・・・・・アドレスバッファ、３２・・
メモリコントロール信号発生回路、３５・・・・・・プ
リセットアドレスカウンタ、３６・・・・・・入出力コ
ントロール回路、４］・・・・・・行アドレスデコーダ
、４３・・・・・メモリセルアレイ、５０・・・・・・
列アドレスデコーダ、５］・・・・・・データ転送手段
、５３・・・・・・人出回路、６０・・・・・・分周器
、６１・・・・・・クロックコントロール回路、６３・
・・・・・アクセスクロックカウンタ、６５・・・・・
・記憶回路、６６・・・・・・カウンタ、６７・・・・
・−数枚出回路、７０・・・・・・アドレス入力禁止回
路、７１・・・・・・フラグ出力回路、７２・・・・・
・フラグシフト回路。

Claims (1)

1. 【特許請求の範囲】 １、複数のワードライン及びビットラインにそれぞれ接
   続された複数のダイナミックメモリセルが配列されたメ
   モリセルアレイと、行アドレスをデコードして前記ワー
   ドラインを選択する行アドレスデコーダと、行アドレス
   をデコードして前記ビットラインを選択する列アドレス
   デコーダとを、備えたダイナミック・ランダム・アクセ
   ス・メモリにおいて、 行アドレス・ストローブ信号及び列アドレス・ストロー
   ブ信号を含む外部入力のコントロール信号と前記行アド
   レス及び列アドレスとをクロック信号によりラッチする
   ラッチ手段と、 前記列アドレス・ストローブ信号の立ち下がり直後の前
   記クロック信号により前記ラッチ手段でラッチされた列
   アドレスを初期値としてプリセットされ、前記クロック
   信号に同期してインクリメントまたはデクレメントして
   生成したアドレス群を前記列アドレスデコーダへ与える
   アドレス発生手段と、 前記アドレス群をデコードする前記列アドレスデコーダ
   の出力に基づき、前記行アドレスデコーダで選択された
   前記ワードライン上のメモリデータをシリアルデータに
   変換して出力し、かつシリアルデータをパラレルデータ
   に変換して前記ビットラインへ入力するデータ転送手段
   と、 前記クロック信号に同期して前記データ転送手段に対す
   るデータの入出力を行い、かつ前記列アドレスストロー
   ブ信号の立ち上がり直後の前記クロック信号に基づき該
   入出力動作が制御される入出力手段とを、 設けたことを特徴とする同期式バーストアクセスメモリ
   。 ２、請求項１記載の同期式バーストアクセスメモリにお
   いて、 外部入力クロックを分周して前記クロック信号を生成す
   る分周手段を設けた同期式バーストアクセスメモリ。 ３、請求項１記載の同期式バーストアクセスメモリにお
   いて、 前記列アドレス・ストローブ信号に基づき前記クロック
   信号に対する導通状態を制御し、その出力を前記クロッ
   ク信号に代えて前記アドレス発生手段及び入出力手段に
   与えるクロックコントロール手段を、 設けた同期式バーストアクセスメモリ。 ４、請求項１記載の同期式バーストアクセスメモリにお
   いて、 前記列アドレス及び列アドレスをラッチした後、前記列
   アドレス・ストローブ信号を２度目に立ち上げた後に立
   ち下げた時のアドレス入力をその直後の前記クロック信
   号によりラッチする機能を、前記ラッチ手段に設け、 前記ラッチ手段によってラッチされた前記アドレス入力
   をアクセスビット数またはアクセスブロック数とし、そ
   のアクセスビット数またはアクセスブロック数までの該
   アクセス数またはアクセスブロック数を計数してその計
   数結果に基づき前記アドレス発生手段の動作を禁止状態
   にすると共に前記入出力手段の出力動作を停止させるア
   クセスクロック計数手段を、 設けた同期式バーストアクセスメモリ。 ５、請求項１記載の同期式バーストアクセスメモリにお
   いて、 前記行アドレス及び列アドレスをラッチした後、前記列
   アドレス・ストローブ信号を２度目に立ち上げた後に立
   ち下げた時のアドレス入力をその直後の前記クロック信
   号によりラッチする機能を、前記ラッチ手段に設け、 前記ラッチ手段によってラッチされた前記アドレス入力
   をアクセスビット数またはアクセスブロック数とし、再
   設定時まで該アクセスビット数またはアクセスブロック
   数を記憶する記憶手段と、前記クロック信号に基づきア
   クセスビット数またはアクセスブロック数を計数する計
   数手段と、前記記憶手段の出力と前記計数手段の出力と
   の一致状態を検出し、その検出結果に基づき前記アドレ
   ス発生手段の動作を禁止状態にすると共に前記入出力手
   段の出力動作を停止させる一致検出手段とを、 設けた同期式バーストアクセスメモリ。 ６、請求項１記載の同期式バーストアクセスメモリにお
   いて、 前記行アドレス及び列アドレスをラッチした後、前記列
   アドレス・ストローブ信号を２度目に立ち上げた後に立
   ち下げた時のアドレス入力をその直後の前記クロック信
   号によりラッチするアドレスラッチ手段と、 前記２度目の列アドレス・ストローブ信号の立ち下がり
   が１度目の列アドレス・ストローブ信号の立ち下がりよ
   り所定のクロック信号数以上遅れた時に前記アドレスラ
   ッチ手段のラッチ動作を禁止するアドレス入力禁止手段
   と、 前記アドレスラッチ手段によってラッチされた前記アド
   レス入力をアクセスビット数またはアクセスブロック数
   とし、そのアクセスビット数またはアクセスブロック数
   までの該アクセス数またはアクセスブロック数を計数し
   てその計数結果に基づき前記アドレス発生手段の動作を
   禁止状態にすると共に前記入出力手段の出力動作を停止
   させるアクセスクロック計数手段を、 設けた同期式バーストアクセスメモリ。 ７、請求項４記載の同期式バーストアクセスメモリにお
   いて、 前記アクセスクロック計数手段の計数結果に基づきアク
   セス完了状態を外部へ出力するアクセス完了状態出力手
   段を、 設けた同期式バーストアクセスメモリ。 ８、請求項７記載の同期式バーストアクセスメモリにお
   いて、 前記アクセス完了状態出力手段の出力タイミングを所定
   のクロック信号数だけシフトするシフト手段を、 設けた同期式バーストアクセスメモリ。