JPS63225990A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ランダム・アクセス・ポートとシリアル・アクセス・ポ
ートをあわせ持つデュアル・ポート・メモリ等に利用し
て有効な技術に関するものである。

〔従来の技術〕 文字あるいは図形等をＣＲＴ　（陰極線管）の画面上に
表示するための画像用フレームバッファメモリとして、
例えばデュアル・ポート・メモリが用いられる。

このデュアル・ポート・メモリには、例えば第４図に示
されるように、それぞれのビットがメモリアレイＭ−Ａ
ＲＹＩの各相補データ線に対応して設けられるデータレ
ジスタＤＰＩと、このデータレジスタＤＲ１の各ビット
を択一的にシリアル入出力用相補共通データ縁立ＤＳ１
に接続するデータセレクタＤＳＬ　１が設けられる。デ
ータセレクタＤＳＬＩを構成する各対のスイッチＭＯ３
ＦＥＴには、ポインタＰＮＴから対応するデータレジス
タ選択信号がそれぞれ供給される。これらのデータレジ
スタ選択信号は、ポインタＰＮＴの先頭カラムアドレス
に対応するビットにセントされた論理“１０のシフト信
号がシリアルクロック信号ＳＣに従ってシフトされるこ
とによって順次形成される。

このようなデュアル・ポート・メモリについては、例え
ば、日経マグロウヒル社発行の１９８６年３月２４日（
寸「日経エレクトロニクス」２４３頁〜２６４頁に記載
されている。

〔発明が解決しようとする問題点〕

上記のようなデュアル・ポート・メモリのポインタＰＮ
Ｔは、それぞれのビットがデータレジスタＤＲＩの各ビ
ットに対応して設けられるシフトレジスタを含む、この
シフトレジスタの各ビットは、例えば第４図に示される
ように、インバータ回路Ｎ２５及びＮ２６（Ｎ２９及び
Ｎ３０）からなるマスターラッチとインバータ回路Ｎ２
７及びＮ２８（Ｎ３１及びＮ３２）からなるスレーブラ
ッチをそれぞれ含む、また、このシフトレジスタの隣接
するビットの間にはＰチャンネル型の伝送ゲートＭＯ３
ＦＥＴＱ３７勺Ｑ３８がそれぞれ設けられ、各ビットを
構成するマスターラッチとスレーブラッチとの間にはＮ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ３　Ｌ〜Ｑ３
２がそれぞれ設けられる。これらの伝送ゲートＭ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ　３７〜Ｑ３８及びＱ３１〜Ｑ３２の
ゲートには、シリアルクロック信号ＳＣに従って形成さ
れるシフトクロック用のタイミング信号φｓｃが共通に
供給される。

ポインタＰＮＴの各ビットのマスターラッチは、さらに
対応するスイッチＭＯ３ＦＥＴＱ３３〜Ｑ３４を介して
、アドレスラッチＡＬの対応するビットに結合される。

このアドレスラッチＡＬの先頭カラムアドレスに対応す
るビットには、シリアル・アクセス・ポート用カラムア
ドレスデコーダＳＣＤから対応するスイッチＭＯ３ＦＥ
ＴＱ３５〜Ｑ３６を介して、ハイレベルの選択信号が択
一的に入力される。この選択信号は、タイミング信号φ
ｐ３に従って、ポインタＰＮＴの対応するビットにシフ
ト信号としてセットされ、さらにタイミング信号φｓｃ
に従ってポインタＰＮＴ内を循環的にシフトされる。こ
れにより、データレジスタ選択信号が順次形成され、デ
ータレジスタＤＲＩの各ビットが順次シリアル入出力用
相補共通データ線ＣＤＳ　ｌ　−ＣＤＳ　１に接続され
る。

ところが、デュアル・ポート・メモリのシリアル・アク
セス・ポートにおける入出力データの転送レートが高速
化されるにともなって、次のような問題点が明らかとな
った。すなわち、前述のように、ポインタＰＮＴに含ま
れるシフトレジスタの各ビットはそれぞれマスターラッ
チ及びスレーブラッチによって構成され、各ビット間に
は上記シフト信号を伝達するための伝送ゲートが設けら
れる。したがって、ポインタＰＮＴのシフトレジスタ内
をシフト信号が確実に伝達されるまでには比較的長い時
間が必要とされる。このため、シリアルクロック信号Ｓ
Ｃと同一の周期で形成されるタイミング信号φｓｃをポ
インタＰＮＴのシフトクロック信号として用いる限り、
デュアル・ポート・メモリのシリアル入出力動作の高速
化はシフトレジスタの動作限界によって制約を受け、シ
ステムのデータ転送レートの高速化を妨げる原因となっ
ている。

この発明の目的は、シリアル入出力動作の高速化を図っ
たデュアル・ポート・メモリなどの半導体記憶装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
ポインタのシフトレジスタの各ビットをそれぞれ２組の
相補データ線に対応して設け、このシフトレジスタのシ
フト動作を外部から供給されるシリアルクロック信号を
二分の一に分周することによって形成されるシフトクロ
ック信号に従って行わせるとともに、このシフトレジス
タを構成するマスターラッチ及びスレーブラッチの出力
信号と上記シリアルクロック信号に従って交互に形成さ
れるビット選択信号をもとにデータレジスタ選択信号を
形成するものである。

〔作　　用〕

上記手段によれば、比較的信号伝達速度の遅いポインタ
のシフトレジスタをシリアルクロック信号の二分の−の
周波数で動作させればよく、またシフトレジスタの各ビ
ットのマスターラッチ及びスレーブラッチの出力信号を
交互に用いることで前ビットアクセス中に次ビットのデ
ータレジスタ選択信号を形成することができるため、シ
フトレジスタの動作速度に律則されることなくデュアル
・ポート・メモリのシリアル入出力動作を高速化し、シ
ステムのデータ転送レートを高速化することができる。

〔実施例〕

第２図には、この発明が通用されたデュアル・ポート・
メモリの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体築積回路の製造技術に
よって、特に制限されないが、草結晶シリコンのような
１個の半導体基板上において形成される。

この実ｈｉ例のデュアル・ポート・メモリには、４組の
メモリアレイを含むダイナミック型ＲＡＭを基本構成と
し４ビット単位で記憶データのランダム入出力動作をｊ
テうランダム・アクセス・ポートと、ワード線単位で記
憶データのシリアル入出力動作を行うシリアル・アクセ
ス・ポートが設けられる。これにより、デュアル・ポー
ト・メモリは、シリアル・アクセス・ポートによる一連
のシリアル入出力動作を実行しながら同時にランダム・
アクセス・ポートによる４ビット単位のランダムアクセ
スを行う機能を持つ。

この実Ｍ％Ｊのデュアル・ポート・メモリのランダム・
アクセス・ポートには、特に制限されないが、４つのメ
モリアレイＭ−ＡＲＹ　１〜Ｍ−ＡＲＹ４が設けられ、
それぞれのメモリアレイに対応してセンスアンプＳＡＩ
〜ＳＡ４．カラムスイッチＣ３Ｗ４〜Ｃ３Ｗ４が設けら
れる。また、メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４
に共通に、ランダム・アクセス・ポート用カラムアドレ
スデコーダＲＣＤ及びロウアドレスデコーダＲＤが設け
られる。これらのアドレスデコーダは、半導体基板上の
メモリアレイの配置に応じて、複数個設けられることも
ある。第３図には、メモリアレイＭＡＲＹｉとメモリア
レイＭ−ＡＲＹＩに対応する周辺回路が例示的に示され
ている。

第３図において、メモリアレイＭ−ＡＲＹＩは、同図の
垂直方向に配置されるｍ＋１本のワード線Ｗ　Ｏ−Ｗ　
ｍと、同図の水平方向に配置されるｎ＋１組の相補デー
タ線ＤＯ・π１〜Ｄｎ−百１及びこれらのワード線と相
補データ線の交点に配置される（ｍ＋ｌ）ｘ　（ｎ＋１
）個のダイナミック型メモリセルにより構成される。

メモリアレイＭ−ＡＲＹＩを構成する各ワード線は、ロ
ウアドレスデコーダＲＤに結合され、そのうちＸアドレ
ス信号ＡＸＯ〜ＡＸｉによって指定される一本のワード
線が択一的に選択状態とされる。

ロウアドレスデコーダＲＤは、ロウアドレスバッファＲ
ＡＤＢから供給される相補内部アドレス信号ａｘＯ〜ａ
ｘｉ（ここで、例えば外部から供給されるＸアドレス信
号ＡＸＯと同相の内部アドレス信号ａｘＯと逆相の内部
アドレス信号ａｘＱをあわせて相補内部アドレス信号ａ
ｘＯのように表す、以下同じ）をデコードし、指定され
φ一本のワード線をハイレベルの選択状態とする。ロウ
アドレスデコーダＲＤによるワード線の選択動作は、タ
イミング制御回路ＴＣから供給されるワード線選択タイ
ミング信号φＸのハイレベルに同期して行われる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
クサＡＭＸから供給されるロウアドレス信号を受け、上
記相補内部アドレス信号ａｘＱ〜ａｘｉを形成し、ロウ
アドレスデコーダＲＤに供給する。

ところで、この実施例のデュアル・ボート・メモリは、
ロウアドレスを指定するためのＸアドレス信号ＡＸＯ〜
ＡＸｉとカラムアドレスを指定するためのＹアドレス信
号ＡＹＯ〜ＡＹｉが同一の外部端子ＡＯ〜Ａｉを介して
時分割されて供給されるいわゆるアドレスマルチプレク
ス方式を採っている。つまり、外部端子ＡＯ−ＡＬには
、ロウアドレスストローブ信号ＲＡＳの立ち下がりに同
期してＸアドレス信号ＡＸＯ〜ＡＸｉが供給され、カラ
ムアドレスストローブ信号ＣＡＳの立ち下がりに同期し
てＹアドレス信号ＡＹＯ〜ＡＹｉが供給される。また、
この実施例のデュアル・ボート・メモリには、メモリセ
ルの記憶データを所定の周期内に読み出し・再書き込み
するための自動リフレッシュモードが設けられ、この自
動リフレッシエモードにおいてリフレッシュすべきワー
ド線を順次指定するためのリフレッシュアドレスカウン
タＲＥＦＣｆＪ＜設けられる。さらに、この実施例のデ
ュアル・ボート・メモリには、上記リフレッシュアドレ
スカウンタＲＥＦＣによって形成されるリフレッシュア
ドレス信号ｒｘＯ〜ｒｘｉと上記Ｘアドレス信号ＡＸＯ
−Ａｘｉｔ−選択的にロウアドレスバッファＲＡＤＢに
伝達するためのアドレスマルチプレクサＡＭＸが設けら
れる。

アドレスマルチプレクサＡＭＸは、タイミング制御回路
ＴＣから供給される内部制御信号ｖｅｒがロウレベルと
される通常のメモリアクセスモードにおいて、外部端子
ＡＯ−Ａｉを介して供給されるＸアドレス信号ＡＸＯ〜
ＡＸｉを選択し、ロウアドレス信号としてロウアドレス
バッフｙＲＡＤＢに伝達する。また、上記内部制御信号
ｒｅｆカ７、イレバルとされる自動リフレッシュモード
において、リフレッシュアドレスカウンタＲＥＦＣから
出力されるリフレッシュアドレス信号ｒｘＱ〜ｒｘｉ；
Ｉｉ−選択し、ロウアドレス信号としてロウアドレスバ
ッファＲＡＤＢに伝達する。

前述のように、Ｘアドレス信号ＡＸＯ〜ＡＸｉはロウア
ドレスストローブ信号ＲＡＳの立ち下がりに同期して供
給される。このため、ロウアドレスバッファＲＡＤＢに
よるロウアドレス信号の取り込みは、タイミング制御回
路ＴＣにおいてロウアドレスストローブ信号ＲＡＳの立
ち下がりを検出して形成されるタイミング信号φａｒに
従って行われる。

一方、メモリアレイＭ−ＡＲＹＩの相補データ線Ｄｏ−
ＤＯ〜Ｄｎ−Ｄｎは、その一方において、カラムスイッ
チｃｓｗｉの対応するスイッチＭＯ３ＦＥＴに結合され
、さらにこれらのスイッチＭＯ３ＦＥＴを介して選択的
に相補共通データ線−ｇ−Ｏｒ　　（ここで、例えば第
１の相補共通データ線を構成する非反転信号線ＣＤＩ及
び反転信号線面Ｔをあわせて相補共通データ線ＣＤＯの
ように表す。以下同じ）に接続される。

カラムスイッチＣ３ＷＩは、ｆｉ＋ｌ対のスイッチＭＯ
３ＦＥＴによって構成される。これらのスイッチＭＯ３
ＦＥＴの一方の端子はそれぞれ対応する相補データ線に
結合され、他方の端子は相補共通データ線を構成する非
反転信号線ＣＤＩ又は反転信号線ＣＤ了にそれぞれ共通
結合される。これにより、カラムスイッチＣ３ＷＩは相
補データ線ＤＯ・■τ〜Ｄｎ−Ｄｎと共通相補データ縁
立Ｄ１とを選択的に接続させる。カラムスイッチＣ３Ｗ
Ｉを構成する各対の二つのスイッチＭＯ３ＦＥＴのゲー
トはそれぞれ共通接続され、ランダム・アクセス・ボー
ト用カラムアドレスデコーダＲＣＤから対応するデータ
線選択信号がそれぞれ供給される。

ランダム・アクセス・ポート用カラムアドレスデコーダ
ＲＣＤは、カラムアドレスバッファＣＡＤＨから供給さ
れる相補内部アドレス信号ａｙＯ−〜ａｙｉをデコード
し、タイミング制御回路ＴＣから供給されるデータ線選
択タイミング信号φｙｒに従って、上記データ線選択信
号を形成し、カラムスイッチＣ３ＷＩ−Ｃ３Ｗ４に供給
する。

カラムアドレスバッファＣＡＤＢは、タイミングＩＩＪ
ｆ１回路ＴＣにおいてカラムアドレスストローブ信号で
ズ１の立ち下がりを検出して形成されるタイミング信号
φａｃに従って、外部端子ＡＯ〜Ａｌを介して供給され
るＹアドレス信号ＡＹＯ−ＡＹｉを取り込み、保持する
。また、これらのＹアドレス信号ＡＹＯ〜ＡＹＬをもと
に相補内部アドレス信号上ｙＯ−ま７ｉを形成し、ラン
ダム・アクセス・ポート用カラムアドレスデコーダＲｃ
Ｄに供給する。これらの相補内部アドレス信号１ｙＯ〜
ａｙｉのうち、最下位ビットの相補内部アドレス信号ａ
ｙＱはさらに後述するタイミング制御回路ＴＣに供給さ
れ、その他の相補内部アドレス信号土ｙ１〜土７ｉはさ
らに後述するシリアル・アクセス・ポート用カラムアド
レスデコーダｓｃＤに供給される。

メモリアレイＭ−ＡＲＹＩの相補データ線り、０・百τ
〜Ｄｒｎ−Ｄπは、その他方において、センスアンプＳ
ＡＩの対応する単位回路に結合され、さらにシリアル・
アクセス・ポートに設けられるデータレジスタＤＲＩの
対応する単位回路に結合される。

センスアンプＳＡＯの各単位回路は、交差接続される二
組のＣＭＯＳインバータ回路からなるラッチをその基本
構成とする。これらのセンスアンプＳＡの単位回路は、
タイミング制御回路ＴＣから供給されるタイミング信号
φｐａのハイレベルによって一斉に動作状態とされ、対
応する相補データ線に出力されるメモリセルの微小読み
出し信号を増幅し、ハイレベル／ロウレベルの２値信号
とする。

指定される１組の相補データ線が選択的に接続される相
補共通データ線ＣＤＩは、ランダム入出力回路ＲＩＯに
結合される。このランダム入出力回路ＲＩＯには、メモ
リアレイＭ−ＡＲＹ２〜Ｍ−ＡＲＹ４に対応して設けら
れる相補共通データ線ＣＤ２〜−ＣＤ４が同様に結合さ
れる。

ランダム入出力回路ＲＩＯは、デュアル・ポート・メモ
リのランダム・アクセス・ポート書き込み動作モードに
おいて、入出力端子ｌ０ｌ−１０４を介して外部の装置
から供給される書き込みデータを相補書き込み信号とし
、相補共通データ線ＣＤ　ｌ　〜ＣＤ　４に伝達する。

また、デュアル・ポート・メモリのランダム・アクセス
・ポート読み出し動作モードにおいて、相補共通データ
線−ＣＤＩ一旦Ｄ４を介して伝達される読み出し信号を
さらに増幅し、入出力端子１０１−１０４から送出する
。さらに、このランダム入出力回路ＲＩＯはラスク演算
等を行うための各種の演算機能を持つ。

ランダム入出力回路ＲＩＯによって行われる演算モード
は、機能制御回路ＦＣから供給される演算モード信号ａ
　ｒｒＩ　Ｑ　−ａ　ｍ　１５によって択一的に指定さ
れる。

機能制御回路ＦＣは、外部端子ＡＯ−Ａ３を介して供給
される演算コードを取り込み保持するレジスタと、これ
らの演算コードをデコードし上記演算モード信号ｂ　ｍ
　Ｏ〜ａ　ｍ　ｌ　５を択一的に形成するデコーダを含
む、演算コードは、特に制限されないが、カラムアドレ
スストローブ信号でτ茗がロウアドレスストローブ信号
ＲＡＳに先立ってロウレベルとされ、同時にう・イト・
ｆネーブル信号Ｗπがロウレベルとされる演算モード設
定サイクルにおいて、外部端子ＡＯ〜Ａ３を介してデュ
アル・ポート・メモリに供給される。

一方、この実施例のデュアル・ポート・メモリのシリア
ル・アクセス・ボーＩ・は、メモリアレイＭ−ＡＲＹＩ
−Ｍ−ＡＲＹ４に対応して設けられるデータレジスタＤ
ＲＩ〜ＤＲ４とデータセレクタＤＳＬ　１〜ＤＳＬ４及
びこれらのデータレジスタとデータセレクタに共通に設
けられるポインタＰＮＴ、アドレスラッチＡＬ、　シリ
アル・アクセス・ポート用カラムアドレスデコーダＳＣ
Ｄ及びシリアル入出力回路ＳＩＯによって構成される。

なお、ポインタＰＮＴ、アドレスラッチＡＬ及びシリア
ル・アクセス・ポート用カラムアドレスデコーダＳＣＤ
は、半導体基板上におけるメモリアレイの配置の関係で
複数個設けられることもある。

第２図には、メモリアレイＭ−ＡＲＹ　１に対応するデ
ータレジスタＤＲＩとデータセレクタＤＳＬ１が例示的
に示されている。

第２図において、データレジスタＤＲ１は、メモリアレ
・ｆＭ−ＡＲＹＩの相補データ線Ｄｏ・毛σ〜Ｄｎ−Ｄ
ｎに対応して設けられるｎ＋１個のラッチを含む、これ
らのラッチの入出力ノードと対応する相補データ線の非
反転信号線及び反転信号線の間には、データ転送用のｆ
ｉ＋１対のスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔがそれぞれ設
けられる。これらのスイッチＭＯ３ＦＥＴは、タイミン
グ制御回路ＴＣから供給されるデータ転送用のタイミン
グ信号φｔｒのハイレベルによって、−斉にオン状態と
される。

データレジスタＤＲＩを構成する各ラッチの入出力ノー
ドは、さらにデータセレクタＤＳＬ　１の対応するスイ
ッチＭＯ３ＦＥＴを介して、シリアル入出力周相？Ｊｉ
共通データ１ｊｔｃＤｓ１に選択的に接続される。

データセレクタＤＳＬＩは、上述のカラムスイッチＣ３
ＷＩと同様にｎ＋１対のスイッチＭＯ３ＦＥＴによって
構成される。データセレクタＤＳＬ１の各対のスイッチ
ＭＯ３ＦＥＴは、その一方が上記データレジスタＤＲＩ
の対応するビットに結合され、その池方がシリアル入出
力用相補共通データ縁立ＤＳＩの非反転信号線又は反転
信号線に共通接続される。また、各対のスイッチＭＯ５
ＦＥＴのゲートはそれぞれ共通接続され、ポインタＰＮ
Ｔから対応するデータレジスフ選択信号ＳＯｗ　Ｓ　ｎ
がそれぞれ供給される。

ボ・インクＰＮＴは、連続づるカラムアドレスが割り当
てられる２組の和輔データ線にそれぞれ対応して設けら
れる（ｎ＋１）／２ビットのシフトレジスタを基本構成
とする。つまり、この実施例のデュアル・ポート・メモ
リにおいて、データ線群はそれぞれ２組の相補データ線
によって構成される。シフトレジスタの各ビットは、後
述するように、それぞれ交差接続される２個のインバー
タ回路からなるマスターラッチとスレーブラッチを含む
、シフトレジスタの最終ビットのスレーブラッチの出力
端子３ｂは、シフトレジスタの先頭ビットのマスターラ
ッチの入力端子に結合される。

特に制限されないが、シフトレジスタの隣接ビット・間
及びシフトレジスタの各ビットのマスターラッグとスレ
ーブラッチとの間には、タイミング制御回路Ｔ　Ｃから
供給されるタイミング信号φｓｃ又はその反転信号に従
って前段のラッチの出力信号を後段のラッチに伝達する
クロンクドインバータ回路がそれぞれ設けられる。この
タイミング信号φｓｃは、外部から供給されるシリアル
クロック信号ＳＣを二分の一に分周することによって形
成され、その周期はシリアルクロック信号ＳＣの２倍と
される。

ポインタＰＮＩ’には、さらにタイミング制御回路′ｒ
Ｃから、ビット選択信号としてタイミング信号φｓｈｏ
及びφｓＨ１が供給される。これらのタイミング信号φ
ｓｗＯ及びφｓｗｌは、交互に一時的にハイレベルとさ
れる。このとき、最下位ビットの相補内部アドレス信号
ａｙＱが論理“０”すなわち反転内部アドレスｆ３号７
７了がハイレベルであるとまずタイミング信号φｓｗＯ
が先にハイレベルとされ、逆に最下位ビットの相補内部
アドレス信号上ｙｏが論理“１”すなわち非反転内部ア
ドレス信号ａ　ｙ　Ｏがハイレベルであるとまずタイミ
ング信号φ特１が先にハイレベルとされる。

ポインタＰＮＴは、上記シフトレジスタの各ビットのマ
スターラッチ及びスレーブラッチの出力信号と上記タイ
ミング信号φＳＷＯ及びφｓｗｌをもとに、データレジ
スタ選択信号ＳＯ〜Ｓｎを順次形成し、データセレクタ
ＤＳＬＩの対応するスイッチＭＯＳ　Ｆ　ＥＴに供給す
る。

ポインタＰＮＴの各ビットは、対応するスイッチＭＯ８
）？ＥＴを介して、アドレスラッチＡＬの対応するビッ
トにそれぞれ結合される。ポインタＰＮＴのこれらのス
イッチＭＯ３Ｆ’ＥＴは、タイミング制御ｉ路ＴＣから
供給されるタイミング信号φｐｓのハイレベルにより、
−斉にオン状態とされる。

アドレスラッチＡＬは、上記ポインタＰＮＴのシフトレ
ジスタの各ビットに対応して設けられる（ｎ＋１）／２
ビットのラッチによって構成される。これらのラッチの
入出力ノードは、さらに対応するスイッチＭＯ３ＦＥＴ
を介して、シリアル・アクセス・ボート用カラムアドレ
スデコーダＳＣＤの対応する出力端子にそれぞれ！ｖｔ
、される。

アドレスラッチＡＬのこれらのスイッチＭ　ＯＳ　ＦＥ
Ｔは、タイミング制御回路ＴＣから供給されるタイミン
グ信号φａＳのハイレベルにより、−斉にオン状態とさ
れる。

シリアル・アクセス・ポート用カラムアドレスデコーダ
ＳＣＤには、カラムアドレスバッファＣＡＤＢから、最
下位ビットの相補内部アドレス信号上ｙＯを除くｉビッ
トの相補内部アドレス信号ａｙｌ〜ａ−ｙｉが供給され
る。シリアル・アクセス・ボート用カラムアトＬ・スデ
コーダＳＣＤは、これらの相補内部アドレス信丈ａｙｌ
〜ａｙｉをデコードし、Ｙアドレス信号ＡＹＩ〜ＡＹｉ
によって指定されるデータ線群に対応する出力端子にハ
イレベルのデータ線群選択信号を出力する。

このデータ線群選択信号は、タイミング信号φａ３がハ
イレベルとされることによってアドレスラッチＡＬの対
応するビットに取り込まれ、またタイミング信号φｐｓ
がハイレベルとされることによってポインタＰＮＴのシ
フトレジスタの対応するビットのマスターラッチにセッ
トされる。ポインタＰＮＴのシフトレジスタにセットさ
れたデータ線群選択信号は、さらにタイミング信号φ３
ｃの立ち上がりエツジにおいてスレーブラッチにシフト
され、またタイミング信号φｓｃの立ち下がりエツジに
おいて次のビットのマスターラッチにシフトされる。

つまり、デュアル・ボート・メモリのシリアル入出力モ
ードにおいては、最初に出力すべき読み出しデータのカ
ラムアドレスすなわち先頭カラムアドレスがＹアドレス
信号ＡＹＯ〜ＡＹｉすなわち相補内部アドレス信号ａｙ
ｏ〜ａｙｉによって指定される。このうち、相補内部ア
ドレス信号１ｙ１〜土ｙｉはシリアル・アクセス・ポー
ト用カラムアドレスデコーダＳＣＤによってデコードさ
れ、タイミング信号φａａに従って、アドレスラッチＡ
Ｌの先頭カラムアドレスに対応するビットにハイレベル
のデータ線群選択信号が入力される。

このデータ線群選択信号は、タイミング信号φｐｓに従
って、さらにポ１゛ンタＰＮＴの対応するビットに入力
され、論理“１”のシフト信号となる。

−力、最下位ビットの相補内部アドレス信号まｙＯは、
タイミング制御回路ＴＣに供給される。タイミング制御
回路ＴＣは、この相補内部アドレス信号ａｙＯによフて
、ビット選択信号とされるタイミング信号φｓｗＯ及び
φｓｗｌのいずれを先にハイレベルとするか決定する。

デュアル・ボート・メモリにおい゛Ｃ記憶データのシリ
アル入出力動作が開始されると、ポインタＰＮＴにはシ
フト用のタイミング信号φＳＣがタイミングｉ制御回路
ＴＣから供給される。このタイミング信号φ３ｃは、前
述のように、シリアルクロック信号ＳＣの２倍の周期と
される。ポインタＰＮ′ｒの指定されたビットに書き込
まれた論理“１２のシフト信号は、このタイミング信号
φｓｃの立ち上がりエツジに同期して各ビットのスレー
ブラッチに転送され、タイミング信号φｓｃの立ち下が
りエツジに同期して各ビットのマスターラッチに転送さ
れることで、ポインタＰＮＴのシフトレジスタ内をルー
プ状にシフトされる。ポインタＰＮＴは、これらのシフ
トレジスタのマスターラッチ及びスレーブラッチの出力
信号とタイミング制御回路′ｒＣから供給されるタイミ
ング信号φｓｈｏ及びφｓｗｌをもとに、データレジス
タ選択信号ＳＯ〜３　ｎを順次ハイレベルとし、データ
セレクタＤＳＬ１の対応するスイッチＭＯ３ＦＥＴに供
給する。

このため、先頭カラムアドレスに対応する相補データ線
から順に各相補データ線がシリアル入出力用相補共通デ
ータ線ＣＤＳ　Ｌに接続される。これにより、この実施
例のデュアル・ボート・メモリは、任意のカラムアドレ
スからシリアル入出力動作を開始することができる。

ポインタＰＮＴ及びその周辺回路の具体的な回路構成と
その動作については、後で詳細に説明する。

シリアル入出力用相補共通データ線−ＣＤＳ　１は、シ
リアル入出力回路３１０に結合される。このシリアル入
出力面Ｐ３ｓ＋ｏには、メモリアレイＭ−４へＲＹ２〜
Ｍ−ＡＲＹ４に対応して設けられるシリアル入出力用相
補共通テ゛−り縁立ＤＳ２〜−Ω−ＤＳ４が同様に結合
さイＬる。

シリアル人出力０”ｌｌ？８ＳＪＯは、シリアル入出力
用相捕共通データ縁立１）Ｓ１〜ＣＤ５４及びシリアル
入出力端子５１０１〜５１０４に対応して設けられる４
組のメインアンプとデータ入カバソファ及びデータ出力
バッフ１を含む。このうち、データ出力バッファは、デ
ュアル・ボート・メモリのシリアル出力モードにおいて
、タイミング制御回Ｉｉ′８ＴＣから供給される図示さ
れないタイミング信号ψ３ｙのハイレベルによって動作
状態とされ、対応するシリアル入出力用相補共通データ
線ＣＤ８１〜−〇　Ｄ　３４から対応するメ・Ｃンアン
プを介して出力される読み出しデータを、対応するシリ
アル入出力端子５ｆＯ１〜５１０４から送出する。

また１、シリアル入出力ｒｙＪ路ＳＩＯのデータ入力バ
ッファは、デュアル・ボート・メモリのシリアル入力モ
ードにおいて、タイミング制御回路ＴＣから供給される
タイミング信号φＳＷのハイレベルによって動作状態と
され、対応するシリアル入出力端子５ｌｏｔ−８１０４
を介して外部の装置から供給される署き込みデータ・を
相で１１込み信号とし、タイミング信号φＣの立ち上が
りエツジに同期して、対応するシリアル入出力用相補共
通データ線−ＣＤＳ　１一旦ＤＳ４に伝達する。

タイミング制御回路゛ｒＣは、外部から制御信号として
供給されるロウアドレスストローブ信号百肩、カラムア
ドレスストロ−ブイ８号でＸ「、ライトイネーブル信号
■下、データ転送制御信号百〒／面及びシリアル出力制
御信号丁τ下をもとに、上記６征のタイミング信号及び
内部制御信号を形成し、各回路に供給する。また、タイ
ミング制御回路ＴＣは、外部から供給されるシリアルク
ロック信号ＳＣとカラムアドレスバッフｙＣＡＤＢから
供給される最下位ビットの４［１６内部アドレスイと号
且ｙＯをもとに、ビット選択信号とされるタイミング信
号φｓｗＱ及びφｓｗＬを形成し、ポインタＰ　Ｎ　’
！”に供給する。

第１図には、第２図のデュアル・ボート・メモリのポイ
ンタＰ　Ｎ　’１’とその周辺回路の一実施例の回路図
が示されている。同図において、チャンネル（バックゲ
ート）部に矢印が付加されるＭＯ３Ｆ　Ｅ　’ｌ”はＰ
チャンネル型であり、矢印の付加されないＮチャンネル
ＭＯ３ＦＥＴと区別される。

第１図において、データレジスタＤＰＩは、入力端子及
び出力端子がそれぞれ交差接続される２個のインバータ
回路Ｎ１・Ｎ２〜Ｎ７・Ｎ８からなるｎ＋１個のラッチ
を含む、これらのラッチの二つの入出力ノードは、その
一方において、対応するデータ転送用のスイッチＭＯ５
ＦＥＴＱＩ・Ｑ２〜Ｑ７・Ｑ８を介して、メモリアレイ
Ｍ−ＡＲＹＩの対応する相補データ線ＤＯ・■１〜Ｄｎ
・１下にそれぞれ結合される。またこれらの入出力ノー
ドは、その他方において、データセレクタＤＳＬＩの対
応するスイッチＭＯ３ＦＥＴＱ９・ＱＩＯ〜Ｑ１５・Ｑ
ＩＧの一方の端子にそれぞれ結合される。

データレジスタＤＲＩのデータ転送用スイッチＭ　ＯＳ
　Ｆ　ＥＴ　Ｑ　１・Ｑ２〜Ｑ７−ＱＢのゲートはすべ
て共通＃８続され、タイミング制御回路ＴＣからデータ
転送用のタイミング信号φｔｒが供給される。このタイ
ミング信号φｔｒは通常ロウレベルとされ、デュアル・
ポート・メモリのシリアル入出力モードのデータ転送サ
イクルにおいて、所定のタイミングで一時的にハイレベ
ルとされる。タイミング信号４号φｔｒがハイレベルと
されることによって、スイッチＭＯ３ＦＥＴＱＩ・Ｑ２
〜Ｑ７・ＱＢは一斉にオン状態となり、データレジスタ
ＤＲ１のｎ＋１個のラッチと選択されたワード線に結合
されるｎ＋１個のメモリセルとの間で記憶データのパラ
レル転送が行われる。

データセレクタＤＳＬＩは、データレジスタＤＲ１の各
ラッチに対応して設けられるｎ＋１対のスイッチＭＯ３
ＦＥＴＱ９・ＱＩＯ−Ｑ１０・Ｑ１６により構成される
。これらのスイッチＭＯ３ＦＥＴの一方の端子は、上記
データレジスタＤＲ■の対応するラッチの入出力ノード
にそれぞれ結合され、その他方の端子は、シリアル入出
力用相補共通データ線の非反転信号線ＣＤ５Ｌ及び反転
・信号線ＣＤＳ　Ｌにそれぞれ共通に結合される。６対
のスイッチＭＯ３ＦＥＴＱ９・ＱＩＯ〜Ｑ１５・Ｑ１６
のゲートはそれぞれ共通接続され、ポインタＰＮＴから
対応するデータレジスタ選択信号Ｓ　Ｏ−Ｓ　ｎがそれ
ぞれ供給される。これらのデータレジスタ選択信号ＳＯ
〜Ｓｎは、通常ロウレベルとされ、デュアル・ボート・
メモリのシリアル入出力モードのシリアル入出力動作時
において、順次択一的にハイレベルとされる。データセ
レクタＤＳＬＩのスイッチＭＯ３ＦＥＴＱ９・ＱＩＯ〜
Ｑ１５・Ｑ１６は、対応するデータレジスタ選択信号が
ハイレベルとされることでオン状態となり、データレジ
スタＤＲＩの対応するラッチの入出力ノードを択一的に
シリアル入出力用相補共通データ線ＣＤＳ　Ｌ　−ＣＤ
Ｓ　１に接続する。

ポインタＰＮＴは、特に制限されないが、（ｎ＋１）／
２ビットのマスター・スレーブ・ラッチからなるシフト
レジスタを含む、これらのマスター・スレーブ・ラッチ
は、入力端子及び出力端子がそれぞれ交差接続される２
個のインバータ回路Ｎ９・ＮＩＯ〜Ｎｉｌ・Ｎ１２から
なるマスターラッチと、同様に入力端子及び出力端子が
それぞれ交差接続される２個のインバータ回路Ｎ１３・
Ｎ１４〜Ｎ１５・Ｎ１６からなるスレーブラッチによっ
て構成される。ポインタＰＮＴのシフトレジスタの最終
ビットのスレーブラッチの出力信号（反転入出力ノード
）ｓｂは、シフトクロック用のタイミング信号φｓｃの
反転信号を受けるクロックドインバータ回路ＣＮＩを介
して、シフトレジスタの先頭ビットの入力端子（非反転
入出力ノード）に結合される。同様に、ポインタＰＮＴ
のシフトレジスタの隣接するビットのスレーブラッチと
マスターラッチとの間には、上記タイミング信号ψｓｃ
の反転信号を受けるクロックドインバータ回路ＣＮ２等
がそれぞれ設けられる。一方、ポインタＰＮＴのシフト
レジスタの各ビットのマスターラッチとスレーブラッチ
との間には、上記タイミング信号φ３Ｃを受けるクロッ
クドインバータ回路ＣＮ３〜ＣＮ４が設けられる。タイ
ミング信号φｓｃは、前述のように、シリアルクロック
信号ＳＣの立ち下がりエツジに同期してその状態が遷移
され、その周期はシリアルクロック信号ＳＣの２倍とさ
れる。これにより、ポインタＰＮＴのシフトレジスタは
、タイミング信号φＳＣに従ってループ状のシフト動作
を行う、このときＪシフトレジスタの各ビットのマスタ
ーラッチは、タイミング信号φｓｃの立ち下がりエツジ
に同期してその状態が遷移され、またスレーブラッチは
、タイミング信号φｓｃの立ち上がりエツジに同期して
その状態が遷移される。

ポインタＰＮＴのシフトレジスタを構成するマスターラ
ッチの入出力ノードは、対応するアンドゲート回路ＡＧ
Ｉ〜ＡＧ２の一方の入力端子に結合される。これらのア
ンドゲート回路の他方の入力端子には、ビット選択信号
とされる上記タイミング信号φｓｗＯが共通に供給され
る。同様に、スレーブラッチの入出力ノードは、対応す
るアンドゲート回路ＡＣ３〜ＡＧ４の一方の入力端子に
結合される。これらのアンドゲート回路の他方の入力端
子には、ビット選択信号とされる上記タイミング信号φ
ｓｗｌが共通に供給される。アンドゲート回路ＡＧＩ〜
ＡＣ４の出力信号は、上述のデータレジスタ選択信号Ｓ
Ｏ〜Ｓｎとして、上記データセレクタ［）ＳＬＩの対応
するスイッチＭＯＳＦＥＴにそれぞれ供給される。

アンドゲート回路ＡＧＩ〜ＡＧ２の出力信号すなわちデ
ータレジスタＤＲＩの偶数番号のビットを選択するため
のデータレジスタ選択信号ＳＯ〜５ｎ−１は通常ロウレ
ベルとされ、シフトレジスタの対応するビットのマスタ
ーラッチの出力信号とタイミング信号φｓｗＯがともに
ハイレベルとされるとき択一的にハイレベルとされる。

同様に、アンドゲート回路Ａ０３〜ＡＧ４の出力信号す
なわちデータレジスタＤＲＩの奇数番号のビットを選択
するためのデータレジスタ選択信号８１〜Ｓｎは通常ロ
ウレベルとされ、シフトレジスタの対応するビットのス
レーブラッチの出力信号とタイミング信号φ綿１がとも
にハイレベルとされるとき択一的にハイレベルとサレル
。

ポインタＰＮＴのシフトレジスタを構成するマスターラ
ッチ及びスレーブラッチの入出力ノードは、さらに対応
するスイッチＭＯ３ＦＥＴＱ１７〜Ｑ１８又はＱ１９〜
Ｑ２０を介して、アドレスラッチＡＬの対応するビット
に結合される。これらのスイッチＭＯ３ＦＥＴＱ１７〜
Ｑ２０のゲートはすべて共通接続され、タイミング信号
φｐｓが供給される。このタイミング信号φｐｓは通常
ロウレベルとされ、デュアル・ポート・メモリが選択状
態とされシリアル・アクセス・ポート用カラムアドレス
デコーダＳＣＤによるカラムアドレスのデコード動作が
終了する時点でタイミング信号φａｓが、またデータ転
送制御信号ＤＴ１０Ｅがハイレベルに戻るタイミングで
タイミング信号φｐｓがそれぞれ一時的にハイレベルと
される。また、このタイミング信号φｐｓは、このデュ
アル・ポート・メモリにおいてシリアル入出力モードが
連続的に繰り返される場合、前回のシリアル入出力モー
ドが終了する時点で単独に一時的にハイレベルとされる
。タイミング信号φｐｓがハイレベルとされることによ
って、スイッチＭＯ３ＦＥＴＱＩ　７〜Ｑ２０は一斉に
オン状態となる。

アドレスラッチＡＬは、上記ポインタＰＮＴのシフトレ
ジスタの各ビットに対応して設けられる（ｎ＋１）／２
ビットのラッチにより構成される。

これらのラッチは、入力端子及び出力端子がそれぞれ交
差接続される２個のインバータ回路Ｎ１７・Ｎ１８〜Ｎ
１９・Ｎ２０により構成される。アドレスラッチＡＬの
各ラッチの非反転入出力ノードは、さらに対応するスイ
ッチＭＯ３ＦＥＴＱ２１−Ｑ２２を介して、シリアル・
アクセス・ボート用カラムアドレスデコーダＳＣＤの対
応する出力端子に接続される。シリアル・アクセス・ボ
ート用カラムアドレスデコーダＳＣＤのこれらの出力端
子には、前述のように、最下位ビットを除く相補内部ア
ドレス信号ａｙｌｘａｙｉをデコードすることによって
形成されるハイレベルのデータ線群選択信号が択一的に
出力される。

アドレスラッチＡＬのスイッチＭＯ３ＦＥＴＱ２１〜Ｑ
２２のゲートはすべて共通接続され、タイミング信号φ
ａｓが供給される。このタイミング信号φａｓは通常ロ
ウレベルとされ、デュアル・ポート・メモリが選択状態
とされシリアル・アクセス・ボート用カラムアドレスデ
コーダＳＣＤにおいてカラムアドレスのデコード動作が
終了した時点で、一時的にハイレベルとされる。このタ
イミング信号φａＳがハイレベルとされることによって
、上記スイッチＭＯ３ＦＥＴＱ２１〜Ｑ２２が一斉にオ
ン状態となり、シリアル・アクセス・ボート用カラムア
ドレスデコーダＳＣＤにより形成されたデータ線群選択
信号が、アドレスラッチＡＬの対応するビットに取り込
まれる。

このデータ線群選択信号は、タイミング信号φｐｓがハ
イレベルとされることによって、ポインタＰＮＴの対応
するビットのマスターラッチ及びスレーブラッチに取り
込まれ、ポインタＰＮＴのシフトレジスタのシフト信号
となる。

第３図には、第２図のデュアル・ポート・メモリのシリ
アル出力モードの一実施例のタイミング図が示されてい
る。同図により、この実施例のデュアル・ボート・メモ
リのシリアル出力モードにおける動作の概要を説明する
。なお、以下の説明は、メモリアレイＭ−ＡＲＹ１とこ
れに対応するデータレジスタＤＲＩ及びデータセレクタ
ＤＳＬＩを代表として例示的に示されている。

この実施例のデュアル・ポート・メモリのシリアル出力
モードでは、まず読み出しデータ転送サイクルによって
メモリアレイＭ−ＡＲＹＩの１本のワード線が選択され
、そのワード線に結合されるｎ＋１個のメモリセルの記
憶データが読み出されデータレジスタＤＲＩにパラレル
転送される。

読み出しデータ転送サイクルが開始されてからセンスア
ンプＳＡＩによる増幅動作が終了するまでの間データ転
送制御信号ＤＴ１０Ｅはロウレベルとされ、上記増幅動
作が終了するとシリアルクロンク信号ＳＣに所定の時間
関係をもってデータ転送制御信号■〒１０Ｅがハイレベ
ルに戻される。

これにより、デュアル・ボート・メモリでは、データレ
ジスタＤＲＩに対する記憶データのパラレル転送が実行
され、同時に上記データレジスタＤＲ１に取り込まれた
記憶データのシリアル出力動作が開始される。

第３図において、デュアル・ポート・メモリは、制御信
号として供給されるロウアドレスストローブ信号正τ下
がハイレベルからロウレベルに変化されることによって
起動される。このロウアドレスストローブ信号ＲＡＳの
立ち下がりに先立って、ライトイネーブル信号πがハイ
レベルとされデータ転送制御信号ＤＴ１０Ｅ−がロウレ
ベルとされる。また、このシリアル出力モードにおいて
選択すべきワード線のロウアドレス′ｒ”が、Ｘアドレ
ス信号ＡＸＯ〜ＡＸｉとして外部端子ＡＯ〜Ａｉに供給
される。

デュアル・ポート・メモリでは、ロウアドレスストロー
ブ信号ＲＡＳがロウレベルとされることによって、図示
されないタイミング信号φａｒが一時的にハイレベルと
される。このとき、内部制御信号ｒｅｆはロウレベルと
される。このため、Ｘアドレス信号ＡＸＯ〜ＡＸｉがロ
ウアドレスバッファＲＡＤＢに取り込まれ、相補内部ア
ドレス信号ａｘｏ〜ａｘｉとしてロウアドレスデコーダ
ＲＤに供給され、デコードされる。また、上記タイミン
グ信号φａｒにやや遅れて、タイミング信号φＸがハイ
レベルとされ、ロウアドレス′ｒ”に対応するワード線
Ｗｒがハイレベルの選択状態とされる。さらに、上記タ
イミング信号φＸにやや遅れて、タイミング信号φｐａ
がハイレベルとされ、選択されたワード線Ｗｒに結合さ
れるｆｉ＋１個のメモリセルから対応する相補データ線
に出力される微小読み出し信号がセンスアンプＳＡＩの
対応する単位回路によってそれぞれ増幅される。データ
転送制御信号ＤＴ１０Ｅがハイレベルに戻されるタイミ
ングで、データ転送用のタイミング信号φｔｒが一時的
にハイレベルとされる。これにより、メモリアレイＭ−
ＡＲＹＩの相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄｎに出力
されセンスアンプＳＡＩの対応する単位回路によって増
幅された読み出しデ７夕が、データレジスタＤＲＩの対
応するビットのラッチに取り込まれ、保持される。

次に、カラムアドレスストローブ信号σＸ１−がハイレ
ベルからロウレベルに変化される。また、このカラムア
ドレスストローブ信号ττ可の立ち下がり変化に先立っ
て、シリアル出力動作を開始スべき先頭カラムアドレス
“Ｃ”が、ＹアＦし７゜信号ＡＹＯ〜ＡＹｉとして外部
端子ＡＯ”Ａｉに供給される。

デュアル・ボート・メモリでは、カラムアドレスストロ
ーブ信号ＣＡＳがロウレベルとされることによって図示
されないタイミング信号φａｃが一時的にハイレベルと
される。これにより、Ｙアドレス（ｇ号ＡＹＯ〜ＡＹｉ
がカラムアドレスバッファＣＡＤＢに取り込まれ、保持
されるとともに、相補内部アドレス信号まｙＱ〜ａｙｉ
が形成される。これらの相補内部アドレス信号のうち、
最下位ビットの相補内部アドレス信号ａｙＱはタイミン
グ制御回路ＴＣに供給され、最下位ビットを除くｉビッ
トの相補内部アドレス信号ａｙｌ〜ａｙｉはシリアル・
アクセス・ボート用力ラムアドレスデコーダＳＣＤに送
られ、デコードされる。このタイミング信号φａｃにや
や遅れて、タイミング信号φａＳが一時的にハイレベル
とされる。これにより、シリアル・アクセス・ポート用
カラムアドレスデコーダＳＣＤによって択一的に形成さ
れるデータ線群選択信号がアドレスラッチＡＬの対応す
るビットに取り込まれる。このデータ線群選択信号は、
さらにデータ転送制御信号■下／σ■がハイレベルに戻
されるタイミングでタイミング信号φｐｓが一時的にハ
イレベルとされることによって、ポインタＰＮＴの先頭
カラムアドレス“Ｃ”に対応するビットに論理＠１″の
シフト信号として取り込まれる。

シリアルクロック信号ＳＣの立ち上がりエツジの中間の
タイミングで、データ転送制御信号ＤＴ／♂πがハイレ
ベルに戻され、さらに所定の時間をおいて、ロウアドレ
スストローブ信号ＲＡＳ及びカラムアドレスストローブ
信号ＣＡＳがハイレベルに戻される。

デュアル・ポート・メモリでは、データ転送制御信号Ｄ
Ｔ１０Ｅがハイレベルに戻されることによ１て、シリア
ル出力動作を開始するための初期設定が行われる。この
とき、カラムアドレスの最下位と７）に対応する相補内
部アドレスラッチｙＯに従って、タイミング制御回路Ｔ
Ｃの図示されない順序制御用フリップフロップがセント
又はリセット状態とされる。すなわち、例えば相補内部
アドレス信号ａｙＯが論理″０″とされるときすなわち
先頭カラムアドレス“Ｃｏが偶数番号とされるとき、こ
の順序制御用フリップフロップはリセット状態とされる
。これにより、第３図に実線で示されるように、シリア
ルクロック信号ＳＣの最初の立ち上がりに同期してビッ
ト選択信号とされるタイミング信号φｓｗＱがハイレベ
ルとされ、続いてシリアルクロック信号ＳＣに同期して
タイミング信号φｓｗｌが交互にハイレベルとされる。

また、ポインタＰＮＴのシフトクロック信号とされるタ
イミング信号φｓｃがまずハイレベルとされ、シリアル
クロック信号ＳＣの立ち下がりエツジに同Ｍしてハイレ
ベル又はロウレベルに交互に伏？。

遷移される。一方、相補内部アドレス信号ａｙ。

が論理′ｌ″とされるときすなわち先頭カラムアドレス
“Ｃ”が奇数番号とされるとき、上記順序制御用フリッ
プフロップはセント状態とされる。

これにより、第３図に点線で示されるように、シリアル
クロック信号ＳＣの最初の立ち上がりエツジに同期して
ビット選択信号とされるタイミング信号φｓｗｌがハイ
レベルとされ、続いてシリアルクロック信号ＳＣに同期
してタイミング信号φ３−〇が交互にハイレベルとされ
る。また、ポインタＰＮＴのシフトクロック信号とされ
るタイミング信号φＳＣはまずハイレベルとされ、シリ
アルクロック信号ＳＣの立ち下がりエツジに同期してロ
ウレベル又はハイレベルに交互に状態遷移される。

さらに、デュアル・ポート・メモリでは、シリアルクロ
ック信号ＳＣをもとにタイミング信号φＣが形成される
。これらのタイミング信号φＣ及びφ５ｒは、シリアル
入出力回路３１０に供給される。

なお、タイミング信号φＣは、上記タイミング信号ψｓ
ｗＯ及びφｓｗｌに先立って立ち上がりメインアンプに
よる増幅動作を行い、そのままシリアル入出力端子３１
０１に出力される。

タイミング信号φａｓまたこれにやや遅れてタイミング
信号φｐｓがハ・ｆレベルとされることによって、ポイ
ンタＰＮＴのマスターラッチ（Ｐ　Ｎ　Ｔ　ｍ）及びス
レーブラッチ（Ｐ　Ｎ　Ｔ　ｓ　）の先頭カラムアドレ
ス１ｃ”のデータ線が含まれるデータ線群に対応するビ
ットＣには、ハイレベルのデータ１１群選択信号がシフ
ト信号としてセットされる。このシフト信号は、シフト
クロック用のタイミング信号φｓｃの最初の立ち下がり
エツジに同期してカラムアドレスＣ＋２に対応するビッ
トのマスターラッチにシフトされる。なお、タイミング
信号φ３ｃの最初の立ち上がりエツジにおいて、シフト
信号は先頭カラムアドレス“Ｃ”に対応するビットのス
レーブラッチにシフトされるが、タイミング信号φｐｓ
がハイレベルとされた時点においてすでにハイレベルの
シフト信号がこのスレーブラッチにもセットされている
ため、スレーブラッチの状態は遷移されない。カラムア
ドレス（＋２に対応するビットのマスターラッチにシフ
トされたシフト信号は、タイミング信号φｓｃの次の立
ち上がりエツジに同期してカラムアドレスＣ＋２に対応
するビットのスレーブラッチにシフトされる。以下、同
様にして、ポインタＰＮＴのシフトレジスタの各ビット
のマスターラッチの状態がタイミング信号φｓｃの立ち
下がりエツジに同期して遷移され、また各ビットのスレ
ーブラッチの状態がタイミング信号φｓｃの立ち上がり
エツジに同期して遷移される。

デュアル・ボート・メモリのポインタＰＮＴでは、シフ
トレジスタの先頭カラムアドレス″Ｃ″に対応するビッ
トのマスターラッチの出力信号がハイレベルとされタイ
ミング信号φＳＷＯが一時的にハイレベルとされること
で、対応するデータレジスタ選択信号Ｓｃが択一的にハ
イレベルとされる。これにより、データレジスタＤＲＩ
の先頭カラムアドレス“Ｃ”に対応するビットの保持デ
ータがシリアル入出力用相補共通データ線ＣＤＳ　１を
介して、シリアル入出力回路ＳＩＯに伝達される。この
記憶データは、タイミング信号φＣの立ち上がりエツジ
に同期して対応するメインアンプで増幅され、シリアル
入出力回路ＳＩＯのデータラッチに取り込まれた後、さ
らに最初の読み出しデータ（ｒ　−ｃ）としてシリアル
入出力端子５ｌＯ１から送出される。

次に、デュアル・ボート・メモリのポインタＰＮＴでは
、シフトレジスタの先頭カラムアドレス“Ｃ”に対応す
るビットのスレーブラッチの出力信号がハイレベルとさ
れタイミング信号φｓＨ１が一時的にハイレベルとされ
ることで、対応するデータレジスタ選択信号Ｓｃ＋１が
択一的にハイレベルとされる。これにより、データレジ
スタＤＲＩＯカラムアドレス″ｅ＋ｌ”に対応するビッ
トの保持データがシリアル入出力用相補共通データ線Ｃ
Ｌ）Ｓ　１を介して、シリアル入出力回路ＳＩＯに伝達
される。この記憶データは、タイミング信号φＣの立ち
上がりエツジに同期して、シリアル入出力回路ＳＩＯの
データラッチに取り込まれ、さらに読み出しデータ（ｒ
　−ｃ＋１）としてシリアル入出力端子３１０１から送
出される。また、タイミング信号φｓｗｌがハイレベル
とされデータ（ｒ−ｃ＋１）が読み出されるのに先立っ
て、タイミング信号φＳＣの立ち下がりに同期してシフ
ト信号が次段のマスターラッチに伝達され、次のタイミ
ング信号φｓｗＯの待ち状態となる。

以下、シフトクロック用のタイミング信号φＳＣの立ち
上がりエツジ及び立ち下がりエツジに同期し°ζボ・イ
ンタＰ　Ｎ　Ｔのマスターラッチ及びスレーブラッチが
それぞれ交互に状態遷移され、またビット選択信号とさ
れるタイミング信号φＳＷＯ及びφｓｗｌが交互に一時
的にハイレベルとされる。これにより、データレジスタ
選択信号Ｓｃ＋２〜Ｓｎ及び５Ｏ＝Ｓｃ−１が順次形成
され、データレジスタＤＲＩの対応するビットに保持さ
れる読み出しデータ（ｒ　−Ｃ＋２）　〜（ｒ−ｎ）及
び（ｒ・０）〜（ｒ−ｃ−１）がシリアル入出力端子５
ＩＯ１から順次送出される。

以上のように、この実施例のデュアル・ボート・メモリ
には、それぞれ２組の相補データ線に対応してポインタ
ＰＮＴのシフトレジスタのマスターラッチ及びスレーブ
ラッチが設けられる。これらのマスターラッチ及びスレ
ーブラッチは、外部から供給されるシリアルクロック信
号ＳＣを二分の一に分周することによって形成されるシ
フトクロック用のタイミング信号φｓｃの立ち下がりエ
ツジ及び立ち上がりエツジに同期してその状態が遷移さ
れ、データ線群選択信号が順次形成される。

ポインタＰＮＴは、これらのデータ線群選択信号とタイ
ミング制御回路ＴＣにより形成されるビット選択信号用
のタイミング信号φＳＷＯ及びφｓｗｌをもとに、デー
タレジスタ選択信号Ｓ　Ｏ−Ｓ　ｎを順次形成する。デ
ュアル・ボート・メモリでは、これらのデータレジスタ
選択信号５Ｏ−３ｎに従って、データレジスタＤＲＩ〜
ＤＲ４の対応するビットがシリアル入出力用相補共通デ
ータ線ＣＤ３１〜ＣＤ５４に順次接続され、記憶データ
のシリアル入出力動作が行われる。したがって、この実
施例のデュアル・ボート・メモリは、シリアルクロック
信号ＳＣが比較的高い周波数とされるにもかかわらず、
ポインタＰＮＴのシフトレジスタのシフト動作はその二
分の−の周波数とされるタイミング信号φ３ｃに従って
行われ、安定したシリアル入出力動作が行われる。また
、データ線群選択信号が対応するタイミング信号φｓｗ
Ｏ又はφ３ｗ１にシリアルクロック信号ＳＣの１周期分
先立って形成されるため、デュアル・ボート・メモリの
シリアル入出力動作を、ポインタＰＮＴのシフトレジス
タの動作限界による制約を受けることなく高速化できる
ものである。

以上の本実施例に示されるように、この発明をデュアル
・ボート・メモリ等の半導体記憶装置に適用した場合、
次のような効果が得られる。すなわち、 （１）ポインタのシフトレジスタの各ヒツトをそれぞれ
２組の相補データ線に対応して設け、このシフトレジス
タのシフト動作を外部から供給されるシリアルクロック
信号を二分の一に分周することによって形成されるシフ
トクロック信号に従って行わせるとともに、このシフト
レジスタを構成するマスターラッチ又はスレーブラッチ
の出力信号と上記シリアルクロック信号に従って交互に
形成されるビット選択信号をもとにデータレジスタ選択
信号を形成することで、シフトレジスタの動作速度に制
約されることなく、比較的時間余裕をもってデーラダレ
ジスタ選択信号を形成できるという効果が得られる。

（２）上１（ｔ１項において、ポインタのシフトレジス
タの隣接ビット間及び各ビットのマスターラッチとスレ
ーブラッチとの間に、シフトクロック信号又はその反転
信号を受けるクロックドインバータ回路をそれぞれ設け
ることで、シフトレジスタの各ビットのマスターラッチ
及びスレーブラッチに対する負荷を均一化することがで
き、ポインタの動作を安定化できるという効果が得られ
る。

（３）上記（１１項及び（２）項により、デュアル・ボ
ート・メモリ等の半導体記憶装置のシリアル入出力動作
を、ポインタのシフトレジスタの動作限界に制約を受け
ることなく安定化しまた高速化できるという効果が得ら
れる。

（４１上記（１３項〜（３）項により、デュアル・ボー
ト・メモリを含む画像システムなどのデータ転送レート
を高速化し、その処理能力を向上できるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例の
デュアル・ボート・メモリでは、ポインタＰ　Ｎ　Ｔの
シフトレジスタの各ビットをそれぞれ２組の相補データ
線に対応して設は各データ線群を２組の相補データ線に
よって構成しているが、データ線群を構成する相補デー
タ線の数は、他の任意の数字であってもよい。

この場合、シフトレジスタに与えられるシフトクロック
信号を、データ線群を構成する相補データ線数に応じ九
分周比とし、これに応じた相数のビット選択信号を形成
する必要がある。また、この実施例では、ポインタＰＮ
Ｔのシフトレジスタにハイレベルすなわち論理“１″の
シフト信号をセットしているが、周辺回路の論理構成に
応じて、ロウレベルすなわち論理“０”のシフト信号を
セットするものであってもよい、第１図において、ポイ
ンタＰＮＴの隣接ビット間及び各ビットのマスターラッ
チとスレーブラッチとの間に設けられるクロックドイン
バータ回路は、伝送ゲートＭＯ３ＦＥＴであってもよい
し、各論理ゲート回路は各信号の論理条件に応じて任意
の組み合わせとすることができる。また、第２図のブロ
ック図において、デュアル・ボート・メモリに２組のデ
ータレジスタを設け、任意のタイミングでデータ転送サ
イクルを実行できるようにしてもよいし、デュアル・ボ
ート・メモリはランダム・アクセス・ボートが設けられ
ないものであってもよい、さらに、第１図に示されるポ
インタＰＮＴ及びその周辺回路の具体的な回路構成や第
２図に示されるデュアル・ボート・メモリのブロック構
成及び第３図に示される制御信号等のタイミング条件な
ど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデュアル・ポート・
メモリに通用した場合について説明したが、それに限定
されるものではなく、例えばシリアルメモリとして用い
られるその他の各種半導体記憶装置にも通用できる０本
発明は、少なくとも記憶データのシリアル入出力機能を
有し直並列変換用のポインタを有する半導体記憶装置に
広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。すなわち、ポインタのシフトレジスタの各ビットをそ
れぞれ２組の相補データ線に対応して設け、このシフト
レジスタのシフト動作を外部から供給されるシリアルク
ロック信号を二分の一に分周することによって形成され
るシフトクロック信号に従って行わせるとともに、シフ
トレジスタを構成するマスターラッチ及びスレーブラッ
チの出力信号と上記シリアルクロ７り信号に従って交互
に形成されるビット選択信号をもとにデータレジスタ選
択信号を形成することで、デュアル・ポート・メモリ等
の半導体記憶装置のシリアル入出力動作を、ポインタの
シフトレジスタの動作限界に制約を受けることなく高速
化しまた安定化できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたデュアル・ポート・メ
モリのポインタ及びその周辺回路の一実施例を示す回路
図、 第２図は、第１図のポインタを含むデュアル・ポート・
メモリの一実施例を示すブロック図第３図は、第２図の
デュアル・ポート・メモリのシリアル出力モードの一実
施例を示すタイミング図、 第４図は、従来のデュアル・ポート・メモリのポインタ
の一例を示す回路図である。 ＤＲＩ・・・データレジスタ、ＤＳＬＩ・・・データセ
レクタ、ＰＮＴ・・・ポインタ、ＡＬ・・・アドレスラ
ッチ、Ｑ１〜Ｑ３６・・・ＮチャンネルＭＯ３ＦＥＴ、
Ｑ３７〜Ｑ３８・・・ＰチャンネルＭＯ３ＦＥＴ、Ｎｌ
へＮ３６・・・イ・ンバータ回路、ＣＮＩ〜ＣＮ４・・
・クロックドインパーク回路、ＡＧＩ−ＡＣ３・・・ア
ントゲ−Ｉ−回路。 Ｍ−ＡＲＹＩ・・・メモリアレイ、ＳＡＩ・・・センス
アンプ、ｃｓｗｉ・・・カラムスイッチ、ＲＣＤ・・・
ランダム・アクセス・ボート用カラムアドレスデコーダ
、ＳＣＤ・・・シリアル・アクセス・ポート用カラムア
ドレスデコーダ、ＲＤ・・・ロウアドレスデコーダ、Ｓ
ＩＯ・・・シリアル入出力凹路、ＲＩＯ・・・ランダム
入出力回路、ＦＣ・・・機能制御回路、ＣＡＤＢ・・・
カラムアドレスバッファ、ＲＡＤＢ・・・ロウアドレス
バッファ、ＡＭＸ・・・アドレスマルチプレクサ、ＲＥ
ＦＣ・・・リフレッシュアドレスカウンタ、ＴＣ・・・
タイミング制御回路。 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイを構成する複数のデータ線のうちそれ
   ぞれ連続するアドレスが割り当てられる所定数のデータ
   線からなる複数のデータ線群、若しくはそれぞれのビッ
   トが上記データ線に対応して設けられるデータレジスタ
   と、外部から供給されるシリアルクロック信号を上記所
   定数分の一に分周することでシフトクロック信号を形成
   しまた上記シリアルクロック信号に従って上記データ線
   群若しくは上記データレジスタの上記データ線群のそれ
   ぞれに対応する上記所定数のビットのうちの一つを順次
   指定するためのビット選択信号を形成するタイミング制
   御回路と、それぞれのビットが上記データ線群に対応し
   て設けられるシフトレジスタを含み上記シフトレジスタ
   の所定のビットにセットされるシフト信号を上記シフト
   クロック信号に従ってシフトすることで上記データ線群
   を順次指定するためのデータ線群選択信号を形成しまた
   上記ビット選択信号及び上記データ線群選択信号をもと
   にデータ線選択信号若しくはデータレジスタ選択信号を
   形成するポインタと、上記データ線選択信号若しくはデ
   ータレジスタ選択信号に従って上記データ線若しくはデ
   ータレジスタの各ビットを順次択一的に共通データ線に
   接続するデータセレクタとを具備し、選択されるワード
   線に結合される複数のメモリセルに入出力される記憶デ
   ータを上記シリアルクロック信号に従って上記データ線
   若しくはデータレジスタに対してシリアルに入出力する
   機能を有することを特徴とする半導体記憶装置。 ２、上記データ線群はそれぞれ２本のデータ線からなり
   、上記シフトレジスタの各ビットはそれぞれマスターラ
   ッチ及びスレーブラッチを含み、上記データレジスタ選
   択信号は上記マスターラッチ及びスレーブラッチの出力
   信号と上記ビット選択信号に従って形成されることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記シフトレジスタの隣接ビット間及び上記シフト
   レジスタの各ビットを構成するマスターラッチとスレー
   ブラッチとの間には、上記シフトクロック信号又は上記
   シフトクロック信号の反転信号に従って前段のラッチの
   出力信号を後段のラッチに伝達するクロックドインバー
   タ回路がそれぞれ設けられることを特徴とする特許請求
   の範囲第１項又は第２項記載の半導体記憶装置。 ４、上記半導体記憶装置は、ランダム・アクセス・ポー
   トとシリアル・アクセス・ポートをあわせ持つデュアル
   ・ポート・メモリであることを特徴とする特許請求の範
   囲第１項、第２項又は第３項記載の半導体記憶装置。