JP2907074B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は半導体記憶装置に関
し、特にシンクロナスＤＲＡＭに関する。
し、特にシンクロナスＤＲＡＭに関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、その
実現方法として、パイプライン方式と、プリフェッチ方
式とが一般的に用いられている。なお、シンクロナスＤ
ＲＡＭの詳細は、例えば文献（NEC 1994 Data Book - I
C Memory Dynamic RAM）に、また３段パイプライン方式
は、例えば文献（IEEE Journal of Solid-State Circui
ts, Vol.29, No.4, pp426-431）に、さらに２ビットプ
リフェッチ方式は、例えば文献（IEEE Journal of Soli
d-State Circuits, Vol.29, No.4, pp529-533）等に記
載されている。
実現方法として、パイプライン方式と、プリフェッチ方
式とが一般的に用いられている。なお、シンクロナスＤ
ＲＡＭの詳細は、例えば文献（NEC 1994 Data Book - I
C Memory Dynamic RAM）に、また３段パイプライン方式
は、例えば文献（IEEE Journal of Solid-State Circui
ts, Vol.29, No.4, pp426-431）に、さらに２ビットプ
リフェッチ方式は、例えば文献（IEEE Journal of Soli
d-State Circuits, Vol.29, No.4, pp529-533）等に記
載されている。
【０００３】シンクロナスＤＲＡＭは、１９９５年現在
の量産レベルでは、最高周波数１００ＭＨｚの動作をさ
せる場合に、通常ＣＡＳレイテンシーが「３」のモード
のものを用いている。
の量産レベルでは、最高周波数１００ＭＨｚの動作をさ
せる場合に、通常ＣＡＳレイテンシーが「３」のモード
のものを用いている。
【０００４】すなわち、読み出し（リード）コマンドが
発行されたクロックから３クロック目で、リードコマン
ドと同時に入力されたカラムアドレスのデータが出力さ
れる。
発行されたクロックから３クロック目で、リードコマン
ドと同時に入力されたカラムアドレスのデータが出力さ
れる。
【０００５】続いて、予め設定されたシーケンスで内部
生成されたアドレスのデータがクロック信号毎に出力さ
れる。
生成されたアドレスのデータがクロック信号毎に出力さ
れる。
【０００６】図３は、従来のシンクロナスＤＲＡＭの３
段パイプライン方式の構成を説明するためのブロック図
である。図３に示すように、カラムアドレスバッファＹ
ＡＤＤＢＵＦと、カラムアドレスをデコードし不図示の
メモリセルに接続されたビット線（「デジット線」）と
もいう）を選択するカラムスイッチＹＳＷ１（Ｙセレク
タの選択信号）を出力するカラムデコーダ１と、選択さ
れたビット線の信号を増幅してリードバスＲＩＯ１に出
力するセンスアンプ３と、リードバスＲＩＯ１の信号を
入力しリードライトバスＲＷＢＳ１に出力する、ＡＮＤ
ゲート７とｎチャネルＭＯＳＦＥＴ（「ｎＭＯＳＦＥ
Ｔ」という）９からなる第１のデータセンスアンプ７
と、リードライトバスＲＷＢＳ１の信号を入力してデー
タラッチ回路１９に出力する第２のデータアンプと、デ
ータラッチ回路１９の出力を入力し出力信号ＤＱを出力
する出力バッファ回路２０と、から構成されている。な
お、リードライトバスＲＷＢＳ１と第２のデータアンプ
１５の入力（Ｄ）との接続点にゲートとドレインが接続
され、ソースが電源に接続されたｐチャネルＭＯＳＦＥ
Ｔ（「ｐＭＯＳＦＥＴ」という）１１はいわゆるオープ
ンドレイン構成のｎＭＯＳＦＥＴ９のプルアップ抵抗と
して機能している。
段パイプライン方式の構成を説明するためのブロック図
である。図３に示すように、カラムアドレスバッファＹ
ＡＤＤＢＵＦと、カラムアドレスをデコードし不図示の
メモリセルに接続されたビット線（「デジット線」）と
もいう）を選択するカラムスイッチＹＳＷ１（Ｙセレク
タの選択信号）を出力するカラムデコーダ１と、選択さ
れたビット線の信号を増幅してリードバスＲＩＯ１に出
力するセンスアンプ３と、リードバスＲＩＯ１の信号を
入力しリードライトバスＲＷＢＳ１に出力する、ＡＮＤ
ゲート７とｎチャネルＭＯＳＦＥＴ（「ｎＭＯＳＦＥ
Ｔ」という）９からなる第１のデータセンスアンプ７
と、リードライトバスＲＷＢＳ１の信号を入力してデー
タラッチ回路１９に出力する第２のデータアンプと、デ
ータラッチ回路１９の出力を入力し出力信号ＤＱを出力
する出力バッファ回路２０と、から構成されている。な
お、リードライトバスＲＷＢＳ１と第２のデータアンプ
１５の入力（Ｄ）との接続点にゲートとドレインが接続
され、ソースが電源に接続されたｐチャネルＭＯＳＦＥ
Ｔ（「ｐＭＯＳＦＥＴ」という）１１はいわゆるオープ
ンドレイン構成のｎＭＯＳＦＥＴ９のプルアップ抵抗と
して機能している。
【０００７】図３を参照して、３段パイプライン方式で
は、アドレス信号（Ａj）の入力からメモリセルの読み
出しデータ出力（ＤＱ）までのパスを、カラムアドレス
バッファＹＡＤＤＢＵＦ、カラムデコーダ１、及びデー
タラッチ回路１９（データ出力バッファ）の３カ所で分
割して、アドレスまたはデータをそれぞれラッチするよ
うに構成されており、各段が約１０ｎｓでデータを伝達
するため、効率的なデータ転送ができる。
は、アドレス信号（Ａj）の入力からメモリセルの読み
出しデータ出力（ＤＱ）までのパスを、カラムアドレス
バッファＹＡＤＤＢＵＦ、カラムデコーダ１、及びデー
タラッチ回路１９（データ出力バッファ）の３カ所で分
割して、アドレスまたはデータをそれぞれラッチするよ
うに構成されており、各段が約１０ｎｓでデータを伝達
するため、効率的なデータ転送ができる。
【０００８】図４は、図３に示した回路の動作を説明す
るためのタイムチャートである。
るためのタイムチャートである。
【０００９】図４及び図３を参照して、クロック（ＣＬ
Ｋ）周期は１０ｎｓとされ、クロックサイクルＣ１でリ
ードのコマンドが入力されると、１０ｎｓで、外部から
与えられたカラムアドレスＹＡＤＤ１がカラムデコーダ
１でデコードされる。
Ｋ）周期は１０ｎｓとされ、クロックサイクルＣ１でリ
ードのコマンドが入力されると、１０ｎｓで、外部から
与えられたカラムアドレスＹＡＤＤ１がカラムデコーダ
１でデコードされる。
【００１０】次のクロックサイクルＣ２でカラムスイッ
チＹＳＷ１が選択され、センスアンプ３を介してリード
バスＲＩＯ１にメモリセルからの読み出しデータが転送
される。
チＹＳＷ１が選択され、センスアンプ３を介してリード
バスＲＩＯ１にメモリセルからの読み出しデータが転送
される。
【００１１】このデータは、制御信号ＰＲＯ１の論理レ
ベルによりリードバスＲＩＯ１の伝達を制御するＡＮＤ
ゲート７（制御信号ＰＲＯ１が低レベルの時リードバス
ＲＩＯ１のデータが出力に伝達される）と、ＡＮＤゲー
ト７の出力にゲートが接続されたｎＭＯＳＦＥＴ９と、
からなる第１のデータアンプで増幅され、リードライト
バスＲＷＢＳ１に転送される。
ベルによりリードバスＲＩＯ１の伝達を制御するＡＮＤ
ゲート７（制御信号ＰＲＯ１が低レベルの時リードバス
ＲＩＯ１のデータが出力に伝達される）と、ＡＮＤゲー
ト７の出力にゲートが接続されたｎＭＯＳＦＥＴ９と、
からなる第１のデータアンプで増幅され、リードライト
バスＲＷＢＳ１に転送される。
【００１２】さらに、リードライトバスＲＷＢＳ１に転
送されたデータは、制御信号ＳＤＥ１でデータの取り込
みが制御される第２のデータアンプ１５で増幅され、節
点（ノード）ＲＷＢＹに転送される。
送されたデータは、制御信号ＳＤＥ１でデータの取り込
みが制御される第２のデータアンプ１５で増幅され、節
点（ノード）ＲＷＢＹに転送される。
【００１３】そして、クロックサイクルＣ３で、制御信
号ＤＬＡ（ラッチ制御信号）により、節点（ノード）Ｒ
ＷＢＹのデータは、データラッチ回路１９にラッチさ
れ、出力バッファ回路２を介して出力データ信号ＤＱと
して出力される。
号ＤＬＡ（ラッチ制御信号）により、節点（ノード）Ｒ
ＷＢＹのデータは、データラッチ回路１９にラッチさ
れ、出力バッファ回路２を介して出力データ信号ＤＱと
して出力される。
【００１４】各段はパイプラインを構成することで、各
サイクル毎にデータを出力できる。
サイクル毎にデータを出力できる。
【００１５】以上のように、３段パイプライン方式によ
り、ＣＡＳレーテンシーが「３」のシンクロナスＤＲＡ
Ｍを実現することができる。なお、出力の高インピーダ
ンス状態と低インピーダンス状態との切替えは、出力バ
ッファ回路２０の制御信号ＯＥによって行う。
り、ＣＡＳレーテンシーが「３」のシンクロナスＤＲＡ
Ｍを実現することができる。なお、出力の高インピーダ
ンス状態と低インピーダンス状態との切替えは、出力バ
ッファ回路２０の制御信号ＯＥによって行う。
【００１６】また、従来の２ビットプリフェッチ方式で
は、カラムアドレスバッファとデータ出力バッファの２
カ所でラッチし、カラムアドレスバッファとデータ出力
バッファとの間のデータパスを２ウェイ用意し、リード
コマンドが発行されたクロック信号およびそれから１ク
ロックおきの各クロック信号でカラムアドレスバッファ
が動作し、同時にメモリセルから２ウェイのパスで転送
された２ビットのデータをデータ出力バッファでラッチ
し、交互に出力する。
は、カラムアドレスバッファとデータ出力バッファの２
カ所でラッチし、カラムアドレスバッファとデータ出力
バッファとの間のデータパスを２ウェイ用意し、リード
コマンドが発行されたクロック信号およびそれから１ク
ロックおきの各クロック信号でカラムアドレスバッファ
が動作し、同時にメモリセルから２ウェイのパスで転送
された２ビットのデータをデータ出力バッファでラッチ
し、交互に出力する。
【００１７】この２ビットプリフェッチ方式は、カラム
デコーダにおいてラッチ回路が設けられないため、その
分だけアクセス時間は高速となる。しかし、データパス
を２ウェイ構成としたため、リードバスと、リードライ
トバスの本数が上記パイプライン方式の場合に２倍必要
とされ、このため、チップ面積が増大するという問題が
ある。
デコーダにおいてラッチ回路が設けられないため、その
分だけアクセス時間は高速となる。しかし、データパス
を２ウェイ構成としたため、リードバスと、リードライ
トバスの本数が上記パイプライン方式の場合に２倍必要
とされ、このため、チップ面積が増大するという問題が
ある。
【００１８】近年、マイクロプロセッサの一層の高速化
に伴い、さらに高速な周波数で動作するシンクロナスＤ
ＲＡＭが要求されてきている。
に伴い、さらに高速な周波数で動作するシンクロナスＤ
ＲＡＭが要求されてきている。
【００１９】ＣＡＳレーテンシー×クロック周期は、上
記のようにレーテンシーが「３」、クロック周期が１０
ｎｓの場合には３０ｎｓ（＝３×１０ｎｓ）とされ、こ
れはカラムアドレスの入力からデータ出力までの時間で
あり、汎用ＤＲＡＭのアドレスアクセス時間である例え
ば３０ｎｓに相当する。
記のようにレーテンシーが「３」、クロック周期が１０
ｎｓの場合には３０ｎｓ（＝３×１０ｎｓ）とされ、こ
れはカラムアドレスの入力からデータ出力までの時間で
あり、汎用ＤＲＡＭのアドレスアクセス時間である例え
ば３０ｎｓに相当する。
【００２０】このアドレスアクセス時間を短縮するため
には、例えば製造プロセスを現在の技術レベルから大幅
に向上させることが必要とされるが、これは容易ではな
い（直ちに実現することは困難である）。
には、例えば製造プロセスを現在の技術レベルから大幅
に向上させることが必要とされるが、これは容易ではな
い（直ちに実現することは困難である）。
【００２１】従って、シンクロナスＤＲＡＭの回路のア
ーキテクチャ（設計方式）を変更し、ＣＡＳレーテンシ
ーを「５」とし、例えば動作周波数２００ＭＨｚで動作
させるモードが考えられる。
ーキテクチャ（設計方式）を変更し、ＣＡＳレーテンシ
ーを「５」とし、例えば動作周波数２００ＭＨｚで動作
させるモードが考えられる。
【００２２】ＣＡＳレーテンシーが「５」の場合は、
「３段パイプライン＋２ビットプリフェッチ」の構成を
とる。
「３段パイプライン＋２ビットプリフェッチ」の構成を
とる。
【００２３】図５は、この「３段パイプライン＋２ビッ
トプリフェッチ」方式の構成を説明するためのブロック
図である。
トプリフェッチ」方式の構成を説明するためのブロック
図である。
【００２４】図５を参照して、アドレス信号（Ａj）の
入力から、メモリセルの読み出しデータ出力（ＤＱ）ま
でのパスを、カラムアドレスバッファＹＡＤＤＢＵＦ、
カラムデコーダ１、２、及びデータラッチ回路１９の３
カ所で分割する。
入力から、メモリセルの読み出しデータ出力（ＤＱ）ま
でのパスを、カラムアドレスバッファＹＡＤＤＢＵＦ、
カラムデコーダ１、２、及びデータラッチ回路１９の３
カ所で分割する。
【００２５】カラムアドレスバッファＹＡＤＤＢＵＦと
カラムデコーダ１、２との間、およびカラムデコーダ
１、２とデータラッチ回路１９との間は１０ｎｓで動作
させるために分割せず、それぞれ２ウェイ構成としてい
る。すなわち、カラムアドレスバッファＹＡＤＤＢＵＦ
とカラムデコーダ１、２との間にはＹＡＤＤ１、ＹＡＤ
Ｄ２の２つのパスが設けられ、カラムデコーダ１、２と
データラッチ回路１９との間には、ＹＳＷ１−ＲＩＯ１
−ＲＷＢＳ１、およびＹＳＷ２−ＲＩＯ２−ＲＷＢＳ２
の２つのパスが設けられ、２ウェイ構成に対応して、セ
ンスアンプ（３、４）、第１のデータアンプ（ＡＮＤゲ
ート７、８とｎＭＯＳＦＥＴ９、１０）、第２のデータ
アンプ（１５、１６）も２組設けられている。なお、第
２のデータアンプ１５、１６の出力はスイッチ素子１７
を介して切替えられデータラッチ回路１９に入力され
る。
カラムデコーダ１、２との間、およびカラムデコーダ
１、２とデータラッチ回路１９との間は１０ｎｓで動作
させるために分割せず、それぞれ２ウェイ構成としてい
る。すなわち、カラムアドレスバッファＹＡＤＤＢＵＦ
とカラムデコーダ１、２との間にはＹＡＤＤ１、ＹＡＤ
Ｄ２の２つのパスが設けられ、カラムデコーダ１、２と
データラッチ回路１９との間には、ＹＳＷ１−ＲＩＯ１
−ＲＷＢＳ１、およびＹＳＷ２−ＲＩＯ２−ＲＷＢＳ２
の２つのパスが設けられ、２ウェイ構成に対応して、セ
ンスアンプ（３、４）、第１のデータアンプ（ＡＮＤゲ
ート７、８とｎＭＯＳＦＥＴ９、１０）、第２のデータ
アンプ（１５、１６）も２組設けられている。なお、第
２のデータアンプ１５、１６の出力はスイッチ素子１７
を介して切替えられデータラッチ回路１９に入力され
る。
【００２６】図６は、図５に示した回路の動作を説明す
るためのタイムチャートである。
るためのタイムチャートである。
【００２７】図６及び図５を参照して、クロック（ＣＬ
Ｋ）周期は５ｎｓとされ、２サイクル毎に２組のカラム
デコーダ、第１のデータアンプ、第２のデータアンプが
動作し、最後にスイッチ１７でサイクル毎（５ｎｓ周
期）に第２のデータアンプ１５、１６の出力を切り替
え、出力信号ＤＱはクロック周期５ｎｓで出力され、周
波数２００ＭＨｚの動作を実現している。
Ｋ）周期は５ｎｓとされ、２サイクル毎に２組のカラム
デコーダ、第１のデータアンプ、第２のデータアンプが
動作し、最後にスイッチ１７でサイクル毎（５ｎｓ周
期）に第２のデータアンプ１５、１６の出力を切り替
え、出力信号ＤＱはクロック周期５ｎｓで出力され、周
波数２００ＭＨｚの動作を実現している。
【００２８】なお、図７に、図３（及び図５）に示した
カラムデコーダ１（及び２）の回路構成例を示す。図７
を参照して、カラムデコーダはカラムアドレス（Ｄ）を
入力としこれをデコードするゲート１０１〜１０４から
なる組合せ回路（デコード回路）と、２つのインバータ
（例えば１０９と１１３等）から構成されるフリップフ
ロップ回路群と、インバータ回路（反転バッファ回路）
１１７〜１２０と、デコード回路の出力を制御端子Ｇに
入力される制御信号（例えばＹＳＬＢ１）によりフリッ
プフロップ群に伝達するパストランジスタ（トランスフ
ァゲート）１０５〜１０８と、から構成されている。
カラムデコーダ１（及び２）の回路構成例を示す。図７
を参照して、カラムデコーダはカラムアドレス（Ｄ）を
入力としこれをデコードするゲート１０１〜１０４から
なる組合せ回路（デコード回路）と、２つのインバータ
（例えば１０９と１１３等）から構成されるフリップフ
ロップ回路群と、インバータ回路（反転バッファ回路）
１１７〜１２０と、デコード回路の出力を制御端子Ｇに
入力される制御信号（例えばＹＳＬＢ１）によりフリッ
プフロップ群に伝達するパストランジスタ（トランスフ
ァゲート）１０５〜１０８と、から構成されている。
【００２９】また、図８に、図３及び図５に示した第２
のデータアンプ１５の回路構成の一例を示す。図８を参
照して、第２のデータアンプ１５は、データを入力して
これを増幅するバッファ回路（増幅回路）１２１と、バ
ッファ回路１２１の後段に接続されラッチ回路を構成す
るいわゆるマスタ・スレーブ型のフリップフロップとか
らなり、バッファ回路１２１とマスタ側フリップフロッ
プとの間には制御端子Ｃに入力される制御信号（ＳＤＥ
１）及びこれをインバータ１２２により反転した信号に
より導通が制御される、ｐＭＯＳＦＥＴ１２４とｎＭＯ
ＳＦＥＴ１２３からなる第１のトランスファゲート（Ｃ
ＭＯＳ型パストランジスタ）が設けられ、マスタ側とス
レーブ側のフリップフロップの間には制御端子Ｃに入力
される制御信号（ＳＤＥ１）及びこれをインバータ１２
２により反転した信号により導通が制御される、ｎＭＯ
ＳＦＥＴ１２８とｐＭＯＳＦＥＴ１２７とからなる第２
のトランスファゲートが設けられ、第１のトランスファ
ゲートが導通（非導通）状態の時、第２のトランスファ
ゲートは非導通（導通）状態とされる。
のデータアンプ１５の回路構成の一例を示す。図８を参
照して、第２のデータアンプ１５は、データを入力して
これを増幅するバッファ回路（増幅回路）１２１と、バ
ッファ回路１２１の後段に接続されラッチ回路を構成す
るいわゆるマスタ・スレーブ型のフリップフロップとか
らなり、バッファ回路１２１とマスタ側フリップフロッ
プとの間には制御端子Ｃに入力される制御信号（ＳＤＥ
１）及びこれをインバータ１２２により反転した信号に
より導通が制御される、ｐＭＯＳＦＥＴ１２４とｎＭＯ
ＳＦＥＴ１２３からなる第１のトランスファゲート（Ｃ
ＭＯＳ型パストランジスタ）が設けられ、マスタ側とス
レーブ側のフリップフロップの間には制御端子Ｃに入力
される制御信号（ＳＤＥ１）及びこれをインバータ１２
２により反転した信号により導通が制御される、ｎＭＯ
ＳＦＥＴ１２８とｐＭＯＳＦＥＴ１２７とからなる第２
のトランスファゲートが設けられ、第１のトランスファ
ゲートが導通（非導通）状態の時、第２のトランスファ
ゲートは非導通（導通）状態とされる。
【００３０】図９に、図３及び図５に示したデータラッ
チ回路１９の回路構成の一例を示す。図９を参照して、
データラッチ回路１９は、データ入力端子とマスタ側フ
リップフロップとの間にはｎＭＯＳＦＥＴ１２３´とｐ
ＭＯＳＦＥＴ１２４´からなる第１のトランスファゲー
ト（ＣＭＯＳ型パストランジスタ）が設けられ、マスタ
側とスレーブ側のフリップフロップの間には、ｐＭＯＳ
ＦＥＴ１２７´とｎＭＯＳＦＥＴ１２８´からなる第２
のトランスファゲートが設けられて構成される、マスタ
・スレーブ型のフリップフロップからなる。なお、図９
の制御端子Ｃには図３及び図５の制御信号ＤＬＡが入力
される。
チ回路１９の回路構成の一例を示す。図９を参照して、
データラッチ回路１９は、データ入力端子とマスタ側フ
リップフロップとの間にはｎＭＯＳＦＥＴ１２３´とｐ
ＭＯＳＦＥＴ１２４´からなる第１のトランスファゲー
ト（ＣＭＯＳ型パストランジスタ）が設けられ、マスタ
側とスレーブ側のフリップフロップの間には、ｐＭＯＳ
ＦＥＴ１２７´とｎＭＯＳＦＥＴ１２８´からなる第２
のトランスファゲートが設けられて構成される、マスタ
・スレーブ型のフリップフロップからなる。なお、図９
の制御端子Ｃには図３及び図５の制御信号ＤＬＡが入力
される。
【００３１】
【発明が解決しようとする課題】以上説明したように、
図５に示した前記従来の「３段パイプライン＋２ビット
プリフェッチ」方式の半導体記憶装置は、カラムデコー
ダと第２のデータアンプとの間を２ウェイ構成とするた
め、リードバス（ＲＩＯ１、ＲＩＯ２）とリードライト
バス（ＲＷＳＢ１、ＲＷＳＢ２）の本数がパイプライン
方式の場合の２倍となり、チップ面積が増大するという
問題点があった。
図５に示した前記従来の「３段パイプライン＋２ビット
プリフェッチ」方式の半導体記憶装置は、カラムデコー
ダと第２のデータアンプとの間を２ウェイ構成とするた
め、リードバス（ＲＩＯ１、ＲＩＯ２）とリードライト
バス（ＲＷＳＢ１、ＲＷＳＢ２）の本数がパイプライン
方式の場合の２倍となり、チップ面積が増大するという
問題点があった。
【００３２】従って、本発明は、上記問題点を解消し、
アクセス時間の悪化とチップ面積の増加を最小限に抑え
るようにした半導体記憶装置を提供することを目的とす
る。特に、本発明は、アクセス時間の悪化とチップ面積
の増加を最小限に抑え、ＣＡＳレーテンシーが「５」の
シンクロナスＤＲＡＭに好適な半導体記憶装置を提供す
ることを目的とする。
アクセス時間の悪化とチップ面積の増加を最小限に抑え
るようにした半導体記憶装置を提供することを目的とす
る。特に、本発明は、アクセス時間の悪化とチップ面積
の増加を最小限に抑え、ＣＡＳレーテンシーが「５」の
シンクロナスＤＲＡＭに好適な半導体記憶装置を提供す
ることを目的とする。
【００３３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、カラムアドレスバッファ出力、カラムデ
コーダ、カラムスイッチ、センスアンプ、リードバス、
第１のデータアンプ、リードライトバス、及び第２のデ
ータアンプからなるデータパスを有し、外部から入力さ
れるクロック信号に同期して動作する半導体記憶装置に
おいて、前記リードライトバスを１ウェイで構成し、前
記カラムデコーダから前記第１のデータアンプまでのパ
スを２ウェイとし、前記各ウェイでメモリセルデータが
同時にアクセスされ、前記各ウェイの前記第１のデータ
アンプは前記クロック信号の２サイクル毎に前記各ウェ
イの前記センスアンプから出力され前記各ウェイの前記
リードバスに転送されるデータを１サイクル毎に前記リ
ードライトバスに交互に転送出力し、前記第２のデータ
アンプが１サイクル毎に前記リードライトバスのデータ
を増幅及びラッチすることを特徴とする半導体記憶装置
を提供する。
め、本発明は、カラムアドレスバッファ出力、カラムデ
コーダ、カラムスイッチ、センスアンプ、リードバス、
第１のデータアンプ、リードライトバス、及び第２のデ
ータアンプからなるデータパスを有し、外部から入力さ
れるクロック信号に同期して動作する半導体記憶装置に
おいて、前記リードライトバスを１ウェイで構成し、前
記カラムデコーダから前記第１のデータアンプまでのパ
スを２ウェイとし、前記各ウェイでメモリセルデータが
同時にアクセスされ、前記各ウェイの前記第１のデータ
アンプは前記クロック信号の２サイクル毎に前記各ウェ
イの前記センスアンプから出力され前記各ウェイの前記
リードバスに転送されるデータを１サイクル毎に前記リ
ードライトバスに交互に転送出力し、前記第２のデータ
アンプが１サイクル毎に前記リードライトバスのデータ
を増幅及びラッチすることを特徴とする半導体記憶装置
を提供する。
【００３４】また、本発明は、外部入力されるクロック
信号に同期して動作する半導体記憶装置において、カラ
ムアドレスと共にリードの入力コマンドの発行された際
に、該コマンドの入力されたクロック信号および該クロ
ック信号から１クロックおきの２サイクル毎にカラムア
ドレスバッファが２組のカラムアドレスをそれぞれ発生
し、前記の２組のカラムアドレスは２組のセンスアンプ
をそれぞれ選択し、前記センスアンプの２組のデータは
セルアレイ部を走行する第１のバスにそれぞれ転送さ
れ、前記第１のバスの２組のデータは第１のデータアン
プにより第２のバスにそれぞれ転送され、前記第２のバ
スの２組のデータは第２のデータアンプによりデータ出
力バッファに転送され、該データ出力バッファは１サイ
クル毎に前記の２組のデータを交互に外部出力し、前記
第１のバスは２ウェイ構成とされ、前記第２のバスは１
ウェイ構成とされ、前記第１のデータアンプは２サイク
ル毎に転送される２組の第１のデータを１サイクル毎に
前記第２のバスに転送し、前記第２のデータアンプは１
サイクル毎に第２のバスのデータを転送することを特徴
とする半導体記憶装置を提供する。
信号に同期して動作する半導体記憶装置において、カラ
ムアドレスと共にリードの入力コマンドの発行された際
に、該コマンドの入力されたクロック信号および該クロ
ック信号から１クロックおきの２サイクル毎にカラムア
ドレスバッファが２組のカラムアドレスをそれぞれ発生
し、前記の２組のカラムアドレスは２組のセンスアンプ
をそれぞれ選択し、前記センスアンプの２組のデータは
セルアレイ部を走行する第１のバスにそれぞれ転送さ
れ、前記第１のバスの２組のデータは第１のデータアン
プにより第２のバスにそれぞれ転送され、前記第２のバ
スの２組のデータは第２のデータアンプによりデータ出
力バッファに転送され、該データ出力バッファは１サイ
クル毎に前記の２組のデータを交互に外部出力し、前記
第１のバスは２ウェイ構成とされ、前記第２のバスは１
ウェイ構成とされ、前記第１のデータアンプは２サイク
ル毎に転送される２組の第１のデータを１サイクル毎に
前記第２のバスに転送し、前記第２のデータアンプは１
サイクル毎に第２のバスのデータを転送することを特徴
とする半導体記憶装置を提供する。
【００３５】本発明においては、好ましくは、前記カラ
ムアドレスバッファ、前記データ出力バッファのタイミ
ングはクロック信号に同期し、前記第１のデータアンプ
は前記カラムデコーダの制御クロックの遅延により動作
し、前記第２のデータアンプは前記第１のデータアンプ
の制御信号の遅延ではなく前クロック信号に同期する、
ことを特徴とする。
ムアドレスバッファ、前記データ出力バッファのタイミ
ングはクロック信号に同期し、前記第１のデータアンプ
は前記カラムデコーダの制御クロックの遅延により動作
し、前記第２のデータアンプは前記第１のデータアンプ
の制御信号の遅延ではなく前クロック信号に同期する、
ことを特徴とする。
【００３６】また、本発明は、カラムアドレスバッファ
出力、カラムデコーダ、カラムスイッチ、センスアン
プ、リードバス、第１のデータアンプまでを、互いに並
設された複数パスからなる複数ウェイ構成とし、複数の
ウェイの各ウェイ毎にメモリセルデータが個別にアクセ
スされ、複数のウェイの前記各第１のデータアンプの出
力が１ウェイ構成のリードライトバスに共通接続され、
前記１ウェイ構成のリードバスのデータを入力しこれを
増幅する第２のデータアンプがクロック信号に同期して
ラッチすることを特徴とするクロック同期型の半導体記
憶装置を提供する。
出力、カラムデコーダ、カラムスイッチ、センスアン
プ、リードバス、第１のデータアンプまでを、互いに並
設された複数パスからなる複数ウェイ構成とし、複数の
ウェイの各ウェイ毎にメモリセルデータが個別にアクセ
スされ、複数のウェイの前記各第１のデータアンプの出
力が１ウェイ構成のリードライトバスに共通接続され、
前記１ウェイ構成のリードバスのデータを入力しこれを
増幅する第２のデータアンプがクロック信号に同期して
ラッチすることを特徴とするクロック同期型の半導体記
憶装置を提供する。
【００３７】本発明によれば、リードライトバスを共通
化した構成とし、第２のデータアンプをクロック信号に
同期して動作させるようにしたことにより、高速動作を
実現しながら、チップ面の増大を抑止するシンクロナス
ＤＲＡＭに好適な半導体記憶装置を実現する。
化した構成とし、第２のデータアンプをクロック信号に
同期して動作させるようにしたことにより、高速動作を
実現しながら、チップ面の増大を抑止するシンクロナス
ＤＲＡＭに好適な半導体記憶装置を実現する。
【００３８】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は本発明の一実施形態
に係る半導体記憶装置の構成を模式的に示すブロック図
である。図２は図１に示した本発明の一実施形態に係る
半導体記憶装置の動作を説明するためのタイミングチャ
ートである。なお、図１において、前記従来例を説明す
るために参照した図３、及び図５と同一の機能を有する
要素には同一の参照番号が付されている。また、前記従
来例で説明したものと同一の要素の説明は省略し、以下
では前記従来例との相違点を中心に本発明の一実施形態
を説明する。
を参照して以下に説明する。図１は本発明の一実施形態
に係る半導体記憶装置の構成を模式的に示すブロック図
である。図２は図１に示した本発明の一実施形態に係る
半導体記憶装置の動作を説明するためのタイミングチャ
ートである。なお、図１において、前記従来例を説明す
るために参照した図３、及び図５と同一の機能を有する
要素には同一の参照番号が付されている。また、前記従
来例で説明したものと同一の要素の説明は省略し、以下
では前記従来例との相違点を中心に本発明の一実施形態
を説明する。
【００３９】図１を参照して、本実施形態においては、
アドレス信号（Ａj）の入力から、メモリセルの読み出
しデータ出力（ＤＱ）までのパスを、カラムアドレスバ
ッファＹＡＤＤＢＵＦ、カラムデコーダ１、２、データ
ラッチ回路１９の他に、更に第２のデータアンプ１５の
４カ所で分割する。
アドレス信号（Ａj）の入力から、メモリセルの読み出
しデータ出力（ＤＱ）までのパスを、カラムアドレスバ
ッファＹＡＤＤＢＵＦ、カラムデコーダ１、２、データ
ラッチ回路１９の他に、更に第２のデータアンプ１５の
４カ所で分割する。
【００４０】カラムアドレスバッファＹＡＤＤＢＵＦと
カラムデコーダ１、２との間は１０ｎｓで動作させるた
めに分割せず、それぞれ２ウェイ、すなわちＹＳＷ１、
ＹＳＷ２のパスを用意する。
カラムデコーダ１、２との間は１０ｎｓで動作させるた
めに分割せず、それぞれ２ウェイ、すなわちＹＳＷ１、
ＹＳＷ２のパスを用意する。
【００４１】カラムデコーダ１、２と第２のデータアン
プ１５との間は１クロック周期である５ｎｓ＋αで動作
し、第２のデータアンプ１５とデータラッチ回路１９と
の間は５ｎｓ−αで動作するように構成されている（カ
ラムデコーダ１、２とデータラッチ回路１９の間は１０
ｎｓで動作する）。
プ１５との間は１クロック周期である５ｎｓ＋αで動作
し、第２のデータアンプ１５とデータラッチ回路１９と
の間は５ｎｓ−αで動作するように構成されている（カ
ラムデコーダ１、２とデータラッチ回路１９の間は１０
ｎｓで動作する）。
【００４２】さらに、カラムデコーダと第１のデータア
ンプとの間は２ウェイ構成、すなわちＲＩＯ１、ＲＩＯ
２の２つのパスを用意するが、リードライトパスＲＷＳ
Ｂ１は１ウェイのみとする。
ンプとの間は２ウェイ構成、すなわちＲＩＯ１、ＲＩＯ
２の２つのパスを用意するが、リードライトパスＲＷＳ
Ｂ１は１ウェイのみとする。
【００４３】すなわち、カラムアドレスバッファＹＡＤ
ＤＢＵＦからの２つのパスＹＡＤＤ１、ＹＡＤＤ２はそ
れぞれカラムデコーダ１、２に入力され、カラムデコー
ダ１、２のデコード出力（カラムスイッチＹＳＷ１、Ｙ
ＳＷ２）はセンスアンプ３、４に入力され、ビット線信
号を増幅するセンスアンプ３、４の出力はそれぞれＡＮ
Ｄゲート７、８を介してソース端子が接地されたｎＭＯ
ＳＦＥＴ９、１０（第１のデータアンプ）のゲート端子
に接続され、ｎＭＯＳＦＥＴ９、１０はリードライトバ
スＲＷＢＳ１に共通に接続され（オープンドレイン型構
成）、リードライトバスＲＷＢＳ１はプルアップ抵抗と
して作用するｐＭＯＳＦＥＴ１１を介して第２のデータ
アンプ１５に接続され、第２のデータアンプ１５の出力
はデータラッチ回路１９でラッチされ出力バッファ回路
１９を介して出力信号ＤＱとして出力される。なお、第
１のデータアンプを構成するＡＮＤゲート７、８は制御
信号ＰＲＯ１、ＰＲＯ２が低レベルの時、リードバスＲ
ＩＯ１、ＲＩＯ２をｎＭＯＳＦＥＴ９、１０のゲート端
子に伝達する。また、ｐＭＯＳＦＥＴ１１は、好ましく
は、ｎＭＯＳＦＥＴ９、１０が共にオフ状態の時にリー
ドライトバスＲＷＢＳ１の論理レベルが高レベルとな
り、また、ｎＭＯＳＦＥＴ９、１０のいずれか一方がオ
ン状態であれば低レベルとなるように設計される。
ＤＢＵＦからの２つのパスＹＡＤＤ１、ＹＡＤＤ２はそ
れぞれカラムデコーダ１、２に入力され、カラムデコー
ダ１、２のデコード出力（カラムスイッチＹＳＷ１、Ｙ
ＳＷ２）はセンスアンプ３、４に入力され、ビット線信
号を増幅するセンスアンプ３、４の出力はそれぞれＡＮ
Ｄゲート７、８を介してソース端子が接地されたｎＭＯ
ＳＦＥＴ９、１０（第１のデータアンプ）のゲート端子
に接続され、ｎＭＯＳＦＥＴ９、１０はリードライトバ
スＲＷＢＳ１に共通に接続され（オープンドレイン型構
成）、リードライトバスＲＷＢＳ１はプルアップ抵抗と
して作用するｐＭＯＳＦＥＴ１１を介して第２のデータ
アンプ１５に接続され、第２のデータアンプ１５の出力
はデータラッチ回路１９でラッチされ出力バッファ回路
１９を介して出力信号ＤＱとして出力される。なお、第
１のデータアンプを構成するＡＮＤゲート７、８は制御
信号ＰＲＯ１、ＰＲＯ２が低レベルの時、リードバスＲ
ＩＯ１、ＲＩＯ２をｎＭＯＳＦＥＴ９、１０のゲート端
子に伝達する。また、ｐＭＯＳＦＥＴ１１は、好ましく
は、ｎＭＯＳＦＥＴ９、１０が共にオフ状態の時にリー
ドライトバスＲＷＢＳ１の論理レベルが高レベルとな
り、また、ｎＭＯＳＦＥＴ９、１０のいずれか一方がオ
ン状態であれば低レベルとなるように設計される。
【００４４】なお、本実施形態においても、カラムデコ
ーダ１、２、第２のデータアンプ１５、及びデータラッ
チ回路１９はそれぞれ図７、図８、及び図９に示したよ
うな構成としてよい。
ーダ１、２、第２のデータアンプ１５、及びデータラッ
チ回路１９はそれぞれ図７、図８、及び図９に示したよ
うな構成としてよい。
【００４５】図２のタイミング図に示すように、本実施
形態においては、２つの第１のデータアンプは、制御信
号ＰＲＯ１、ＰＲＯ２を２サイクル周期（１サイクル周
期は５ｎｓ）で交互に動作させ、共通のリードライトバ
スＲＷＢＳ１にデータを出力する（時分割的に出力す
る）。
形態においては、２つの第１のデータアンプは、制御信
号ＰＲＯ１、ＰＲＯ２を２サイクル周期（１サイクル周
期は５ｎｓ）で交互に動作させ、共通のリードライトバ
スＲＷＢＳ１にデータを出力する（時分割的に出力す
る）。
【００４６】さらに、第２のデータアンプ１５は、制御
信号ＳＤＥ１を１サイクル周期（５ｎｓ）で動作させ、
共通のリードライトバスＲＷＢＳ１のデータをラッチす
る。
信号ＳＤＥ１を１サイクル周期（５ｎｓ）で動作させ、
共通のリードライトバスＲＷＢＳ１のデータをラッチす
る。
【００４７】このために、第２のデータアンプ１５にお
けるデータラッチ用の制御信号ＳＤＥ１は、第１のデー
タアンプの制御信号であるＰＲＯ１からの遅延素子出力
ではなく、外部クロックＣＬＫに完全に同期することに
なる（例えば図２のクロックサイクルＣ４と制御信号Ｓ
ＤＥ１を参照）。すなわち、第２のデータアンプ１５の
制御信号ＳＤＥ１は、図３及び図５に示すように前記従
来例では、第１のデータアンプの制御信号ＰＲＯ１の遅
延信号として制御されるが、本実施形態においては、ク
ロック信号ＣＬＫに同期して制御されている。
けるデータラッチ用の制御信号ＳＤＥ１は、第１のデー
タアンプの制御信号であるＰＲＯ１からの遅延素子出力
ではなく、外部クロックＣＬＫに完全に同期することに
なる（例えば図２のクロックサイクルＣ４と制御信号Ｓ
ＤＥ１を参照）。すなわち、第２のデータアンプ１５の
制御信号ＳＤＥ１は、図３及び図５に示すように前記従
来例では、第１のデータアンプの制御信号ＰＲＯ１の遅
延信号として制御されるが、本実施形態においては、ク
ロック信号ＣＬＫに同期して制御されている。
【００４８】図２に示すように、本実施形態は、リード
ライトバスＲＷＢＳ１を１ウェイとして、動作周波数２
００ＭＨｚのシンクロナスＤＲＡＭを実現している。す
なわち、本実施形態においては、第２のデータアンプ１
５がクロックＣＬＫに同期してリードライトバスＲＷＳ
Ｂ１のデータを増幅及びラッチする構成（「４段パイプ
ライン＋２ビットプリフェッチ方式」）としたことによ
り、一Ｉ／Ｏ当りリードライトバスと第２のデータアン
プは１組ですみ、例えば図３を参照して説明した前記従
来例のパイプライン方式と比べ、チップ面積の増加を
０．５％（配線分０．６ｍｍ2）程度に抑えながら、高
速動作周波数及びアクセス時間の高速化を達成してい
る。
ライトバスＲＷＢＳ１を１ウェイとして、動作周波数２
００ＭＨｚのシンクロナスＤＲＡＭを実現している。す
なわち、本実施形態においては、第２のデータアンプ１
５がクロックＣＬＫに同期してリードライトバスＲＷＳ
Ｂ１のデータを増幅及びラッチする構成（「４段パイプ
ライン＋２ビットプリフェッチ方式」）としたことによ
り、一Ｉ／Ｏ当りリードライトバスと第２のデータアン
プは１組ですみ、例えば図３を参照して説明した前記従
来例のパイプライン方式と比べ、チップ面積の増加を
０．５％（配線分０．６ｍｍ2）程度に抑えながら、高
速動作周波数及びアクセス時間の高速化を達成してい
る。
【００４９】なお、以上の本発明の実施の形態の説明で
は、リードバスＲＩＯ１、ＲＩＯ２、リードライトバス
ＲＷＢＳ１、ＲＷＢＳ２はあたかも単一の信号のように
図示されているが、相補型の組のデータであってもよい
ことは勿論である。また、本発明においては、リードバ
スは必ずしも２ウェイに限定されるものではない。
は、リードバスＲＩＯ１、ＲＩＯ２、リードライトバス
ＲＷＢＳ１、ＲＷＢＳ２はあたかも単一の信号のように
図示されているが、相補型の組のデータであってもよい
ことは勿論である。また、本発明においては、リードバ
スは必ずしも２ウェイに限定されるものではない。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
リードライトバスは１ウェイのみで構成され、第１のデ
ータアンプは２サイクル毎に転送される２ウェイのリー
ドバスデータを１サイクル毎にリードライトバスに転送
し、第２のデータアンプは１サイクル毎にリードライト
バスデータを増幅及びラッチする構成としたことによ
り、リードライトバスは１ウェイですむことから、チッ
プ面積の増加が抑止して動作周波数の高速化を達成する
という効果を有する。具体的には、本発明によれば、前
記従来例と比べ、チップ面積の増加を０．５％（配線分
０．６ｍｍ2）程度に抑えられる。これは、汎用ＤＲＡ
Ｍに対し、価格の増加分が約３％以内に収まることが要
求されるシンクロナスＤＲＡＭにとってその実用的価値
は極めて高い。
リードライトバスは１ウェイのみで構成され、第１のデ
ータアンプは２サイクル毎に転送される２ウェイのリー
ドバスデータを１サイクル毎にリードライトバスに転送
し、第２のデータアンプは１サイクル毎にリードライト
バスデータを増幅及びラッチする構成としたことによ
り、リードライトバスは１ウェイですむことから、チッ
プ面積の増加が抑止して動作周波数の高速化を達成する
という効果を有する。具体的には、本発明によれば、前
記従来例と比べ、チップ面積の増加を０．５％（配線分
０．６ｍｍ2）程度に抑えられる。これは、汎用ＤＲＡ
Ｍに対し、価格の増加分が約３％以内に収まることが要
求されるシンクロナスＤＲＡＭにとってその実用的価値
は極めて高い。
【図１】本発明の一実施形態に係る半導体記憶装置の構
成を説明するためのブロック図である。
成を説明するためのブロック図である。
【図２】本発明の一実施形態に係る半導体記憶装置の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図３】従来の３段パイプライン方式の半導体記憶装置
の構成を説明するためのブロック図である。
の構成を説明するためのブロック図である。
【図４】図３に示した従来の半導体記憶装置の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図５】従来の３段パイプライン−２ビットプリフェッ
チ併用方式の半導体記憶装置の構成を説明するためのブ
ロック図である。
チ併用方式の半導体記憶装置の構成を説明するためのブ
ロック図である。
【図６】図５に示した従来の半導体記憶装置の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図７】カラムデコーダ１、２の回路構成例を示す図で
ある。
ある。
【図８】第２のデータアンプの回路構成例を示す図であ
る。
る。
【図９】データラッチ回路の回路構成例を示す図であ
る。
る。
ＹＡＤＤＢＵＦ カラムアドレスバッファ １、２ カラムデコーダ ３、４ センスアンプ ５、６、１３、１４、１８、１０９、１１０、１１１、
１１２、１３、１１４、１１５、１１６、１１７、１１
８、１９、１２０、１２２、１２５、１２６、１２９、
１３０ インバータ ７、８、１０１、１０２、１０３、１０４ ＡＮＤゲー
ト ９、１０、１０５、１０６、１０７、１０８、１２３、
１２８ ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ） １１、１２、１２４、１２７ ｐチャネルＭＯＳＦＥＴ
（ｐＭＯＳＦＥＴ） １５、１６ 第２のデータアンプ １７ スイッチ素子 １９ ラッチ回路 ２０、１２１ バッファ回路 Ａｊ 入力アドレス信号 ＹＡＤＤ１、ＹＡＤＤ２ カラムアドレス ＹＳＷ１、ＹＳＷ２ カラムスイッチ ＲＩＯ１、ＲＩＯ２ リードバス ＲＷＢＳ１、ＲＷＢＳ２ リードライトバス ＲＷＢＹ 内部節点 ＤＱ 出力データ信号 ＹＳＬＢ１、ＰＲＯ１、ＰＲＯ２、ＳＤＥ１、ＳＤＥ
２、ＤＬＡ、ＯＥ 制御信号 ５、７、９、１１ 第１のデータアンプ ６、８、１０、１２ 第１のデータアンプ ２０、２１ データ出力バッファ（出力バッファ回路）
１１２、１３、１１４、１１５、１１６、１１７、１１
８、１９、１２０、１２２、１２５、１２６、１２９、
１３０ インバータ ７、８、１０１、１０２、１０３、１０４ ＡＮＤゲー
ト ９、１０、１０５、１０６、１０７、１０８、１２３、
１２８ ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ） １１、１２、１２４、１２７ ｐチャネルＭＯＳＦＥＴ
（ｐＭＯＳＦＥＴ） １５、１６ 第２のデータアンプ １７ スイッチ素子 １９ ラッチ回路 ２０、１２１ バッファ回路 Ａｊ 入力アドレス信号 ＹＡＤＤ１、ＹＡＤＤ２ カラムアドレス ＹＳＷ１、ＹＳＷ２ カラムスイッチ ＲＩＯ１、ＲＩＯ２ リードバス ＲＷＢＳ１、ＲＷＢＳ２ リードライトバス ＲＷＢＹ 内部節点 ＤＱ 出力データ信号 ＹＳＬＢ１、ＰＲＯ１、ＰＲＯ２、ＳＤＥ１、ＳＤＥ
２、ＤＬＡ、ＯＥ 制御信号 ５、７、９、１１ 第１のデータアンプ ６、８、１０、１２ 第１のデータアンプ ２０、２１ データ出力バッファ（出力バッファ回路）
Claims (6)
- 【請求項１】カラムアドレスバッファ出力、カラムデコ
ーダ、カラムスイッチ、センスアンプ、リードバス、第
１のデータアンプ、リードライトバス、及び第２のデー
タアンプからなるデータパスを有し、外部から入力され
るクロック信号に同期して動作する半導体記憶装置にお
いて、 前記リードライトバスを１ウェイで構成し、 前記カラムデコーダから前記第１のデータアンプまでの
パスを２ウェイとし、前記各ウェイでメモリセルデータが同時にアクセスさ
れ、前記各ウェイの 前記第１のデータアンプは前記クロ
ック信号の２サイクル毎に前記各ウェイの前記センスア
ンプから出力され前記各ウェイの前記リードバスにそれ
ぞれ転送されるデータを１サイクル毎に前記リードライ
トバスに交互に転送出力し、 前記第２のデータアンプが１サイクル毎に前記リードラ
イトバスのデータを増幅及びラッチすることを特徴とす
る半導体記憶装置。 - 【請求項２】外部入力されるクロック信号に同期して動
作する半導体記憶装置において、 カラムアドレスと共にリードの入力コマンドの発行され
た際に、 該コマンドの入力されたクロック信号および該クロック
信号から１クロックおきの２サイクル毎にカラムアドレ
スバッファが２組のカラムアドレスをそれぞれ発生し、 前記の２組のカラムアドレスは２組のセンスアンプをそ
れぞれ選択し、 前記センスアンプの２組のデータはセルアレイ部を走行
する第１のバスにそれぞれ転送され、 前記第１のバスの２組のデータは第１のデータアンプに
より第２のバスにそれぞれ転送され、 前記第２のバスの２組のデータは第２のデータアンプに
よりデータ出力バッファに転送され、 該データ出力バッファは１サイクル毎に前記の２組のデ
ータを交互に外部出力し、 前記第１のバスは２ウェイ構成とされ、 前記第２のバスは１ウェイ構成とされ、 前記第１のデータアンプは２サイクル毎に転送される２
組の第１のデータを１サイクル毎に前記第２のバスに転
送し、 前記第２のデータアンプは１サイクル毎に第２のバスの
データを転送することを特徴とする半導体記憶装置。 - 【請求項３】前記カラムアドレスバッファ、前記データ
出力バッファのタイミングはクロック信号に同期し、 前記第１のデータアンプは前記カラムデコーダの制御ク
ロックの遅延により動作し、 前記第２のデータアンプは前記第１のデータアンプの制
御信号の遅延ではなく前クロック信号に同期する、 ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】カラムアドレスバッファ出力、カラムデコ
ーダ、カラムスイッチ、センスアンプ、リードバス、第
１のデータアンプまでを、互いに並設された複数のパス
からなる複数ウェイ構成とし、複数のウェイの各ウェイ毎にメモリセルデータが個別に
アクセスされ、 複数のウェイの前記各第１のデータアン
プの出力が１ウェイ構成のリードライトバスに共通接続
され、 前記１ウェイ構成のリードバスのデータを入力しこれを
増幅する第２のデータアンプがクロック信号に同期して
ラッチすることを特徴とするクロック同期型の半導体記
憶装置。 - 【請求項５】前記共通リードライトバス上に、前記クロ
ック信号の周期で複数のパスに設けられた前記第１のデ
ータアンプの出力が時分割的に順次出力されることを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項６】前記複数のパスが２ウェイ構成からなり、
２つの前記第１のデータアンプが、前記クロック信号の
２サイクル周期で交互に動作され、前記共通のリードラ
イトバスに２つの前記第１のデータアンプの出力を１サ
イクル周期で交互に出力することを特徴とする請求項１
記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240902A JP2907074B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体記憶装置 |
| US08/701,879 US5703830A (en) | 1995-08-25 | 1996-08-23 | Syncronous dynamic semiconductor memory device using pipelined multi-bit prefetch architecture |
| KR1019960036218A KR100211848B1 (ko) | 1995-08-25 | 1996-08-26 | 파이프라인 멀티비트 프리페치 구조를 이용한 동기형 다이내믹 반도체 메모리 디바이스 |
| DE19655044A DE19655044C2 (de) | 1995-08-25 | 1996-08-26 | Synchrone dynamische Halbleiterspeichereinrichtung, die eine Fließbandverarbeitungs-Multi-Bit-Vorausles- Architektur verwendet |
| DE19634485A DE19634485C2 (de) | 1995-08-25 | 1996-08-26 | Synchrone dynamische Halbleiterspeichereinrichtung, die eine Fließbandverarbeitungs-Multi-Bit-Vorausles- Architektur verwendet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7240902A JP2907074B2 (ja) | 1995-08-25 | 1995-08-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0963263A JPH0963263A (ja) | 1997-03-07 |
| JP2907074B2 true JP2907074B2 (ja) | 1999-06-21 |
Family
ID=17066384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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