JP2907074B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2907074B2
JP2907074B2 JP7240902A JP24090295A JP2907074B2 JP 2907074 B2 JP2907074 B2 JP 2907074B2 JP 7240902 A JP7240902 A JP 7240902A JP 24090295 A JP24090295 A JP 24090295A JP 2907074 B2 JP2907074 B2 JP 2907074B2
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    • G11CSTATIC STORES
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    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【0001】
【発明が属する技術分野】本発明は半導体記憶装置に関
し、特にシンクロナスDRAMに関する。
【0002】
【従来の技術】従来、この種の半導体記憶装置は、その
実現方法として、パイプライン方式と、プリフェッチ方
式とが一般的に用いられている。なお、シンクロナスD
RAMの詳細は、例えば文献(NEC 1994 Data Book - I
C Memory Dynamic RAM)に、また3段パイプライン方式
は、例えば文献(IEEE Journal of Solid-State Circui
ts, Vol.29, No.4, pp426-431)に、さらに2ビットプ
リフェッチ方式は、例えば文献(IEEE Journal of Soli
d-State Circuits, Vol.29, No.4, pp529-533)等に記
載されている。
【0003】シンクロナスDRAMは、1995年現在
の量産レベルでは、最高周波数100MHzの動作をさ
せる場合に、通常CASレイテンシーが「3」のモード
のものを用いている。
【0004】すなわち、読み出し(リード)コマンドが
発行されたクロックから3クロック目で、リードコマン
ドと同時に入力されたカラムアドレスのデータが出力さ
れる。
【0005】続いて、予め設定されたシーケンスで内部
生成されたアドレスのデータがクロック信号毎に出力さ
れる。
【0006】図3は、従来のシンクロナスDRAMの3
段パイプライン方式の構成を説明するためのブロック図
である。図3に示すように、カラムアドレスバッファY
ADDBUFと、カラムアドレスをデコードし不図示の
メモリセルに接続されたビット線(「デジット線」)と
もいう)を選択するカラムスイッチYSW1(Yセレク
タの選択信号)を出力するカラムデコーダ1と、選択さ
れたビット線の信号を増幅してリードバスRIO1に出
力するセンスアンプ3と、リードバスRIO1の信号を
入力しリードライトバスRWBS1に出力する、AND
ゲート7とnチャネルMOSFET(「nMOSFE
T」という)9からなる第1のデータセンスアンプ7
と、リードライトバスRWBS1の信号を入力してデー
タラッチ回路19に出力する第2のデータアンプと、デ
ータラッチ回路19の出力を入力し出力信号DQを出力
する出力バッファ回路20と、から構成されている。な
お、リードライトバスRWBS1と第2のデータアンプ
15の入力(D)との接続点にゲートとドレインが接続
され、ソースが電源に接続されたpチャネルMOSFE
T(「pMOSFET」という)11はいわゆるオープ
ンドレイン構成のnMOSFET9のプルアップ抵抗と
して機能している。
【0007】図3を参照して、3段パイプライン方式で
は、アドレス信号(Aj)の入力からメモリセルの読み
出しデータ出力(DQ)までのパスを、カラムアドレス
バッファYADDBUF、カラムデコーダ1、及びデー
タラッチ回路19(データ出力バッファ)の3カ所で分
割して、アドレスまたはデータをそれぞれラッチするよ
うに構成されており、各段が約10nsでデータを伝達
するため、効率的なデータ転送ができる。
【0008】図4は、図3に示した回路の動作を説明す
るためのタイムチャートである。
【0009】図4及び図3を参照して、クロック(CL
K)周期は10nsとされ、クロックサイクルC1でリ
ードのコマンドが入力されると、10nsで、外部から
与えられたカラムアドレスYADD1がカラムデコーダ
1でデコードされる。
【0010】次のクロックサイクルC2でカラムスイッ
チYSW1が選択され、センスアンプ3を介してリード
バスRIO1にメモリセルからの読み出しデータが転送
される。
【0011】このデータは、制御信号PRO1の論理レ
ベルによりリードバスRIO1の伝達を制御するAND
ゲート7(制御信号PRO1が低レベルの時リードバス
RIO1のデータが出力に伝達される)と、ANDゲー
ト7の出力にゲートが接続されたnMOSFET9と、
からなる第1のデータアンプで増幅され、リードライト
バスRWBS1に転送される。
【0012】さらに、リードライトバスRWBS1に転
送されたデータは、制御信号SDE1でデータの取り込
みが制御される第2のデータアンプ15で増幅され、節
点(ノード)RWBYに転送される。
【0013】そして、クロックサイクルC3で、制御信
号DLA(ラッチ制御信号)により、節点(ノード)R
WBYのデータは、データラッチ回路19にラッチさ
れ、出力バッファ回路2を介して出力データ信号DQと
して出力される。
【0014】各段はパイプラインを構成することで、各
サイクル毎にデータを出力できる。
【0015】以上のように、3段パイプライン方式によ
り、CASレーテンシーが「3」のシンクロナスDRA
Mを実現することができる。なお、出力の高インピーダ
ンス状態と低インピーダンス状態との切替えは、出力バ
ッファ回路20の制御信号OEによって行う。
【0016】また、従来の2ビットプリフェッチ方式で
は、カラムアドレスバッファとデータ出力バッファの2
カ所でラッチし、カラムアドレスバッファとデータ出力
バッファとの間のデータパスを2ウェイ用意し、リード
コマンドが発行されたクロック信号およびそれから1ク
ロックおきの各クロック信号でカラムアドレスバッファ
が動作し、同時にメモリセルから2ウェイのパスで転送
された2ビットのデータをデータ出力バッファでラッチ
し、交互に出力する。
【0017】この2ビットプリフェッチ方式は、カラム
デコーダにおいてラッチ回路が設けられないため、その
分だけアクセス時間は高速となる。しかし、データパス
を2ウェイ構成としたため、リードバスと、リードライ
トバスの本数が上記パイプライン方式の場合に2倍必要
とされ、このため、チップ面積が増大するという問題が
ある。
【0018】近年、マイクロプロセッサの一層の高速化
に伴い、さらに高速な周波数で動作するシンクロナスD
RAMが要求されてきている。
【0019】CASレーテンシー×クロック周期は、上
記のようにレーテンシーが「3」、クロック周期が10
nsの場合には30ns(=3×10ns)とされ、こ
れはカラムアドレスの入力からデータ出力までの時間で
あり、汎用DRAMのアドレスアクセス時間である例え
ば30nsに相当する。
【0020】このアドレスアクセス時間を短縮するため
には、例えば製造プロセスを現在の技術レベルから大幅
に向上させることが必要とされるが、これは容易ではな
い(直ちに実現することは困難である)。
【0021】従って、シンクロナスDRAMの回路のア
ーキテクチャ(設計方式)を変更し、CASレーテンシ
ーを「5」とし、例えば動作周波数200MHzで動作
させるモードが考えられる。
【0022】CASレーテンシーが「5」の場合は、
「3段パイプライン+2ビットプリフェッチ」の構成を
とる。
【0023】図5は、この「3段パイプライン+2ビッ
トプリフェッチ」方式の構成を説明するためのブロック
図である。
【0024】図5を参照して、アドレス信号(Aj)の
入力から、メモリセルの読み出しデータ出力(DQ)ま
でのパスを、カラムアドレスバッファYADDBUF、
カラムデコーダ1、2、及びデータラッチ回路19の3
カ所で分割する。
【0025】カラムアドレスバッファYADDBUFと
カラムデコーダ1、2との間、およびカラムデコーダ
1、2とデータラッチ回路19との間は10nsで動作
させるために分割せず、それぞれ2ウェイ構成としてい
る。すなわち、カラムアドレスバッファYADDBUF
とカラムデコーダ1、2との間にはYADD1、YAD
D2の2つのパスが設けられ、カラムデコーダ1、2と
データラッチ回路19との間には、YSW1−RIO1
−RWBS1、およびYSW2−RIO2−RWBS2
の2つのパスが設けられ、2ウェイ構成に対応して、セ
ンスアンプ(3、4)、第1のデータアンプ(ANDゲ
ート7、8とnMOSFET9、10)、第2のデータ
アンプ(15、16)も2組設けられている。なお、第
2のデータアンプ15、16の出力はスイッチ素子17
を介して切替えられデータラッチ回路19に入力され
る。
【0026】図6は、図5に示した回路の動作を説明す
るためのタイムチャートである。
【0027】図6及び図5を参照して、クロック(CL
K)周期は5nsとされ、2サイクル毎に2組のカラム
デコーダ、第1のデータアンプ、第2のデータアンプが
動作し、最後にスイッチ17でサイクル毎(5ns周
期)に第2のデータアンプ15、16の出力を切り替
え、出力信号DQはクロック周期5nsで出力され、周
波数200MHzの動作を実現している。
【0028】なお、図7に、図3(及び図5)に示した
カラムデコーダ1(及び2)の回路構成例を示す。図7
を参照して、カラムデコーダはカラムアドレス(D)を
入力としこれをデコードするゲート101〜104から
なる組合せ回路(デコード回路)と、2つのインバータ
(例えば109と113等)から構成されるフリップフ
ロップ回路群と、インバータ回路(反転バッファ回路)
117〜120と、デコード回路の出力を制御端子Gに
入力される制御信号(例えばYSLB1)によりフリッ
プフロップ群に伝達するパストランジスタ(トランスフ
ァゲート)105〜108と、から構成されている。
【0029】また、図8に、図3及び図5に示した第2
のデータアンプ15の回路構成の一例を示す。図8を参
照して、第2のデータアンプ15は、データを入力して
これを増幅するバッファ回路(増幅回路)121と、バ
ッファ回路121の後段に接続されラッチ回路を構成す
るいわゆるマスタ・スレーブ型のフリップフロップとか
らなり、バッファ回路121とマスタ側フリップフロッ
プとの間には制御端子Cに入力される制御信号(SDE
1)及びこれをインバータ122により反転した信号に
より導通が制御される、pMOSFET124とnMO
SFET123からなる第1のトランスファゲート(C
MOS型パストランジスタ)が設けられ、マスタ側とス
レーブ側のフリップフロップの間には制御端子Cに入力
される制御信号(SDE1)及びこれをインバータ12
2により反転した信号により導通が制御される、nMO
SFET128とpMOSFET127とからなる第2
のトランスファゲートが設けられ、第1のトランスファ
ゲートが導通(非導通)状態の時、第2のトランスファ
ゲートは非導通(導通)状態とされる。
【0030】図9に、図3及び図5に示したデータラッ
チ回路19の回路構成の一例を示す。図9を参照して、
データラッチ回路19は、データ入力端子とマスタ側フ
リップフロップとの間にはnMOSFET123´とp
MOSFET124´からなる第1のトランスファゲー
ト(CMOS型パストランジスタ)が設けられ、マスタ
側とスレーブ側のフリップフロップの間には、pMOS
FET127´とnMOSFET128´からなる第2
のトランスファゲートが設けられて構成される、マスタ
・スレーブ型のフリップフロップからなる。なお、図9
の制御端子Cには図3及び図5の制御信号DLAが入力
される。
【0031】
【発明が解決しようとする課題】以上説明したように、
図5に示した前記従来の「3段パイプライン+2ビット
プリフェッチ」方式の半導体記憶装置は、カラムデコー
ダと第2のデータアンプとの間を2ウェイ構成とするた
め、リードバス(RIO1、RIO2)とリードライト
バス(RWSB1、RWSB2)の本数がパイプライン
方式の場合の2倍となり、チップ面積が増大するという
問題点があった。
【0032】従って、本発明は、上記問題点を解消し、
アクセス時間の悪化とチップ面積の増加を最小限に抑え
るようにした半導体記憶装置を提供することを目的とす
る。特に、本発明は、アクセス時間の悪化とチップ面積
の増加を最小限に抑え、CASレーテンシーが「5」の
シンクロナスDRAMに好適な半導体記憶装置を提供す
ることを目的とする。
【0033】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、カラムアドレスバッファ出力、カラムデ
コーダ、カラムスイッチ、センスアンプ、リードバス、
第1のデータアンプ、リードライトバス、及び第2のデ
ータアンプからなるデータパスを有し、外部から入力さ
れるクロック信号に同期して動作する半導体記憶装置に
おいて、前記リードライトバスを1ウェイで構成し、前
記カラムデコーダから前記第1のデータアンプまでのパ
スを2ウェイとし、前記各ウェイでメモリセルデータが
同時にアクセスされ、前記各ウェイの前記第1のデータ
アンプは前記クロック信号の2サイクル毎に前記各ウェ
イの前記センスアンプから出力され前記各ウェイの前記
リードバスに転送されるデータを1サイクル毎に前記リ
ードライトバスに交互に転送出力し、前記第2のデータ
アンプが1サイクル毎に前記リードライトバスのデータ
を増幅及びラッチすることを特徴とする半導体記憶装置
を提供する。
【0034】また、本発明は、外部入力されるクロック
信号に同期して動作する半導体記憶装置において、カラ
ムアドレスと共にリードの入力コマンドの発行された際
に、該コマンドの入力されたクロック信号および該クロ
ック信号から1クロックおきの2サイクル毎にカラムア
ドレスバッファが2組のカラムアドレスをそれぞれ発生
し、前記の2組のカラムアドレスは2組のセンスアンプ
をそれぞれ選択し、前記センスアンプの2組のデータは
セルアレイ部を走行する第1のバスにそれぞれ転送さ
れ、前記第1のバスの2組のデータは第1のデータアン
プにより第2のバスにそれぞれ転送され、前記第2のバ
スの2組のデータは第2のデータアンプによりデータ出
力バッファに転送され、該データ出力バッファは1サイ
クル毎に前記の2組のデータを交互に外部出力し、前記
第1のバスは2ウェイ構成とされ、前記第2のバスは1
ウェイ構成とされ、前記第1のデータアンプは2サイク
ル毎に転送される2組の第1のデータを1サイクル毎に
前記第2のバスに転送し、前記第2のデータアンプは1
サイクル毎に第2のバスのデータを転送することを特徴
とする半導体記憶装置を提供する。
【0035】本発明においては、好ましくは、前記カラ
ムアドレスバッファ、前記データ出力バッファのタイミ
ングはクロック信号に同期し、前記第1のデータアンプ
は前記カラムデコーダの制御クロックの遅延により動作
し、前記第2のデータアンプは前記第1のデータアンプ
の制御信号の遅延ではなく前クロック信号に同期する、
ことを特徴とする。
【0036】また、本発明は、カラムアドレスバッファ
出力、カラムデコーダ、カラムスイッチ、センスアン
プ、リードバス、第1のデータアンプまでを、互いに並
設された複数パスからなる複数ウェイ構成し、複数の
ウェイの各ウェイ毎にメモリセルデータが個別にアクセ
スされ、複数のウェイの前記第1のデータアンプの出
力が1ウェイ構成のリードライトバスに共通接続され、
前記1ウェイ構成のリードバスのデータを入力しこれを
増幅する第2のデータアンプがクロック信号に同期して
ラッチすることを特徴とするクロック同期型の半導体記
憶装置を提供する。
【0037】本発明によれば、リードライトバスを共通
化した構成とし、第2のデータアンプをクロック信号に
同期して動作させるようにしたことにより、高速動作を
実現しながら、チップ面の増大を抑止するシンクロナス
DRAMに好適な半導体記憶装置を実現する。
【0038】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図1は本発明の一実施形態
に係る半導体記憶装置の構成を模式的に示すブロック図
である。図2は図1に示した本発明の一実施形態に係る
半導体記憶装置の動作を説明するためのタイミングチャ
ートである。なお、図1において、前記従来例を説明す
るために参照した図3、及び図5と同一の機能を有する
要素には同一の参照番号が付されている。また、前記従
来例で説明したものと同一の要素の説明は省略し、以下
では前記従来例との相違点を中心に本発明の一実施形態
を説明する。
【0039】図1を参照して、本実施形態においては、
アドレス信号(Aj)の入力から、メモリセルの読み出
しデータ出力(DQ)までのパスを、カラムアドレスバ
ッファYADDBUF、カラムデコーダ1、2、データ
ラッチ回路19の他に、更に第2のデータアンプ15の
4カ所で分割する。
【0040】カラムアドレスバッファYADDBUFと
カラムデコーダ1、2との間は10nsで動作させるた
めに分割せず、それぞれ2ウェイ、すなわちYSW1、
YSW2のパスを用意する。
【0041】カラムデコーダ1、2と第2のデータアン
プ15との間は1クロック周期である5ns+αで動作
し、第2のデータアンプ15とデータラッチ回路19と
の間は5ns−αで動作するように構成されている(カ
ラムデコーダ1、2とデータラッチ回路19の間は10
nsで動作する)。
【0042】さらに、カラムデコーダと第1のデータア
ンプとのは2ウェイ構成、すなわちRIO1、RIO
2の2つのパスを用意するが、リードライトパスRWS
B1は1ウェイのみとする。
【0043】すなわち、カラムアドレスバッファYAD
DBUFからの2つのパスYADD1、YADD2はそ
れぞれカラムデコーダ1、2に入力され、カラムデコー
ダ1、2のデコード出力(カラムスイッチYSW1、Y
SW2)はセンスアンプ3、4に入力され、ビット線信
号を増幅するセンスアンプ3、4の出力はそれぞれAN
Dゲート7、8を介してソース端子が接地されたnMO
SFET9、10(第1のデータアンプ)のゲート端子
に接続され、nMOSFET9、10はリードライトバ
スRWBS1に共通に接続され(オープンドレイン型構
成)、リードライトバスRWBS1はプルアップ抵抗と
して作用するpMOSFET11を介して第2のデータ
アンプ15に接続され、第2のデータアンプ15の出力
はデータラッチ回路19でラッチされ出力バッファ回路
19を介して出力信号DQとして出力される。なお、第
1のデータアンプを構成するANDゲート7、8は制御
信号PRO1、PRO2が低レベルの時、リードバスR
IO1、RIO2をnMOSFET9、10のゲート端
子に伝達する。また、pMOSFET11は、好ましく
は、nMOSFET9、10が共にオフ状態の時にリー
ドライトバスRWBS1の論理レベルが高レベルとな
り、また、nMOSFET9、10のいずれか一方がオ
ン状態であれば低レベルとなるように設計される。
【0044】なお、本実施形態においても、カラムデコ
ーダ1、2、第2のデータアンプ15、及びデータラッ
チ回路19はそれぞれ図7、図8、及び図9に示したよ
うな構成としてよい。
【0045】図2のタイミング図に示すように、本実施
形態においては、2つの第1のデータアンプは、制御信
号PRO1、PRO2を2サイクル周期(1サイクル周
期は5ns)で交互に動作させ、共通のリードライトバ
スRWBS1にデータを出力する(時分割的に出力す
る)。
【0046】さらに、第2のデータアンプ15は、制御
信号SDE1を1サイクル周期(5ns)で動作させ、
共通のリードライトバスRWBS1のデータをラッチす
る。
【0047】このために、第2のデータアンプ15にお
けるデータラッチ用の制御信号SDE1は、第1のデー
タアンプの制御信号であるPRO1からの遅延素子出力
ではなく、外部クロックCLKに完全に同期することに
なる(例えば図2のクロックサイクルC4と制御信号S
DE1を参照)。すなわち、第2のデータアンプ15の
制御信号SDE1は、図3及び図5に示すように前記従
来例では、第1のデータアンプの制御信号PRO1の遅
延信号として制御されるが、本実施形態においては、ク
ロック信号CLKに同期して制御されている。
【0048】図2に示すように、本実施形態は、リード
ライトバスRWBS1を1ウェイとして、動作周波数2
00MHzのシンクロナスDRAMを実現している。す
なわち、本実施形態においては、第2のデータアンプ1
5がクロックCLKに同期してリードライトバスRWS
B1のデータを増幅及びラッチする構成(「4段パイプ
ライン+2ビットプリフェッチ方式」)としたことによ
り、一I/O当りリードライトバスと第2のデータアン
プは1組ですみ、例えば図3を参照して説明した前記従
来例のパイプライン方式と比べ、チップ面積の増加を
0.5%(配線分0.6mm2)程度に抑えながら、高
速動作周波数及びアクセス時間の高速化を達成してい
る。
【0049】なお、以上の本発明の実施の形態の説明で
は、リードバスRIO1、RIO2、リードライトバス
RWBS1、RWBS2はあたかも単一の信号のように
図示されているが、相補型の組のデータであってもよい
ことは勿論である。また、本発明においては、リードバ
スは必ずしも2ウェイに限定されるものではない。
【0050】
【発明の効果】以上説明したように、本発明によれば、
リードライトバスは1ウェイのみで構成され、第1のデ
ータアンプは2サイクル毎に転送される2ウェイのリー
ドバスデータを1サイクル毎にリードライトバスに転送
し、第2のデータアンプは1サイクル毎にリードライト
バスデータを増幅及びラッチする構成としたことによ
り、リードライトバスは1ウェイですむことから、チッ
プ面積の増加が抑止して動作周波数の高速化を達成する
という効果を有する。具体的には、本発明によれば、前
記従来例と比べ、チップ面積の増加を0.5%(配線分
0.6mm2)程度に抑えられる。これは、汎用DRA
Mに対し、価格の増加分が約3%以内に収まることが要
求されるシンクロナスDRAMにとってその実用的価値
は極めて高い。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体記憶装置の構
成を説明するためのブロック図である。
【図2】本発明の一実施形態に係る半導体記憶装置の動
作を説明するためのタイミングチャートである。
【図3】従来の3段パイプライン方式の半導体記憶装置
の構成を説明するためのブロック図である。
【図4】図3に示した従来の半導体記憶装置の動作を説
明するタイミングチャートである。
【図5】従来の3段パイプライン−2ビットプリフェッ
チ併用方式の半導体記憶装置の構成を説明するためのブ
ロック図である。
【図6】図5に示した従来の半導体記憶装置の動作を説
明するためのタイミングチャートである。
【図7】カラムデコーダ1、2の回路構成例を示す図で
ある。
【図8】第2のデータアンプの回路構成例を示す図であ
る。
【図9】データラッチ回路の回路構成例を示す図であ
る。
【符号の説明】
YADDBUF カラムアドレスバッファ 1、2 カラムデコーダ 3、4 センスアンプ 5、6、13、14、18、109、110、111、
112、13、114、115、116、117、11
8、19、120、122、125、126、129、
130 インバータ 7、8、101、102、103、104 ANDゲー
ト 9、10、105、106、107、108、123、
128 nチャネルMOSFET(nMOSFET) 11、12、124、127 pチャネルMOSFET
(pMOSFET) 15、16 第2のデータアンプ 17 スイッチ素子 19 ラッチ回路 20、121 バッファ回路 Aj 入力アドレス信号 YADD1、YADD2 カラムアドレス YSW1、YSW2 カラムスイッチ RIO1、RIO2 リードバス RWBS1、RWBS2 リードライトバス RWBY 内部節点 DQ 出力データ信号 YSLB1、PRO1、PRO2、SDE1、SDE
2、DLA、OE 制御信号 5、7、9、11 第1のデータアンプ 6、8、10、12 第1のデータアンプ 20、21 データ出力バッファ(出力バッファ回路)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】カラムアドレスバッファ出力、カラムデコ
    ーダ、カラムスイッチ、センスアンプ、リードバス、第
    1のデータアンプ、リードライトバス、及び第2のデー
    タアンプからなるデータパスを有し、外部から入力され
    るクロック信号に同期して動作する半導体記憶装置にお
    いて、 前記リードライトバスを1ウェイで構成し、 前記カラムデコーダから前記第1のデータアンプまでの
    パスを2ウェイとし、前記各ウェイでメモリセルデータが同時にアクセスさ
    れ、前記各ウェイの 前記第1のデータアンプは前記クロ
    ック信号の2サイクル毎に前記各ウェイの前記センスア
    ンプから出力され前記各ウェイの前記リードバスにそれ
    ぞれ転送されるデータを1サイクル毎に前記リードライ
    トバスに交互に転送出力し、 前記第2のデータアンプが1サイクル毎に前記リードラ
    イトバスのデータを増幅及びラッチすることを特徴とす
    る半導体記憶装置。
  2. 【請求項2】外部入力されるクロック信号に同期して動
    作する半導体記憶装置において、 カラムアドレスと共にリードの入力コマンドの発行され
    た際に、 該コマンドの入力されたクロック信号および該クロック
    信号から1クロックおきの2サイクル毎にカラムアドレ
    スバッファが2組のカラムアドレスをそれぞれ発生し、 前記の2組のカラムアドレスは2組のセンスアンプをそ
    れぞれ選択し、 前記センスアンプの2組のデータはセルアレイ部を走行
    する第1のバスにそれぞれ転送され、 前記第1のバスの2組のデータは第1のデータアンプに
    より第2のバスにそれぞれ転送され、 前記第2のバスの2組のデータは第2のデータアンプに
    よりデータ出力バッファに転送され、 該データ出力バッファは1サイクル毎に前記の2組のデ
    ータを交互に外部出力し、 前記第1のバスは2ウェイ構成とされ、 前記第2のバスは1ウェイ構成とされ、 前記第1のデータアンプは2サイクル毎に転送される2
    組の第1のデータを1サイクル毎に前記第2のバスに転
    送し、 前記第2のデータアンプは1サイクル毎に第2のバスの
    データを転送することを特徴とする半導体記憶装置。
  3. 【請求項3】前記カラムアドレスバッファ、前記データ
    出力バッファのタイミングはクロック信号に同期し、 前記第1のデータアンプは前記カラムデコーダの制御ク
    ロックの遅延により動作し、 前記第2のデータアンプは前記第1のデータアンプの制
    御信号の遅延ではなく前クロック信号に同期する、 ことを特徴とする請求項1記載の半導体記憶装置。
  4. 【請求項4】カラムアドレスバッファ出力、カラムデコ
    ーダ、カラムスイッチ、センスアンプ、リードバス、第
    1のデータアンプまでを、互いに並設された複数のパス
    からなる複数ウェイ構成し、複数のウェイの各ウェイ毎にメモリセルデータが個別に
    アクセスされ、 複数のウェイの前記第1のデータアン
    プの出力が1ウェイ構成のリードライトバスに共通接続
    され、 前記1ウェイ構成のリードバスのデータを入力しこれを
    増幅する第2のデータアンプがクロック信号に同期して
    ラッチすることを特徴とするクロック同期型の半導体記
    憶装置。
  5. 【請求項5】前記共通リードライトバス上に、前記クロ
    ック信号の周期で複数のパスに設けられた前記第1のデ
    ータアンプの出力が時分割的に順次出力されることを特
    徴とする請求項1記載の半導体記憶装置。
  6. 【請求項6】前記複数のパスが2ウェイ構成からなり、
    2つの前記第1のデータアンプが、前記クロック信号の
    2サイクル周期で交互に動作され、前記共通のリードラ
    イトバスに2つの前記第1のデータアンプの出力を1サ
    イクル周期で交互に出力することを特徴とする請求項1
    記載の半導体記憶装置。
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