DE102004057232B4

DE102004057232B4 - Verfahren zum Betreiben einer Halbleiterspeichervorrichtung und Halbleiterspeichersystem

Info

Publication number: DE102004057232B4
Application number: DE102004057232A
Authority: DE
Inventors: Jean-Marc Dortu
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-11-26
Filing date: 2004-11-26
Publication date: 2013-04-11
Anticipated expiration: 2024-11-27
Also published as: US7499371B2; US20060140025A1; DE102004057232A1

Abstract

Verfahren zum Betreiben einer Halbleiterspeichervorrichtung, umfassend die Schritte: – Übertragen eines Kommandobefehls (Com), insbesondere eines Schreibbefehls (WR) oder Lesebefehls, an die Halbleiterspeichervorrichtung; – Übertragen eines Datensignals (DQ) an die oder von der Halbleiterspeichervorrichtung; und – Übertragen eines Datentaktsignals (WDQS) zum Latchen des Datensignals (DQ); wobei die Präambel (P), welche die Anzahl der Taktzyklen des Datentaktsignals zwischen der ersten Flanke des Datentaktsignals und dem ersten Bit (D0) des Datensignals (DQ) ist, einstellbar ist.

Description

Die Erfindung betrifft ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung und ein Halbleiterspeichersystem.
Beim Betrieb von Halbleiterspeichervorrichtungen wird zwischen dem Anlegen eines Schreib- oder Lesebefehls und der tatsächlichen Übertragung der Datenbits eine vorbestimmte Latenz bzw. Latency vorgesehen. Die Latenz gibt an, wieviele Taktzyklen nach dem Anlegen des Schreib- oder Lesebefehls die tatsächliche Übertragung der Datenbits erfolgt. Des weiteren ist eine sogenannte vorbestimmte Präambel vorgesehen, welche angibt, wieviele Taktzyklen zwischen der ersten Flanke eines Datentaktsignals und dem ersten übertragenen Bit des Datensignals vergehen.
Es ist somit eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung und ein Halbleiterspeichersystem bereitzustellen, welche auf einfache Weise ein sicheres Funktionieren der Halbleiterspeichervorrichtung für verschiedene Frequenzen gewährleisten, ohne dabei die Leistung der Halbleiterspeichervorrichtung zu verschlechtern.
Aus der DE 102 12 642 A1 sind ein Halbleiterspeichersystem mit einer Speichervorrichtung und einer Prozessoreinheit und ein Verfahren zum Betreiben eines solchen Halbleitersystems bekannt, bei denen Kommandobefehle, Datensignale und Datentaktsignale zwischen der Speichervorrichtung und der Prozessoreinheit übertragen werden. Die Präambel bei der Übertragung ist dabei einstellbar.
Diese Aufgabe wird gemäß der vorliegenden Erfindung gelöst durch ein Verfahren mit den in Anspruch 1 angegebenen Merkmalen und ein Halbleiterspeichersystem mit den in Anspruch 6 angegebenen Merkmalen.
Durch die Möglichkeit, daß die Präambel einstellbar ist, kann die Halbleiterspeichervorrichtung auf einfache Weise in einer Mehrzahl von Frequenzbereichen ohne Einbußen bei der Leistung betrieben werden.
Für eine bestimmte Betriebsfrequenz steigt die Flankenpositionierungsgenauigkeit mit steigender Anzahl von Präambelzyklen. Dies ist damit zu erklären, daß sich eine stehende Welle auf der Datentaktleitung bildet. Die höchste Genauigkeit würde erreicht werden, wenn die Anzahl der Präambelzyklen gegen unendlich geht. In diesem Fall würde das Datentaktsignal einer Clock bzw. einem Taktsignal ähneln. In der Anwendung ist dies jedoch nicht möglich. Somit wird eine vorbestimmte maximale Anzahl an Taktzyklen als Präambel vorgesehen, für welche eine akzeptierbare Flankenpositionierungsgenauigkeit erreicht werden kann. Da bei steigender Frequenz die Periodendauer immer kleiner wird, ist die Flankenpositionierungsgenauigkeit des Datentaktsignals kritischer je höher die Betriebsfrequenz ist. Eine geforderte Genauigkeit wird dadurch erreicht, daß eine größere Anzahl Präambelzyklen vorgesehen wird.
Vorzugsweise ist die Präambel mit Hilfe eines Konfigurationsbefehls einstellbar und das Verfahren umfaßt einen Schritt des Einstellens der Präambel.
Der Konfigurationsbefehl ist vorzugsweise ein mode-register-set-Befehl (MRS Befehl).
Der Konfigurationsbefehl bzw. die Konfigurationsbefehlsfolge wird vorzugsweise zumindest zu Beginn des Betriebs an die Halbleiterspeichervorrichtung übertragen. Des weiteren kann während des Betriebs ein oder mehrmals eine Konfigurationsbefehlsfolge übertragen werden.
Bevorzugt ist in dem Konfigurationsbefehl zumindest ein vorbestimmbares Bit für die Einstellung der Präambel vorgesehen.
Durch geeignetes Belegen des bzw. der Bit(s) für die Einstellung der Präambel kann die Länge der Präambel auf einfache Weise festgelegt werden.
Weiter bevorzugt ist der Konfigurationsbefehl derart ausgestaltet, daß die Präambel gleich der Latenz ist, wobei die Latenz die Anzahl der Taktzyklen zwischen dem Kommandobefehl und der ersten Flanke des Datensignals ist.
Es kann somit weiterhin vorgesehen sein, daß die Einstellung der Präambel an die Einstellung der Latenz gekoppelt ist.
Vorzugsweise ist die Präambel mit Hilfe eines Konfigurationsbefehls einstellbar.
In dem Konfigurationsbefehl kann zumindest ein vorbestimmbares Bit für die Einstellung der Präambel vorgesehen sein.
Bevorzugt ist der Konfigurationsbefehl derart ausgestaltet, daß die Präambel gleich der Latenz ist, wobei die Latenz die Anzahl der Taktzyklen zwischen dem Kommandobefehl und der ersten Flanke des Datensignals ist.
Weitere Merkmale, Aufgaben und Vorteile der vorliegenden Erfindung werden offensichtlich aus der nachfolgenden detaillierten Beschreibung bevorzugter Ausführungsformen mit Bezug auf die Zeichnung, wobei
1 ein Signalverlaufsdiagramm beim Schreiben von Daten in die Halbleiterspeichervorrichtung für verschiedene Werte der Präambel und Latenz zeigt.
Nachfolgend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung mit Bezug auf 1 beschrieben.
1 zeigt ein Signalverlaufsdiagramm für Signale während des Schreibens von Daten in eine Halbleiterspeichervorrichtung. In 1 sind drei Signalverläufe, I, II und III, dargestellt, welche den Signalverlauf eines Schreibdatentaktsignals WDQS und des dazugehörigen Datensignals DQ für unterschiedliche Werte einer Latenz bzw. Schreiblatenz bzw. Write Latency WL und einer Präambel bzw. preamble P darstellt. In dem in 1 gezeigten Signaldiagramm bezeichnet das Signal CLK das allgemeine Taktsignal, welches zum Betreiben der Halbleiterspeichervorrichtung verwendet wird. CLK# ist hierbei das hierzu inverse Taktsignal. Der Signalverlauf Com zeigt den Signalverlauf von Befehlen an die Halbleiterspeichervorrichtung an. Der Signalverlauf Addr zeigt den Signalverlauf eines Adressierungssignals an.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Betreiben einer Halbleiterspeichervorrichtung bereitgestellt, bei welchem die Präambel wie nachfolgend im Detail beschrieben einstellbar ausgestaltet ist, so daß die Präambel an die jeweilige Betriebsfrequenz der Halbleiterspeichervorrichtung angepaßt werden kann. Insbesondere wird die Präambel für niedrige Betriebsfrequenzen geringer gewählt als für hohe Betriebsfrequenzen.
Beim Betrieb von Halbleiterspeichervorrichtung und insbesondere beim Übertragen eines Lese- oder Schreibbefehls an eine Halbleiterspeichervorrichtung ist aufgrund der jeweiligen Ausgestaltung der Halbleiterspeichervorrichtung eine Latenz bzw. Latenzzeit bzw. Latency notwendig. Dies ist die Zeitspanne zwischen dem Anlegen des Kommandos (Schreiben oder Lesen) und der Übertragung des ersten Datenbits. Die Latenz ergibt sich insbesondere durch die Signallaufzeiten in der Halbleiterspeichervorrichtung. Die Latenz wird vorzugsweise als ein Vielfaches einer Taktperiode angegeben.
Des weiteren wird bei dem Betreiben der Halbleiterspeichervorrichtung eine Präambel vorgesehen, welche die Zeitspanne zwischen der ersten Flanke des Datentaktsignals und dem ersten übertragenen Datenbit ist. Die Präambel wird vorzugsweise als Anzahl von Taktzyklen angegeben, welche verstreichen bevor das erste Datenbit übertragen wird. Das Datentaktsignal ist ein Signal, welches jeweils im wesentlichen nur für die Zeitspanne erzeugt wird, in welcher ein Lesen oder Schreiben von Daten in bzw. aus der Halbleiterspeichervorrichtung erfolgen soll. Das Datentaktsignal wird insbesondere aus dem allgemeinen Taktsignal generiert und ist ein im wesentlichen nicht kontinuierliches Taktsignal, d. h. das Datentaktsignal ist ein Taktsignal, welches nur innerhalb vorbestimmbarer Zeitspannen vorhanden ist.
Wenn das Datentaktsignal an die Datentaktsignalleitung angelegt wird, entsteht zunächst eine stehende Welle auf der Datentaktsignalleitung. Auf Grund der stehenden Welle ist die Flankenpositionierungsgenauigkeit der Flanken des Datentaktsignals zunächst niedrig. Als Folge der stehenden Welle kann die Setup-Zeit und die Hold-Zeit, welche für eine Übertragung der Datensignale benötigt wird, nicht eingehalten werden, was zu einer fehlerhaften Datenübertragung führt. Die Setup-Zeit ist hierbei diejenige Zeitspanne vor einer Flanke eines Datentaktsignals, in welcher ein Datensignal, welches mit der Flanke eingelesen werden soll, einen vorbestimmten Wert aufweisen muß. Die Hold-Zeit ist hierbei, diejenige Zeitspanne nach einer Flanke eines Datentaktsignals, in welcher ein Datensignal, welches mit der Flanke eingelesen werden soll, einen vorbestimmten Wert aufweisen muß. Je mehr Zeit nach dem Anlegen des Datentaktsignals verstrichen ist, um so höher ist die Flankenpositionierungsgenauigkeit.
Für eine bestimmte Betriebsfrequenz steigt die Flankenpositionierungsgenauigkeit mit steigender Anzahl von Präambelzyklen. Die höchste Genauigkeit würde erreicht werden, wenn die Anzahl der Präambelzyklen gegen unendlich geht. In diesem Fall würde das Datentaktsignal einer Clock bzw. einem Taktsignal ähneln. In der Anwendung ist dies jedoch nicht möglich. Somit wird eine vorbestimmte maximale Anzahl an Taktzyklen als Präambel vorgesehen, für welche eine geforderte Flankenpositionierungsgenauigkeit erreicht werden kann. Da bei steigender Frequenz die Periodendauer immer kleiner wird, ist die Flankenpositionierungsgenauigkeit des Datentaktsignals kritischer je höher die Betriebsfrequenz ist. Eine geforderte Genauigkeit wird dadurch erreicht, daß eine größere Anzahl Präambelzyklen vorgesehen wird. Im Gegensatz dazu wird bei einer niedrigeren Betriebsfrequenz eine geringere Anzahl an Taktzyklen benötigt, da die Taktzyklen eine längere Periodendauer aufweisen.
Das Datentaktsignal kann erst erzeugt werden, wenn ein Schreib- oder Lesebefehl an die Halbleiterspeichervorrichtung angelegt wird. Da die Präambel direkt assoziiert ist mit der ersten Flanke des Datentaktsignals kann der Wert der Latenz nicht geringer sein als der Wert für die Präambel.
Wie vorstehend ausgeführt, ist es erforderlich, daß beim Betrieb der Halbleiterspeichervorrichtung die Bedingung Latenz ≥ Präambel erfüllt ist. Somit kann durch Variieren der Präambel, und insbesondere Verringern der Präambel für geringe Betriebsfrequenzen auch die Latenz entsprechend verringert werden.
Es kann vorgesehen sein, daß die Präambel mit Hilfe eines Konfigurationsbefehls einstellbar ist. Der Konfigurationsbefehl ist vorzugsweise ein mode-register-set-Befehl (MRS Befehl).
Der Konfigurationsbefehl bzw. die Konfigurationsbefehlsfolge wird vorzugsweise zumindest zu Beginn des Betriebs an die Halbleiterspeichervorrichtung übertragen. Des weiteren kann während des Betriebs ein oder mehrmals eine Konfigurationsbefehlsfolge übertragen werden. Insbesondere kann in dem Konfigurationsbefehl ein oder mehr Bits für die Einstellung der Präambel vorgesehen werden.
Des weiteren ist es möglich, die Einstellung für die Präambel mit der Definition für die Latenz in der Konfiguration bzw. dem Mode Register der Halbleiterspeichervorrichtung vorzusehen. Insbesondere kann hierbei die Definition der Länge der Präambel mit der Definition der Länge der Latenz kombiniert bzw. gekoppelt werden. In einem solchen Fall ist es von Vorteil, daß die Präambel und die Latenz denselben Wert aufweisen.
Nachfolgend werden drei Beispiele für unterschiedliche Werte der Latenz und der Präambel mit Bezug auf 1 beschrieben. In 1 ist der Signalverlauf für ein Schreiben von Daten in die Halbleiterspeichervorrichtung dargestellt. Ein entsprechender Signalverlauf ergibt sich ebenfalls für ein Lesen von Daten aus der Halbleiterspeichervorrichtung. Hierbei ist zu beachten, daß während des Lesens von Daten das Datentaktsignal zu dem Datensignal „edge-aligned” bzw. flankenausgerichtet ist. Dies bedeutet insbesondere, daß die Flanke des Datensignals gleichzeitig mit der Flanke des Datentaktsignals kommt. Im Gegensatz hierzu sind das Datentaktsignal und das Datensignal beim Schreiben von Daten „center-aligned”, was bedeutet, daß im wesentlichen die zeitliche Mitte eines Datenbits des Datensignals gleichzeitig mit einer Flanke eines Datentaktsignals kommt.
Zunächst wird das mit I gekennzeichnete Beispiel im Detail beschrieben. Es sollte beachtet werden, daß der Signalverlauf des CLK-Signals, des Com-Signals und des Addr-Signals für alle drei Beispiele gleich ist.
In dem dargestellten Beispiel wird eine Schreiblatenz WL von 1 und eine Präambel P ebenfalls mit dem Wert 1 angenommen.
Zum Zeitpunkt 0 wird ein Schreibbefehl WR an die Halbleiterspeichervorrichtung übermittelt. Das Datentaktsignal WDQS wird aktiviert. Im vorliegenden Fall fällt die erste Flanke des Datentaktsignals WDQS im wesentlichen mit dem Übermitteln des Schreibbefehls WR zum Zeitpunkt 0 zusammen. Da die Schreiblatenz WL und die Präambel P jeweils den Wert 1 aufweisen, wird zum Zeitpunkt 1, d. h. eine Taktperiode später, das erste Datenbit D0 übertragen. Das Datentaktsignal WDQS läuft solange weiter, bis alle Datenbits D1 bis D3 eingelatcht bzw. eingeklinkt bzw. übertragen wurden.
In dem mit II bezeichneten Beispiel wird eine Schreiblatenz WL von 3 und eine Präambel von 1 angenommen. In diesem Fall beginnt das Datentaktsignal WDQS erst zum Zeitpunkt 2, d. h. zwei Taktperioden nach dem Übertragen des Schreibkommandos WR. Zu einem nachfolgenden Zeitpunkt 3, d. h. drei Taktperioden nach der Übertragung des Schreibsignals WR (was der Latenz entspricht) und eine Taktperiode nach der ersten Flanke des Datentaktsignals WDQS (was der Präambel entspricht) die Übertragung der Datenbits D0 bis D3.
In dem mit III bezeichneten Beispiel wird eine Schreiblatenz WL von 3 und eine Präambel von ebenfalls 3 angenommen. Dieses Beispiel ist ähnlich zu dem mit I bezeichneten Beispiel, wobei die Datenbits erst nach drei Taktperioden, d. h. zu einem Zeitpunkt 3 übertragen werden.
Bezugszeichenliste

WL

Schreiblatenz bzw. Write Latency

P

Präambel

CLK

allgemeines Taktsignal

Com

Befehlssignal

Addr

Adressierungssignal

WDQS

Datentaktsignal für ein Schreiben

DQ

Datensignal

Claims

Verfahren zum Betreiben einer Halbleiterspeichervorrichtung, umfassend die Schritte: – Übertragen eines Kommandobefehls (Com), insbesondere eines Schreibbefehls (WR) oder Lesebefehls, an die Halbleiterspeichervorrichtung; – Übertragen eines Datensignals (DQ) an die oder von der Halbleiterspeichervorrichtung; und – Übertragen eines Datentaktsignals (WDQS) zum Latchen des Datensignals (DQ); wobei die Präambel (P), welche die Anzahl der Taktzyklen des Datentaktsignals zwischen der ersten Flanke des Datentaktsignals und dem ersten Bit (D0) des Datensignals (DQ) ist, einstellbar ist.
Verfahren gemäß Anspruch 1, wobei die Präambel (P) mit Hilfe eines Konfigurationsbefehls einstellbar ist und das Verfahren einen Schritt des Einstellens der Präambel umfasst.
Verfahren gemäß Anspruch 2, wobei in dem Konfigurationsbefehl zumindest ein vorbestimmbares Bit für die Einstellung der Präambel (P) vorgesehen ist.
Verfahren gemäß Anspruch 2 oder 3, wobei der Konfigurationsbefehl derart ausgestaltet ist, dass die Präambel (P) gleich der Latenz (WL) ist, wobei die Latenz (WL) die Anzahl der Taktzyklen eines allgemeinen Taktsignals zwischen dem Kommandobefehl und der ersten Flanke des Datentaktsignals zum Latchen des Datensignals (DQ) ist.
Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die Präambel (P) für niedrige Betriebsfrequenzen der Halbleiterspeichervorrichtung geringer als für hohe Betriebsfrequenzen der Halbleiterspeichervorrichtung ist.
Halbleiterspeichersystem umfassend: – eine Halbleiterspeichervorrichtung; – eine Prozessoreinheit, welche ausgelegt ist, um – einen Kommandobefehl (Com), insbesondere einen Schreibbefehl (WR) oder einen Lesebefehl, an die Halbleiterspeichervorrichtung zu übertragen, wobei das Halbleiterspeichersystem ausgelegt ist, um – ein Datensignal (DQ) an die oder von der Halbleiterspeichervorrichtung zu übertragen; und – ein Datentaktsignal (WDQS) zum Latchen des Datensignals (DQ) zu übertragen; wobei die Präambel (P), welche die Anzahl der Taktzyklen des Datentaktsignals zwischen der ersten Flanke des Datentaktsignals und dem ersten Bit des Datensignals (DQ) ist, einstellbar ist.
System gemäß Anspruch 6, wobei die Präambel (P) mit Hilfe eines Konfigurationsbefehls einstellbar ist.
System gemäß Anspruch 7, wobei in dem Konfigurationsbefehl zumindest ein vorbestimmbares Bit für die Einstellung der Präambel (P) vorgesehen ist.
System gemäß Anspruch 7 oder 8, wobei der Konfigurationsbefehl derart ausgestaltet ist, dass die Präambel (P) gleich der Latenz (WL) ist, wobei die Latenz (WL) die Anzahl der Taktzyklen eines allgemeinen Taktsignals zwischen dem Kommandobefehl und der ersten Flanke des Datentaktsignals zum Latchen des Datensignals (DQ) ist.
System gemäß einem der Ansprüche 6 bis 9, wobei die Präambel (P) für niedrige Betriebsfrequenzen der Halbleiterspeichervorrichtung geringer als für hohe Betriebsfrequenzen der Halbleiterspeichervorrichtung ist.