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Die
vorliegende Erfindung betrifft eine Schaltungsanordnung und ein
Verfahren zur Übertragung digitaler
Signale.
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Eine
Schaltungsanordnung zur Übertragung von
digitalen Signalen ist beispielsweise ein sogenannter Memory Controller,
der mit einem Datenspeicher verbunden ist. Der Datenspeicher ist
beispielsweise als sogenanntes DRAM (Dynamic Random Access Memory)
ausgeführt.
Der Datenspeicher enthält insbesondere
Daten, auf die während
eines Speicherzugriffs vom Memory Controller zugegriffen wird. Die
elektrische Verbindung zwischen dem Memory Controller und dem Datenspeicher
ist üblicherweise über ein
Bussystem hergestellt.
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Es
ist im allgemeinen zu beobachten, daß Memory Controller oder Mikroprozessoren
zur Steigerung des Datendurchsatzes mit steigenden Verarbeitungsgeschwindigkeiten
und damit auch steigenden Übertragungsfrequenzen
betrieben werden. Insbesondere aus diesem Grund ist man bestrebt,
die Verarbeitungsgeschwindigkeiten beziehungsweise die Übertragungsfrequenz
auf dem entsprechenden Bussystem ebenfalls zu erhöhen, um
die Gesamtleistung des Systems nicht einzuschränken. Dies kann im allgemeinen
jedoch zu physikalischen und/oder elektrischen Problemen führen. Insbesondere
bei verhältnismäßig langen
Bussystemen, an denen mehrere Datenspeicher angeschlossen sind,
können mit
zunehmenden Übertragungsfrequenzen
starke Reflexionen und Störungen
von zu übertragenden
Signalen entstehen. Diese können
die Signalqualität und
damit die Detektierbarkeit der zu übertragenden Daten beeinträchtigen.
Diese Reflexionen und Störungen
sind beispielsweise bedingt durch eine Vielzahl von angeschlossenen
Datenspeichern und die damit eingeschränkten Möglichkeiten zur geeigneten Anpassung
der elektrischen Parameter und/oder durch begrenzte elektri sche
Eigenschaften der Bussysteme und der angeschlossenen Datenspeicher. Eine
andere Möglichkeit
zur Erhöhung
des Datendurchsatzes bei der Übertragung
digitaler Signale besteht darin, das Bussystem zur Übertragung
von sogenannten Multilevel-Signalen auszubilden. Multilevel-Signale
sind allgemein Signale mit mehr als zwei Spannungspegeln zur Repräsentation
von logischen Zuständen.
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Aus
der
JP 09246973 A ist
eine Schaltung zum Modulieren und Demodulieren von Datensignalen
bekannt. Die Datensignale werden vor ihrer Übertragung in einer pulsweiten
Modulationseinheit codiert und nach ihrer Übertragung in einer pulsweiten Demodulationseinheit
decodiert.
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Aus
der
US 6256557 B1 ist
ein Kommunikationssystem bekannt, bei dem eine Kommunikation zwischen
einem Codierer und einem Decodierer über einen seriellen Datenbus
stattfindet. Serielle Daten werden in plusweitenmodulierte Pulse
für die Übertragung über den
seriellen Datenbus codiert, wobei mit einem Puls jeweils zwei Datenbits übertragen werden.
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Aus
der
DE 3831296 A1 ist
eine Anordnung bekannt, bei der eine optische Kommunikationseinheit
ein elektrisches Signal mit einer Pulsweitenmodulation in ein pulsweitenmoduliertes
optisches Signal umformt.
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Diese
Aufgabe wird gelöst
durch eine Schaltungsanordnung gemäß Patentanspruch 1 und durch ein
Verfahren gemäß Patentanspruch
10.
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Gemäß der Erfindung
werden zur Übertragung
digitaler Signale binäre
Signale in eine Serie von Pulsen transformiert, wobei die Pulse
abhängig von
einem Informationsgehalt der binären
Signale in ihrer Pulsweite moduliert werden. Entsprechend weist
die erfindungsgemäße Schaltungsanordnung eine
erste Signalleitung zur Übertragung
von binären Signalen
auf sowie eine Modulierungseinheit, die mit der ersten Signalleitung verbunden
ist. Die Modulierungseinheit empfängt die binären Signale der ersten Signalleitung
und transformiert diese in eine Serie von Pulsen und gibt diese
an eine zweite Signalleitung aus. Die transformierten Pulse werden
von der Modulierungseinheit abhängig
von einem Informationsgehalt der binären Signale in ihrer Pulsweite
moduliert.
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Durch
die Erfindung wird ein vergleichsweise hoher Datendurchsatz bei
weiterhin guter Detektierbarkeit der zu übertragenden Signale ermöglicht,
da mit Hilfe eines modulierten Pulses mehr als ein Datenbit auf
einer einzelnen Signalleitung während
eines Taktzyklus beziehungsweise während eines halben Taktzyklus
(insbesondere bei einem sogenannten DDR DRAN mit doppelter Datenrate) übertragen werden
kann. Die modulierten Pulssignale können von einer Empfängerschaltung
empfangen und ausgewertet werden. Da zur Feststellung des Informationsgehaltes
der übertragenen
Daten die Pulsweite der übertragenen
Pulse herangezogen wird, sind Signalpegeländerungen beispielsweise infolge
von Signalrauschen für
die Auswertung der übertragenen Daten
nicht so kritisch wie bei herkömmlichen Übertragungssystemen.
Damit besteht die Möglichkeit, die Übertragungsfrequenz
gegenüber
herkömmlichen Übertragungssystemen
weiter zu erhöhen.
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In
einer Weiterbildung der Erfindung wird in Abhängigkeit eines Zustands eines
der binären
Signale ein Signalpegel der Pulse variiert. Damit kann die Datenübertragungsrate
nochmals gesteigert werden, da neben der Pulsweite der modulierten
Pulse außerdem
deren Signalpegel zur Auswertung der übertragenen Daten herangezogen
werden kann. Beispielsweise wird in Abhängigkeit eines ersten Zustandes
eines der binären
Signale ein Signalpegel der modulierten Pulse invertiert im Vergleich
zu einer Übertragung
der Pulse infolge eines zweiten Zustandes des einen der binären Signale.
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In
einer Weiterbildung der Erfindung ist eine Empfängereinheit vorgesehen, die
mit der zweiten Signalleitung verbunden ist. Die Empfängereinheit empfängt die
Pulse und integriert die Pulssignale jeweils zu einem integrierten
Signal über
die Zeit und decodiert aus dem integrierten Signal wenigstens ein binäres Signal.
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In
einer weiteren vorteilhaften Ausführungsform der Erfindung ist
an der Modulierungseinheit ein Anschluß für ein Datenreferenzsignal vorgesehen, der
mit der Empfängereinheit
verbunden ist. Das Datenreferenzsignal dient hierbei zur Synchronisation der
Modulierungseinheit und der Empfängereinheit.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand
abhängiger
Ansprüche.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
der vorliegenden Erfindung darstellen, näher erläutert. Es zeigen
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1 eine
Ausführungsform
einer erfindungsgemäßen Schaltungsanordnung,
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2 ein
beispielhaftes Signaldiagramm zur Darstellung des erfindungsgemäßen Verfahrens,
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3 ein
weiteres beispielhaftes Signaldiagramm zur Darstellung des erfindungsgemäßen Verfahrens,
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4 eine
Ausführungsform
einer erfindungsgemäßen Modulierungseinheit,
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5 ein
beispielhaftes Signaldiagramm während
des Betriebs einer Modulierungseinheit gemäß 4,
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6 eine
Ausführungsform
einer erfindungsgemäßen Empfängereinheit,
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7 ein
beispielhaftes Signaldiagramm während
des Betriebs einer Empfängereinheit
gemäß 6.
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In
den Figuren sind gleiche oder einander entsprechende Signale oder
Schaltungsteile mit gleichen Bezugszeichen bezeichnet.
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In 1 ist
eine Ausführungsform
einer erfindungsgemäßen Schaltungsanordnung
zur Übertragung
digitaler Signale gezeigt. Eine Signalleitung 1 dient zur Übertragung
von binären
Signalen B0 und B1. Die Signalleitung 1 ist mit einer Modulierungseinheit 10 verbunden.
Eine zweite Signalleitung 2 ist mit der Modulierungseinheit 10 und
mit einer Empfängereinheit 20 verbunden,
die ihrerseits mit einer Signalleitung 3 zur Übertragung
binärer
Signale B0 und B1 verbunden ist. Die Modulierungseinheit 10 empfängt die
binären
Signale B0 und B1 auf der Signalleitung 1 und transformiert
diese in eine Serie von Pulsen DQ, wobei die Pulse abhängig von
dem Informationsgehalt der binären
Signale B0 und B1 in ihrer Pulsweite moduliert sind. Die Empfängereinheit 20 empfängt die
Pulse DQ und weist eine Integratorschaltung auf, die die Pulssignale
jeweils zu einem integrierten Signal über die Zeit aufintegriert.
Die Empfängereinheit
decodiert ferner aus dem integrierten Signal die binären Signale
B0 und B1 auf der Signalleitung 3.
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Ein
beispielhaftes Signaldiagramm zur Erläuterung dieses Verfahrens zur Übertragung
digitaler Signale ist anhand 2 gezeigt.
Im linken Teil der 2 ist dargestellt, wie das binäre Signal
B0 mit dem Zustand 1 in einen entsprechenden Puls DQ mit modulierter
Pulsweite transformiert wird. Im Gegensatz dazu weist ein transformierter
Puls für
das binäre
Signal B0 = 0 eine kürzere
Pulsweite auf. Die Pulssignale werden der Empfängereinheit 20 zugeführt, die
die Pulssignale jeweils zu einem integrierten Signal INT über die
Zeit aufintegriert. Dies entspricht der gestrichelten Fläche der
jeweiligen Pulssignale. Zum Zeitpunkt t0 wird der Integrationsvorgang
gestartet. Zum Zeitpunkt t1 endet der Integrationsvorgang, wobei
der Zeitpunkt t1 beispielsweise abhängig von einem Taktsignal festgelegt
ist. Das heißt,
die Integration der Pulssignale DQ wird während der festgelegten Zeitspanne
t0 bis t1 durchgeführt.
Diese Zeitspanne wird abhängig
von der Taktrate des Taktsignals eingestellt. Zum Zeitpunkt t2 wird
die Integratorschaltung in ihren Ausgangszustand rückgesetzt.
In dem Zeitraum zwischen t1 und t2 wird das integrierte Signal INT
ausgewertet. Für
den Fall B0 = 1 weist das integrierte Signal INT einen höheren Signalpegel
auf als bei Detektion des Pulses entsprechend dem Signal B0 = 0.
In 2 ist beispielhaft eine Datenübertragung bei einem DDR DRAM Speicher
gezeigt, bei dem bei jedem Flankenwechsel eines Taktsignals Daten übertragen
werden. Dementsprechend werden die Daten innerhalb einer halben
Taktperiodendauer 1/2 tCK übertragen.
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Im
rechten Teil der 2 ist ein Signaldiagramm zur
Darstellung eines Verfahrens zur Übertragung digitaler Signale
gezeigt, bei dem innerhalb eines halben Taktzyklus (1/2 tCK) zwei
Datenbits übertragen
werden. Die vier unterschiedlichen möglichen Zustände der
Datenbits werden durch jeweils einen Puls DQ mit modulierter Pulsweite übertragen,
wobei sich die Pulse in ihrer Pulsweite je nach Zustand der binären Signale
unterscheiden. Im vorliegenden Ausführungsbeispiel wird die Kombination
der Datenbits B0/B1 = 11 in einen Puls DQ mit längster Pulsweite transformiert,
die Kombination der Datenbits B0/B1 = 00 in einen Puls DQ mit kürzester
Pulsweite. Entsprechend weist das integrierte Signal INT vier unterschiedliche
Signalpegel zum Zeitpunkt t1 auf. Insgesamt wurde im rechten Teil
der 2 der Datendurchsatz ohne Erhöhung der Übertragungsfrequenz verdoppelt.
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In 3 ist
ein weiteres beispielhaftes Signaldiagramm zur Darstellung des erfindungsgemäßen Verfahrens
gezeigt. Im oberen Teil der 3 werden
während
der halben Taktperiodendauer 1/2 tCK jeweils 1-Bit-Signale entsprechend
dem Datenbit B0 übertragen.
Wie anhand der Pulssignale DQ10 bis DQ12 dargestellt werden unterschiedliche
Pulsfolgen übertragen.
Im unteren Teil der 3 ist eine Signalübertragung
veranschaulicht, bei der innerhalb einer halben Taktperiodendauer
1/2 tCK zwei Bits entsprechend der Datenbits B0, B1 übertragen
werden. Die Pulssignale DQ20 bis DQ22 veranschaulichen unterschiedliche
Signalfolgen.
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In 4 ist
eine Ausführungsform
einer erfindungsgemäßen Modulierungseinheit
dargestellt. Die Modulierungseinheit 10 weist eine Treiberschaltung 14 zur
Ausgabe von Pulsen DQ an die Signalleitung 2 auf. Weiterhin
ist eine Auswahlschaltung 11 vorgesehen, welche die binären Signale
B0 und B1 der Signalleitung 1 empfängt. Weiterhin weist die Modulierungseinheit 10 eine
Ablaufsteuerung 12 auf, die Taktsignale T1 bis T4 generiert,
deren Flanken zueinander zeitversetzt sind, wie insbesondere anhand 5 verdeutlicht.
Die Taktsignale T1 bis T4 werden von der Auswahlschaltung 11 empfangen.
Weiterhin ist ein Anschluß für ein Datenreferenzsignal
DQS vorgesehen, das aus dem Signal STRB über ein D-Flipflop und einen
Treiber generiert wird und zur zeitlichen Synchronisation der Modulierungseinheit 10 mit
der Empfängereinheit 20 aus 1 dient. Hierbei
kann ein DQS-Signal für
mehrere DQ-Pulse verwendet werden. Unter der Annahme, daß der Schaltungsteil 13 zunächst nicht
vorgesehen wird, ist ein Rücksetzeingang
RST der Treiberschaltung 14 mit dem Ausgang der Auswahlschaltung 11 verbunden,
an dem das Signal TRS anliegt. Der Setzeingang ST der Treiberschaltung 14 ist
in diesem Fall mit einem Anschluß für das Setzsignal STRB verbunden.
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Weiterhin
ist in 4 ein logischer Schaltungsteil 13 dargestellt,
der UND-Gatter 131 bis 134 und ODER-Gatter 135 und 136 aufweist.
Der Schaltungsteil 13 ist zwischen die Treiberschaltung 14 und den
Ausgang der Auswahlschaltung 11 geschaltet. Dieser Schaltungsteil 13 ist
notwendig, um in Abhängigkeit
eines Zustands des binären
Signals 22 einen Signalpegel eines auszugebenden Pulses
zu variieren, im vorliegenden Ausführungsbeispiel zu invertieren.
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In 5 ist
ein beispielhaftes Signaldiagramm während des Betriebs der Modulierungseinheit
gemäß 4 gezeigt.
Die Flanken der Taktsignale T1 bis T4 werden von der Ablaufsteuerung 12 zueinander
zeitversetzt erzeugt. Durch die Auswahlschaltung 11 wird
eines der Taktsignale T1 bis T4 in Abhängigkeit des Informationsgehaltes
beziehungsweise des Zustands der binären Signale B0, B1 ausgewählt und
an den Ausgang der Auswahlschaltung 11 zur Ausgabe des
Signals TRS weitergeleitet. Damit werden in Abhängigkeit der Zustände der
binären Signale
B0, B1 Pulssignale DQ0 und DQ1 erzeugt, die sich in ihren Pulsweiten
unterscheiden. In Abhängigkeit
des Zustandes des binären
Signals B2 werden die jeweiligen Pulssignale invertiert oder nicht-invertiert
ausgegeben. Dies ist verdeutlicht anhand der jeweils unterschiedlichen
Signalverläufe
der Pulssignale DQ0 und DQ1, die infolge eines unterschiedlichen
Zustands des binären
Signals B2 erzeugt werden. Beispielhaft wird in 5 durch
die Auswahlschaltung 11 infolge des Zustands B1/B0 = 10
das Taktsignal T3 ausgewählt
und an den Ausgang der Auswahlschaltung 11 als Signal TRS
weitergeleitet. Bei einem Zustand B1/B0 = 01 wird das Taktsignal
T2 ausgewählt.
Das Bit B2 entscheidet über
den Signalpegel, das heißt
in diesem Beispiel über
eine invertierte oder nicht-invertierte
Signalübertragung.
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In 6 ist
eine Ausführungsform
einer erfindungsgemäßen Empfängereinheit 20 gezeigt.
Die Empfängereinheit 20 weist
eine Integratorschaltung auf, die vereinfacht durch den Widerstand
R1 und die Kapazität
C gebildet ist. Die Integratorschaltung ist über einen Schalter SW1 mit
der Signalleitung 2 verbunden. An der Integratorschaltung
ist das anhand 2 erläuterte integrierte Signal INT
abgreifbar. Der Ausgang der Integratorschaltung mit dem Signal INT
ist über
einen Schalter SW2 mit Massepotential verbindbar.
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Zur
Detektion des integrierten Signals INT ist eine Komparatorschaltung 22 mit
Komparatoren K2 bis K5 vorgesehen. Diese weist im vorliegenden Ausführungsbeispiel
eine Widerstandsserienschaltung der Widerstände R2 bis R5 auf, die mit
einem Anschluß einer
Referenzspannungsquelle Vref2 verbunden ist. An der Widerstandsserienschaltung
werden jeweilige Potentiale der einzelnen Widerstände abgegriffen
und als Referenzpotentiale jeweiligen Komparatoren K2 bis K5 zugeführt. Den
jeweiligen anderen Eingängen
der Komparatoren K2 bis K5 wird das integrierte Signal INT zugeführt. Die
Komparatorschaltung 22 generiert die Ausgangssignale A0
bis A3, die einer Decoderschaltung 24 zugeführt werden. Die
Decoderschaltung 24 dient zur Decodierung von binären Signalen
B0 bis B2 auf Signallei tung 3 aus den Ausgangssignalen
A0 bis A3. Es ist dabei in 6 eine beispielhafte
Anzahl an Ausgangssignalen A0 bis A3 gezeigt, die je nach gewünschter
Auflösung
der Decodierung entsprechend variiert werden kann.
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Die
Empfängereinheit 20 enthält weiterhin eine
Ablaufsteuerung 21 zur Erzeugung einer Anzahl von Steuersignalen
S1 bis S3. Ein erstes Steuersignal S1 dient zum Auslösen eines
Integrationsvorgangs über
den Schalter SW1, ein zweites Steuersignal S2 dient zum Rücksetzen
der Integratorschaltung über
den Schalter SW2 und ein drittes Steuersignal S3 dient zur flankengesteuerten
Aktivierung der Komparatorschaltung 22 und Decoderschaltung 24. Hierbei
werden die Schalter SW1 und SW2 durch den Spannungspegel der jeweiligen
Steuersignale aktiviert und wieder deaktiviert.
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Die
Empfängereinheit 20 enthält eine
weitere Komparatorschaltung 23, die zur Detektion eines
Signalpegels von Pulsen auf der Signalleitung 2 dient. Die
Komparatorschaltung 23 weist einen Komparator K1 auf. Die
Komparatorschaltung 23 ist insbesondere dann notwendig,
um invertierte Pulse von nicht-invertierten
Pulsen, die beispielsweise von einer Modulierungseinheit gemäß 4 und 5 erzeugt
werden, zu unterscheiden. Die Komparatorschaltung 23 ist
mit einer Referenzspannungsquelle Vref1 verbunden. Das Ausgangssignal
L der Komparatorschaltung 23 wird ebenfalls der Decoderschaltung 24 zum Zwecke
der Decodierung von binären
Signalen zugeführt.
Weiterhin erzeugt die Ablaufsteuerung 21 ein viertes Steuersignal
S4, das zur Aktivierung der Komparatorschaltung 23 dient.
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In 7 ist
ein beispielhaftes Signaldiagramm während des Betriebs der Empfängereinheit 20 gemäß 6 gezeigt.
Ein Integrationsvorgang der Pulssignale DQ0 und DQ1 wird durch die
steigende Flanke des Steuersignals S1 ausgelöst. Es werden sodann von der
Ablaufsteuerung aufeinanderfolgend nach dem Steuersignal S1 das
Steuersignal S4, das Steuersignal S3 und das Steuersignal S2 aktiviert.
Durch das Steuersignal S4 wird flankengesteuert die Komparatorschaltung 23 aktiviert
zur Detektion des Signalpegels des jeweiligen Pulssignals DQ0 beziehungsweise
DQ1. Entsprechend nimmt das Signal L den Zustand 1 oder 0 an. Entsprechend
der jeweiligen Pulslänge
der Pulssignale DQ0 und DQ1 nimmt das integrierte Signal INT einen
unterschiedlichen Signalpegel an. Je nach Höhe des Signalpegels des integrierten
Signals INT nehmen die Ausgangssignale A0 bis A3 der Komparatorschaltung 22 unterschiedliche
Kombinations-Zustände
an. Aus den Signalen A0 bis A3 und L werden die binären Signale
B0 bis B2 decodiert.
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- 1,
2, 3
- Signalleitung
- 10
- Modulierungseinheit
- 11
- Auswahlschaltung
- 12
- Ablaufsteuerung
- 13
- logischer
Schaltungsteil
- 14
- Treiberschaltung
- 20
- Empfängereinheit
- 21
- Ablaufsteuerung
- 22
- Komparatorschaltung
- 23
- Komparatorschaltung
- 24
- Decoderschaltung
- B0,
B1, B2
- binäres Signal
- DQ
- Pulssignal
- INT
- integriertes
Signal
- STRB
- Setzsignal
- DQS
- Datenreferenzsignal
- T1
bis T4
- Taktsignal
- S1
bis S4
- Steuersignal
- Vref1,
Vref2
- Referenzspannungsquelle
- A0
bis A3
- Ausgangssignal
- L
- Ausgangssignal
- SW1,
SW2
- Schalter
- R1
bis R5
- Widerstand
- K1
bis K5
- Komparator
- C
- Kapazität
- DQ0,
DQ1
- Pulssignal
- DQ10
bis DQ22
- Pulssignal
- t0
bis t2
- Zeitpunkt
- tCK
- Taktperiodendauer
- TRS
- Signal
- ST
- Setzeingang
- RST
- Rücksetzeingang
- 131
bis 134
- UND-Gatter
- 135,
136
- ODER-Gatter