DE60202697T2

DE60202697T2 - Asynchrone datenübertragungsanordnung mit steuerungsmittel für taktabweichungen

Info

Publication number: DE60202697T2
Application number: DE60202697T
Authority: DE
Inventors: Ludovic Ruat; Paul Kinowski; Alexander Czajor
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2001-10-15
Filing date: 2002-10-11
Publication date: 2006-04-06
Anticipated expiration: 2022-10-12
Also published as: WO2003034246A2; US7408958B2; DE60202697D1; EP1436713B1; WO2003034246A3; EP1436713A2; FR2830954A1; US20040233937A1

Description

Die vorliegende Erfindung betrifft die asynchronen Datenübertragungen und die asynchronen Datenübertragungsanordnungen, die im Allgemeinen „UART" (Universal Asynchronous Receiver Transceiver) genannt werden.
Die vorliegende Erfindung betrifft insbesondere eine asynchrone Datenübertragungsanordnung, umfassend ein Register für den Empfang von Daten, das mit einer Klemme für den Empfang von Daten verbunden und durch ein Abtastsignal, das mit einem lokalen Zeitsignal synchronisiert ist, taktgesteuert ist.
Die asynchronen Datenübertragungen bestehen im Allgemeinen in der Übertragung von Zeichen mit 8 Bits, denen jeweils ein „Startbit" vorhergeht und ein Stopbit folgt. Im Gegensatz zu den synchronen Datenübertragungen empfängt der Empfänger kein Zeitsignal vom Sender, so dass die jeweiligen Takte des Senders und des Empfängers zueinander eine Abweichung aufweisen müssen, die einen gewissen Wert nicht überschreitet, damit die Daten richtig übertragen werden können.
Um die Möglichkeiten der Weiterleitung von asynchronen Daten zwischen Vorrichtungen, die wenig genaue Zeitschaltungen aufweisen und starke Abweichungen in Zeit und Temperatur zeigen können, zu verbessern, wurden neuerdings Datenübertragungsprotokolle entwickelt, die es einem Empfänger ermöglichen, sein Zeitsignal auf jenes eines Senders dank der Entsendung eines Synchronisationszeichens durch diesen letztgenannten einzustellen. Solche Protokolle sind folglich weniger zwingend im Hinblick auf die Abweichung des Zeitsignals des Empfängers zu jedem des Senders.
Im Nachfolgenden wird als „lokales Zeitsignal" das Zeitsignal des Empfängers und als „Referenzzeitsignal" das Zeitsignal der Vorrichtung, die ein Synchronisationszeichen entsendet, bezeichnet.
Um die Gedanken festzuhalten, stellt 1 das Format eines asynchronen Rasters nach dem Protokoll LIN („Local Interconnect Network", Protokoll, das auf der Website http://www.lin-subbus.org verfügbar ist) dar. Dieser Raster umfasst zuerst ein Zeichen „break" BRK (Haltezeichen), das eine bestimmte Anzahl von Bits gleich 0 und ein letztes Bit gleich 1 („extra bit"), dann ein Synchronisationszeichen SYNC und dann Datumszeichen CH1, CH2, ... CH_N umfasst. Das Zeichen CH1 wird als Identifikationsfeld verwendet, um Mehrpunktverbindungen zwischen einer Master-Einrichtung und Follower-Einrichtungen zu ermöglichen.
Das Zeichen SYNC ist im Detail in 2 dargestellt und gleich [55]h in Hexadezimalschreibweise, d.h. dem Zeichen „10101010" in Binärschreibweise (Bits B0 bis B7). Da diesem Synchronisationszeichen ein Startbit STB gleich 0 vorhergeht und ein Stopbit gleich 1 folgt, sind insgesamt 5 absteigende Fronten vorhanden, um ein lokales Zeitsignal auf das Referenzzeitsignal des Zeichens SYNC abzustimmen. Die Dauer zwischen den 5 absteigenden Fronten ist gleich 8-mal die Periode T des Referenzzeitsignals, weshalb es die Messung dieser Dauer ermöglicht, davon die Referenzperiode T abzuleiten und jene des lokalen Zeitsignals darauf abzustimmen.
3 stellt schematisch die Architektur einer Schaltung UART dar, die es ermöglicht, ein lokales Zeitsignal CK auf das Zeitsignal eines Zeichens SYNC zu synchronisieren. Das lokale Zeitsignal CK wird von einem Divisor DIV1, im Allgemeinen einem Divisor durch 16, geliefert, der am Eingang ein Abtastsignal CKS empfängt. Das Signal CKS wird selbst von einem programmierbaren Divisor DIV2 geliefert, der am Eingang ein primäres Zeitsignal CKO empfängt. Das Verhältnis zwischen der Frequenz des Signals CK0 und jener des Signals CKS wird durch einen Wert DVAL bestimmt, der in ein Register DREG des programmierbaren Divisors eingegeben ist.
Die Schaltung UART umfasst eine Pufferschaltung BUFC und eine Zustandsmaschine SM, die die Break- und Synchronisationszeichen identifiziert und Informationszeichen IS an das äußere Medium liefert. Das „äußere Medium" ist beispielsweise eine Architektur eines Mikrokontrollers (nicht dargestellt), in die die Schaltung UART eingebaut ist. Die Signale IS zeigen beispielsweise an, dass ein Zeichen SYNC gerade empfangen wird, dass ein empfangenes Datum im Lesemodus in der Schaltung BUFC verfügbar ist, usw.
Die Pufferschaltung BUFC umfasst hier zwei Empfangsregister SREG1, SREG2, ein Senderegister SREG3, einen Zähler CT1 von 4 Bits (Zähler durch 16), zwei logische Komparatoren CP1, CP2 und eine Schaltung AVCC. Das Register SREG1 ist ein Schieberegister von 10 Bits, dessen Eingang SHIFT durch das Signal CKS taktgesteuert wird. Es empfängt Daten RDT an einem seriellen Eingang SIN, der an eine Datenempfangsklemme RPD angeschlossen ist, und liefert an einem parallelen Ausgang POUT abgetastete Daten SRDT (Bits b0 bis b9). Die Daten SRDT werden an den Eingang der Schaltung AVCC angelegt, deren Ausgang ein Bit Bi liefert, das an einen seriellen Eingang SIN des Registers SREG2 gesendet wird. Jedes Bit Bi, das von der Schaltung AVCC geliefert wird, ist herkömmlicherweise gleich dem mehrheit lichen Wert der Abtastproben der Ränge 7, 8 und 9 (Bits b7 bis b9), die in dem Register SREG1 vorhanden sind.
Die Daten SRDT werden ebenfalls an einen Eingang des Komparators CP1 angelegt, dessen anderer Eingang eine Referenzzahl „1110000000" empfängt, die ein Erfassungskriterium für eine absteigende Front bildet. Der Komparator CP1 liefert ein Signal FEDET, das dem äußeren Medium mitgeteilt wird und auch an einen Eingang zur Rücksetzung auf 6 (Eingang „SET6") des Zählers CT1 angelegt wird, der durch das Signal CKS taktgesteuert ist. Der Zähler CT1 liefert ein Zählsignal SCOUNT von Abtastproben, das an einen Eingang des Komparators CP2 angelegt wird, dessen anderer Eingang in binärer Form eine Referenzzahl gleich 9 an der Basis 10 empfängt. Der Ausgang des Komparators CP2 steuert den Schiebeeingang SHIFT des Registers SREG2. Schließlich ist das Register SREG3 ein Schieberegister, das durch das lokale Zeitsignal CK taktgesteuert ist und Daten XDT an einem parallelen Eingang PIN empfängt und serielle Daten XDT an einem an eine Klemme XPD angeschlossenen Ausgang SOUT liefert.
Die Erfassung der absteigenden Fronten eines Zeichens SYNC durch die Schaltung UART ist in den 4A bis 4E dargestellt, die die Daten RDT, das Abtastsignal CKS, das Signal SCOUNT, die von dem Register SREG1 abgetasteten Daten SRDT und das Signal FEDET darstellen. Der Übergang des Signals FEDET auf 1 zeigt an, dass eine absteigende Front erfasst wurde, und findet statt, wenn die Daten SRDT gleich „1110000000" sind. Da die absteigenden Fronten nach Empfang von sieben Abtastproben gleich 0 erfasst werden, wird der Zähler CT1 auf den Wert „6" (d.h. den siebenten Zählzyklus ab 0) beim Übergang des Signals FEDET auf 1 eingestellt.
Nach Empfang des Zeichens SYNC werden die Daten, die in den Zeichen CH1, CH2, ... vorhanden sind, Bit für Bit empfangen, wobei ein Datumsbit Bi, das von der Schaltung AVCC (mehrheitlicher Wert der Abtastproben b7 bis b9) geliefert wird, in das Register SREG2 alle 16 Zyklen des Signals CKS geladen wird, d.h. bei jedem Zyklus des lokalen Zeitsignals CK. Das Laden eines Bits Bi erfolgt im zehnten Zählzyklus des Zählers CT1, wenn der Ausgang des Komparators CP2 auf 1 übergeht. Die empfangenen Daten RDT werden in dem Register SREG2 pro Gruppe von 8 Bits B0–B7 gespeichert und können über einen parallelen Ausgang POUT dieses Registers abgelesen werden.
Definitiv ermöglicht es das Zeichen SYNC, das in 2 dargestellt ist, einer externen Recheneinheit, beispielsweise der Zentraleinheit eines Mikrokontrollers, den Wert DVAL zu bestimmen, der in dem Divisor DIV2 vorzusehen ist, um eine Abweichung der lokalen Zeit in Bezug auf die Referenzzeit auszugleichen. Dieser Wert ist derart, dass die Periode Ts des Abtastsignals CKS gleich sein muss: Ts = D/(8·16)wobei D die Dauer, gemessen zwischen den fünf absteigenden Fronten des Synchronisationszeichens ist, nämlich acht Perioden T der Referenzzeit. Die Berechnung von DVAL kann durch Software oder durch eine spezifische Schaltung mit verkabelter Logik, die an die Zustandsmaschine SM angeschlossen werden kann, erfolgen.
Trotz der Vorteile einer Zeiteinstellung dank des Zeichens SYNC ist es in der Praxis nicht ausgeschlossen, dass eine starke Abweichung der lokalen Zeit den ordnungsgemäßen Empfang der asynchronen Raster beeinträchtigt. Dies ist der Fall, wenn die Abweichung der lokalen Zeit in Bezug auf die Referenzzeit größer als eine bestimmte Toleranzgrenze ist. Diese Toleranzgrenze hängt in der Praxis von der Anzahl von Bits gleich 0 ab, die das Breakzeichen BRK, das dem Zeichen SYNC vorhergeht, umfasst. Im Rahmen des Protokolls LIN beträgt diese Toleranzgrenze ±15%, da ein Breakzeichen 13 Bits gleich 0 umfasst und andererseits angenommen wird, dass die Erfassung von 11 Bits gleich 0 ausreichend ist, um das Breakzeichen zu erfassen. Über diese Toleranzgrenze hinaus kann der Empfang des Breakzeichens selbst mit einem Fehler behaftet sein. Beispielsweise kann ein Empfänger mit einer lokalen Zeit, die eine Abweichung größer als ±15% aufweist, „glauben", dass er ein Breakzeichen empfängt, während das empfangene Zeichen ein weiters Zeichen ist (oder von einer Folge von weiteren Zeichen gebildet ist). In diesem Fall kann sich eine Zeiteinstellung, die auf dem Zeichen SYNC basiert, als wirkungslos herausstellen, da die Erfassung der Bits des Zeichens SYNC selbst zweifelhaft ist.
Die vorliegende Erfindung soll diesen Nachteil beseitigen.
Um dieses Ziel zu erreichen, besteht eine Idee der vorliegenden Erfindung darin, die Abweichung eines lokalen Zeitsignals in Bezug auf ein Synchronisationszeichen zu bewerten, wobei die Anzahl von Abtastimpulsen gezählt wird, die während des Empfangs des Synchronisationszeichens auftreten, und dann diese Anzahl mit vorbestimmten Grenzwerten verglichen wird, die für eine Toleranzgrenze repräsentativ sind.
Eine weitere Idee der vorliegenden Erfindung besteht darin, in eine Vorrichtung UART eine Schaltung mit verkabelter Logik einzubauen, die automatisch eine solche Abweichungsmessung durchführt und einen Abweichungsindikator liefert, der einen bestimmten Wert aufweist, wenn die gemessene Abweichung außerhalb der Toleranzgrenze liegt.
So sieht die vorliegende Erfindung, wie in dem unabhängigen Anspruch 1 definiert, eine asynchrone Datenübertragungsanordnung vor, umfassend ein Register für den Empfang von Daten, das mit einer Klemme für den Empfang von Daten verbunden und durch ein Abtastsignal, das mit einem lokalen Zeitsignal synchronisiert ist, taktgesteuert ist, umfassend eine Schaltung zur Messung der Taktabweichung, die derart angeordnet ist, dass sie eine Anzahl M von Perioden des Abtastsignals bestimmt, das während K Perioden eines Synchronisationssignals erscheint, das an der Datenempfangsklemme empfangen wird, und dass sie die Anzahl M mit einer vorbestimmten unteren Grenze M1 und oberen Grenze M2 vergleicht, die einen Toleranzbereich definieren.
Nach einer Ausführungsart umfasst die Schaltung zur Messung der Taktabweichung Mittel, um einen Abweichungsindikator zu liefern, der einen ersten logischen Wert hat, wenn die Anzahl M nicht zwischen den Grenzen M1 und M2 liegt, und einen zweiten logischen Wert hat, wenn die Anzahl M zwischen den Grenzen M1 und M2 liegt.
Nach einer Ausführungsart umfasst die Schaltung zur Messung der Taktabweichung Mittel, um ein erstes logisches Signal zu liefern, das einen bestimmten logischen Wert hat, wenn die Anzahl von Perioden des Synchronisationssignals gleich K ist, Mittel, um ein zweites logisches Signal zu liefern, das einen bestimmten logischen Wert hat, wenn die Anzahl M von Perioden des Abtastsignals zwischen den Grenzen M1 und M2 liegt, und Mittel, um ein drittes logisches Signal zu liefern, das einen bestimmten logischen Wert hat, wenn das erste und das zweite der logischen Signale jeweils die bestimmten Werte aufweisen.
Nach einer Ausführungsart ist die Schaltung zur Messung der Taktabweichung derart angeordnet, dass sie eine Anzahl M von Perioden des Abtastsignals bestimmt, die zwischen zwei Fronten eines selben Typs, aufsteigend oder absteigend, des Synchronisationssignals auftreten.
Nach einer Ausführungsart ist die Schaltung zur Messung der Taktabweichung derart angeordnet, dass sie eine Anzahl M von Perioden des Abtastsignals bestimmt, die zwischen zwei Fronten entgegen gesetzten Typs, aufsteigend und absteigend oder absteigend und aufsteigend, des Synchronisationssignals auftreten.
Nach einer Ausführungsart umfasst die Schaltung zur Messung der Taktabweichung Mittel, um zu überprüfen, ob die Erfassung einer aufsteigenden oder absteigenden Front dem Empfang von mehreren Proben des Synchronisationssignals entspricht, mit einem mehrheitlichen logischen Wert, der der erfassten Front entspricht.
Nach einer Ausführungsart ist die Schaltung zur Messung der Taktabweichung im Wesentlichen aus logischen Türen, Kippschaltungen, logischen Komparatoren und Zählern verwirklicht.
Nach einer Ausführungsart umfasst die Anordnung eine Zustandsmaschine, die derart angeordnet ist, dass sie den Empfang eines Synchronisationszeichens an der Empfangsklemme erfasst und die Schaltung zur Messung einer Taktabweichung aktiviert, wenn ein solches Synchronisationszeichen erfasst wird.
Die vorliegende Erfindung betrifft auch eine integrierte Schaltung, umfassend eine erfindungsgemäße Datenübertragungsanordnung.
Die vorliegende Erfindung betrifft auch einen Mikrokontroller, umfassend eine erfindungsgemäße Datenübertragungsanordnung.
Die vorliegende Erfindung nach dem unabhängigen Anspruch 11 betrifft auch ein asynchrones Datenübertragungsverfahren, bei dem die an einer Klemme für den Datenempfang empfangenen Daten im Rhythmus eines Abtastsignals, das mit einem lokalen Zeitsignal synchronisiert ist, gelesen werden, wobei das Verfahren einen Schritt der Messung der Abweichung des lokalen Zeitsignals aufweist, umfassend: die Bestimmung einer Anzahl M von Perioden des Abtastsignals, die während K Perioden eines Synchronisationssignals, das an der Datenempfangsklemme empfangen wird, auftreten, und den Vergleich der Anzahl M mit einer vorbestimmten unteren Grenze M1 und einer oberen Grenze M2, die einen Toleranzbereich definieren.
Nach einer Ausführungsart umfasst das Verfahren die Lieferung eines Abweichungsindikators, der einen ersten logischen Wert hat, wenn die Anzahl M nicht innerhalb der Grenzen M1 und M2 liegt, und einen zweiten logischen Wert, wenn die Anzahl M zwischen den Grenzen M1 und M2 liegt.
Nach einer Ausführungsart umfasst das Verfahren die folgenden Schritte: Lieferung eines ersten logischen Signals mit einem ersten bestimmten logischen Wert, wenn die Anzahl von Perioden des Synchronisationssignals gleich K ist, Lieferung eines zweiten logischen Signals mit einem bestimmten logischen Wert, wenn die Anzahl M von Perioden des Abtastsignals zwischen den Grenzen M1 und M2 liegt, und Lieferung eines dritten logischen Signals mit einem bestimmten logischen Wert, wenn das erste und das zweite logische Signal jeweils die bestimmten Werte aufweisen.
Nach einer Ausführungsart umfasst das Verfahren einen Schritt der Erfassung des Empfangs eines Synchronisationszeichens an der Empfangsklemme und bei Erfassung des Empfangs des Synchronisationszeichens das Auslösen eines Schrittes der Bestimmung der Anzahl M von Perioden des Abtastsignals, die während K Perioden des Synchronisationszeichens auftreten.
Nach einer Ausführungsart wird die Anzahl M von Perioden des Abtastsignals zwischen zwei Fronten eines selben Typs, aufsteigend oder absteigend, des Synchronisationssignals bestimmt.
Nach einer Ausführungsart wird die Anzahl M von Perioden des Abtastsignals zwischen zwei Fronten von entgegen gesetzten Typen, aufsteigend und absteigend oder absteigend und aufsteigend, des Synchronisationssignals bestimmt.
Nach einer Ausführungsart umfasst das Verfahren die Überprüfung, ob die Erfassung einer aufsteigenden oder absteigenden Front dem Empfang von mehreren Perioden des Synchronisationssignals entspricht, mit einem mehrheitlichen logischen Wert, der der erfassten Front entspricht.
Nach einer Ausführungsart wird das Verfahren im Wesentlichen mit Hilfe von logischen Türen, Kippschaltungen, logischen Komparatoren und Zählern eingesetzt.
Nach einer Ausführungsart wird das Verfahren mit Hilfe einer spezifischen Schaltung mit verkabelter Logik eingesetzt, die in eine asynchrone Datenübertragungseinheit eingesetzt ist.
Diese Gegenstände, Merkmale und Vorteile der vorliegenden Erfindung sowie weitere gehen detaillierter aus der folgenden Beschreibung eines Ausführungsbeispiels einer erfindungsgemäßen Schaltung zur Messung der Abweichung hervor, die nicht einschränkend ist und sich auf die beiliegenden Figuren bezieht, wobei:
die vorher beschriebene
1 schematisch einen asynchronen Raster nach dem Protokoll LIN darstellt,
2 ein Synchronisationszeichen darstellt,
3 ein Blockschema einer herkömmlichen Schaltung UART ist,
die 4A bis 4E elektrische oder logische Signale darstellen, die in der Schaltung UART der 3 bei Erfassung einer absteigenden Front auftreten,
5 das logische Schema einer Schaltung UART ist, umfassend eine Schaltung zur Messung der Taktabweichung gemäß der Erfindung, dargestellt in Blockform,
6 das logische Schema eines in Blockform in 5 dargestellten Elements ist,
7 das logische Schema eines weiteren in Blockform in 5 dargestellten Elements ist,
die 8A bis 8K elektrische oder logische Signale darstellen, die in der erfindungsgemäßen Schaltung zur Messung der Abweichung auftreten, wenn ein lokales Zeitsignal eine Abweichung aufweist, die sich in einem gestatteten Wertebereich befindet,
die 9A bis 9H elektrische oder logische Signale darstellen, die in der erfindungsgemäßen Schaltung zur Messung der Abweichung auftreten, wenn ein lokales Zeitsignal eine Abweichung aufweist, die sich außerhalb eines gestatteten Wertebereichs befindet, und
die 10A bis 10H elektrische oder logische Signale darstellen, die in der erfindungsgemäßen Schaltung zur Messung der Abweichung auftreten, wenn ein lokales Zeitsignal eine Abweichung aufweist, die sich außerhalb eines gestatteten Wertebereichs befindet.
5 stellt eine erfindungsgemäße Schaltung UART1 dar, umfassend eine herkömmliche Pufferschaltung BUFC, die an eine Datenempfangsklemme RPD und eine Datensendeklemme XPD angeschlossen ist, einen Divisor DIV1, um ein lokales Zeitsignal CK aus einem Abtastsignal CKS zu liefern, einen Divisor DIV2, um das Abtastsignal CKS aus einem primären Zeitsignal CK0 zu liefern, und eine Zustandsmaschine SM, wobei diese Elemente im Oberbegriff beschrieben sind. Es ist anzumerken, dass die Divisoren DIV1, DIV2, obwohl hier als Elemente der Schaltung UART dargestellt, in der Praxis zu dieser externe Elemente sein können.
Die Schaltung UART1 umfasst ferner eine erfindungsgemäße Schaltung zur Messung der Abweichung DMC, die am Eingang das Signal FEDET („erfasste absteigende Front") empfängt, das von dem Komparator CP1 geliefert wird, sowie die Abtastdaten SRDT, die von dem Register SREG1 geliefert werden. Die Schaltung DMC wird durch den Übergang eines Signals ENABLE auf 1 aktiviert. Das Signal ENABLE geht bei Erfassung der ersten absteigenden Front eines Zeichens SYNC auf 1 über und bleibt auf 1 während des Empfangs des Zeichens SYNC. Das Signal ENABLE wird hier von der Zustandsmaschine SM geliefert, könnte aber auch von einer der Schaltung DMC internen logischen Schaltung aus einem Signal ENDBRK (nicht dargestellt) geliefert werden, das von der Zustandsmaschine gesendet wird, wenn 11 Bits gleich 0 in dem Zeichen BRK erfasst wurden.
Die Schaltung DMC liefert einen Abweichungsindikator DEVF normalerweise gleich 0, der auf 1 übergeht, wenn eine Abweichung größer als eine bestimmte Grenze erfasst wird. Erfindungsgemäß wird die Abweichungsgrenze durch Zahlen oder Sollwerte M1, M2 bestimmt, die an die Schaltung DMC geliefert werden, wobei die Sollwerte M1 und M2 beispielsweise in einem Kontrollregister CREG gespeichert sind. Zahlen N und N – 1, die in dem Register CREG gespeichert sind, werden ebenfalls an die Schaltung DMC geliefert, wobei N eine Anzahl von absteigenden Fronten, die in einem Zeichen SYNC erfasst wurden, bezeichnet.
Die Schaltung DMC, wie in 5 dargestellt, umfasst zwei logische Blöcke B1, B2. Der Block B1 empfängt am Eingang den Sollwert N, das Signal ENABLE, das SIGNAL FEDET (1 Bit) und die abgetasteten Daten SRDT (10 Bits). Er liefert ein Zählsignal M, das auf 8 Bits codiert ist, und ein logisches Signal ENDC („Zählende"). Der Block B2 empfängt am Eingang das Signal ENABLE, die Sollwerte N, N – 1, M1 und M2, die Signale M, ENDC und FEDET und liefert den Indikator DEVF.
Im Folgenden ist ein Ausführungsbeispiel der Schaltung DMC beschrieben, wobei angenommen wird, dass die Zahlen M1 und M2 gleich 114 bzw. 151 sind, und dass der Sollwert N gleich 5 ist. Die Werte von M1 und M2, die hier gewählt wurden, entsprechen einer maximalen Abweichung von ungefähr ±15% von dem lokalen Zeitsignal CK gemäß den Spezifikationen des Protokolls LIN, auf das hier auf nicht einschränkende Weise, sondern nur als Ausführungsbeispiel für die Schaltung DMC Bezug genommen wird.
Ein Ausführungsbeispiel des Blocks B1 ist in 6 dargestellt. Der Block B1 umfasst die folgenden Elemente:

– einen Zähler 8 Bits CT2, der einen Takteingang, der durch das Abtastsignal CKS taktgesteuert ist, einen Zählausgang und einen Eingang „SET6" zur Rücksetzung auf 6 aufweist,
– einen Zähler 3 Bits CT3, der einen Takteingang, der durch das Signal FEDET taktgesteuert ist, und einen Zählausgang aufweist,
– zwei logische Komparatoren CP3, CP4 mit zwei Eingängen,
– zwei Multiplexer MX1, MX2, jeweils umfassend zwei Dateneingänge E0, E1, einen Auswahleingang und einen Ausgang, der den Eingang E1 kopiert, wenn der Auswahleingang auf 1 steht, oder den Eingang E0 kopiert, wenn der Auswahleingang auf 0 steht,
– zwei Kippschaltungen D1, D2 vom Typ D, jeweils umfassend einen Eingang D, einen Ausgang Q und einen Takteingang (Synchronisationseingang), der bei aufsteigender Front ausgelöst und durch das Abtastsignal CKS taktgesteuert wird, und
– eine Tür ET mit dem Bezugszeichen A1.

Der Zähler CT2 empfängt das Signal ENABLE an seinem Eingang SET6 und liefert das Zählsignal M. Der Zähler CT3 empfängt das Signal FEDET an seinem Takteingang und sein Ausgang liefert ein Signal FEN („Anzahl von absteigenden Fronten"), das an einen Eingang des Komparators CP3 angelegt wird. Der andere Eingang des Komparators CP3 empfängt in binärer Form den Sollwert N, der hier gleich 5 ist. Der Ausgang des Komparators CP3 liefert ein Signal FEN5, das an den Auswahleingang des Multiplexers MX1 angelegt wird.
Der Komparator CP4 empfängt an Eingängen die Abtastdaten SRDT und den Wert „0001111111", der ein Erfassungskriterium für eine aufsteigende Front bildet. Sein Ausgang liefert ein Signal REDET („erfasste aufsteigende Front"), das an einen Eingang der Tür A1 angelegt wird, deren anderer Eingang das Signal Zählende ENDC empfängt. Der Ausgang der Tür A1 wird an den Eingang D der Kippschaltung D1 angelegt, deren Ausgang Q ein Signal EOSC („Ende des Synchronisationszeichens") liefert. Das Signal EOSC wird an den Auswahleingang des Multiplexers MX2 angelegt, dessen Eingang E1 auf 0 gehalten wird, und dessen Eingang E0 das Signal ENDC empfängt. Der Ausgang des Multiplexers MX2 wird an den Eingang E0 des Multiplexers MX1 angelegt, dessen Eingang E auf 1 gehalten wird. Der Ausgang des Multiplexers MX1 wird an den Eingang D der Kippschaltung D2 angelegt, deren Ausgang Q das Signal ENDC liefert.
Ein Ausführungsbeispiel für den Block B2 ist in 7 dargestellt. Der Block B7 umfasst die folgenden Elemente:

– vier logische Komparatoren CP5 bis CP8 mit je zwei Eingängen,
– sechs Multiplexer MX3 bis MX8 vom oben beschriebenen Typ,
– zwei Kippschaltungen D3, D4 vom oben beschriebenen Typ, deren Takteingang durch das Signal CKS taktgesteuert ist,
– eine Tür ET A2 mit zwei Eingängen und zwei Türen ET A3, A4 mit drei Eingängen.

Der Komparator CP5 empfängt an seinen Eingängen den Sollwert M1 = 114, der binär codiert ist, und das Zähl signal M. Sein Ausgang wird an den Auswahleingang des Multiplexers MX3 angelegt. Der Komparator CP6 empfängt an seinen Eingängen den Sollwert M2 = 151, der binär codiert ist, und das Zählsignal M. Sein Ausgang wird an den Auswahleingang des Multiplexers MX4 angelegt. Der Eingang E1 des Multiplexers MX4 wird auf 0 gehalten, und sein Eingang E0 empfängt den Ausgang des Multiplexers MX3. Der Ausgang des Multiplexers MX4 wird an den Eingang E1 des Multiplexers MX5 angelegt, dessen Eingang E0 auf 0 gehalten wird, und dessen Auswahleingang das Signal ENABLE empfängt. Der Ausgang des Multiplexers MX5 wird an den Eingang D der Kippschaltung D3 angelegt, deren Ausgang Q ein Signal MWS („Messfenstersignal") liefert. Das Signal MWS wird an den Eingang E0 des Multiplexers MX3 angelegt, dessen Eingang E1 auf 1 gehalten wird.
Die Tür A2 empfängt an ihren Eingängen den Ausgang des Komparators CP6 und das Signal Zählende ENDC. Der Komparator CP7 empfängt an seinen Eingängen das Signal FEN und den Sollwert N – 1, der hier gleich 4 ist. Sein Ausgang wird an einen Eingang der Tür A3 angelegt, dessen beiden anderen Eingänge die Signale FEDET bzw. MWS liefern.
Der Ausgang der Tür A2 wird an den Auswahleingang des Multiplexers MX6 angelegt, und der Ausgang der Tür A3 wird an den Auswahleingang des Multiplexers MX7 angelegt. Der Multiplexer MX7 empfängt an seinem Eingang E0 den Ausgang des Multiplexers MX6, und sein Eingang E1 wird auf 1 gehalten. Sein Ausgang wird an den Eingang E1 des Multiplexers MX8 angelegt, dessen Eingang E0 auf 1 gehalten wird, und dessen Auswahleingang durch das Signal ENABLE kontrolliert wird. Der Ausgang des Multiplexers MX8 wird an den Eingang D der Kippschaltung D4 angelegt, deren Ausgang Q ein Signal MINS („M INSIDE", d.h. „M innerhalb des Messfensters") liefert. Das Signal MINS wird an einen Eingang der Tür A4 über eine Umkehrtür INV1 gesandt. Das Signal MINS wird auch an den Eingang E0 des Multiplexers MX6 angelegt, dessen Eingang E1 auf 0 gehalten wird. Die beiden anderen Eingänge der Tür A4 empfangen den Ausgang der Komparatoren CP6 bzw. den Ausgang des Komparators CP8, wobei dieser letztgenannte an seinen Eingängen das Signal FEN und den Sollwert N = 5 empfängt.
Die Funktion der Schaltung DMC ist in den 8A bis 8K dargestellt, die jeweils zeigen.

– 8A: die asynchronen Daten RDT, die an der Klemme RDT empfangen werden,
– 8B: das Abtastsignal CKS,
– 8C: das Zählsignal M,
– 8D: das Signal über die Erfassung von absteigenden Fronten FEDET,
– 8E: das Zählsignal FEN für die Anzahl von absteigenden Fronten,
– 8F: das Signal Zählende ENDC,
– 8G: das Signal über die Erfassung von aufsteigenden Fronten REDET,
– 8H: das Signal EOSC, das das Ende eines Zeichens SYNC anzeigt,
– 8I: das Signal „Messfenster" MWS,
– 8J: das Signal MINS, das anzeigt, dass M innerhalb des Messfensters liegt,
– 8K: den Abweichungsindikator DEVF.

In dem in den 8A bis 8K dargestellten Funktionsbeispiel wird angenommen, dass das lokale Zeitsignal CK eine Abweichung von weniger als ±15% in Bezug auf das Referenzzeitsignal aufweist, das einem entfernten Sender (nicht dargestellt) dazu diente, das Zeichen SYNC zu erzeugen. Vor Start des Verfahrens zur Messung der Abweichung und auf an sich herkömmliche Weise „weiß" die Zustandsmaschine SM, dass ein Zeichen SYNC dank des Break-Zeichens, das vorher vom Sender gesandt wird (Zeichen BRK, siehe 1), empfangen werden wird. Wie oben angeführt, wird das Signal ENABLE nach Erfassen der ersten absteigenden Front des Zeichens SYNC auf 1 gesetzt. Es handelt sich um die dem Startbit STB entsprechende absteigende Front, wie in 2 zu sehen ist, erfasst mit Hilfe des Signals FEDET.
Funktion des Blocks B1
Der Zähler CT2 wird auf sechs gesetzt, wenn das Signal ENABLE auf 1 übergeht (Eingang SET6, aktiviert auf aufsteigender Front), und beginnt, die Impulse des Abtastsignals CKS zu zählen. Es ist anzumerken, dass der Zähler auf den Wert „6" gestellt wird (siebenter Zählzyklus ab 0), da die Erfassung der ersten absteigenden Front des Zeichens SYNC (die den Übergang des Signals ENABLE auf 1 nach sich zieht) nach Empfang von sieben Abtastmustern gleich 0 erfolgt. Das Zählsignal M, das vom Zähler CT2 geliefert wird und auf 8 Bits codiert ist, ist somit zu einem gegebenen Zeitpunkt für die Impulszahl des Signals CKS repräsentativ, das von der ersten absteigenden Front des Synchronisationszeichens SYNC gesendet wird. Parallel dazu stellt das Signal FEN, das vom Zähler CT3 geliefert wird, zu einem gegebenen Zeitpunkt die Anzahl von absteigenden Fronten dar, die seit der ersten absteigenden Front des Synchronisationszeichens SYNC erfasst wurden. Das Signal FEN5 am Ausgang des Komparators CP3 geht hier auf 1 über, wenn 5 absteigende Fronten gezählt wurden. Wenn das Signal FEN5 auf 1 übergeht, wird die am Eingang E1 des Multiplexers MX1 vorhandene „1" gewählt und an den Eingang D der Kippschaltung D2 angelegt. Das Signal ENDC geht somit auf 1 beim folgenden Impuls des Signals CKS über (8F). Nach dem Übergang des Signals ENDC auf 1 und wenn das Signal REDET auf 1 übergeht (8G, Erfassung der folgenden aufsteigenden Front, Signal SRDT gleich dem Kriterium „0001111111"), geht der Ausgang der Tür A1 auf 1 über. Das Signal EOSC, das vom Ausgang Q der Kippschaltung D1 geliefert wird, geht auf 1 beim folgenden Impuls des Signals CK2 (8H) über, und der Eingang E1 des Multiplexers MX2 wird gewählt. Der Wert 0, der an den Eingang E1 angelegt wird, wird am Eingang D der Kippschaltung D2 kopiert. Das Signal ENDC wird somit automatisch auf 0 zurückgesetzt (8f), nachdem die erste aufsteigende Front, die auf die fünfte absteigende Front des Zeichens SYNC folgt, erfasst wurde.
Funktion des Blocks B2
Das Signal MWS, das von der Kippschaltung D3 geliefert wird, geht auf 1 über, wenn das Zählsignal M gleich M1, hier 114, wird, und geht wieder auf 0 über, wenn das Zählsignal gleich M2, hier 151, wird (8I).
Das Signal MINS geht auf 1 über (8J), nachdem die fünfte (N = 5) absteigende Front des Zeichens SYNC erscheint (9D), unter der Bedingung, dass das Signal MWS gleich 1 ist. In diesem Fall ist nämlich der Ausgang des Komparators CP7 gleich 1, da das Signal FEN gleich 4 ist. Das Signal FEDET ist gleich 1, und das Signal MWS ist gleich 1. Der Ausgang der Tür A3 ist somit gleich 1, und stellt die „1", die am Eingang E1 des Multiplexers MX7 am Eingang D der Kippschaltung D4 vorhanden ist, über den Multiplexer MX8 ein, der transparent ist, solange das Signal ENABLE gleich 1 ist. Der Übergang des Signals MINS auf 1 stellt den Ausgang der Tür INV1 auf 0.
Der Ausgang der Tür A4 bleibt auf 0, solange die Ausgänge der Komparatoren CP6 und CP8 nicht beide auf 1 stehen. Wenn das Signal FEN gleich 5 wird und das Zählsignal M gleich der oberen Grenze M2 = 151 wird, sind die Ausgänge der Komparatoren ebenfalls gleich 1 und der Wert des Indikators DEVF am Ausgang der Tür A4 hängt nur vom Ausgang der Tür INV1 ab. Wenn somit der Übergang des Signals MINS den Ausgang der Tür INV1 auf 0 stellt, bleibt der Abweichungsindikator gleich 0 (8K), was bedeutet, dass das lokale Zeitsignal CK, dessen Frequenz ein Untervielfaches von jener der Abtastfrequenz CKS ist, eine Abweichung aufweist, die in dem Toleranzbereich ±15% in Bezug auf das Referenzzeitsignal bleibt.
Das Signal MINS wird automatisch auf Null gesetzt, nachdem das Zählsignal M gleich dem Sollwert M2 = 151 geworden ist. Der Ausgang des Komparators CP6 geht auf 1 über, das Signal ENDC ist gleich 1, und der Ausgang der Tür A2 geht auf 1 über. Der Wert 0, der am Eingang E1 des Multiplexers MX6 vorhanden ist, wird an den Eingang E0 des Multiplexers MX7 angelegt und findet sich am Eingang D der Kippschaltung D4 wieder.
Die 9A bis 9H stellen den Fall dar, in dem das lokale Zeitsignal vor dem Referenzzeitsignal, das von dem Zeichen SYNC übertragen wird, zu langsam ist, und zeigen jeweils:

– 9A: die Daten RDT, die an der Klemme RPD empfangen werden,
– 9B: das Abtastsignal CKS,
– 9C: das Zählsignal M,
– 9D: das Signal FEDET,
– 9E: das Signal EOSC,
– 9F: das Signal MWS,
– 9G: das Signal MINS,
– 9H: den Indikator DEVF.

In diesem Fall erscheint die fünfte absteigende Front (Signal FEDET, 9D), bevor das Zählsignal den Wert M1 (hier wenn M = 112) erreicht hat, und folglich vor dem Übergang des Signals MWS auf 1 (9F). Das Signal MINS bleibt gleich 0 (9G), und der Ausgang der Tür INV1 bleibt gleich 1. Wenn die Ausgänge der Komparatoren CP6 und CP8 auf 1 übergehen, sind die drei Eingänge der Tür A4 gleich 1, und der Indikator DEVF geht auf 1 über, was eine Abweichung über den Toleranzbereich hinaus anzeigt.
Die 10A bis 10H stellen den Fall dar, in dem das lokale Zeitsignal vor dem Referenzzeitsignal zu schnell ist, und zeigen jeweils:

– 10A: die Daten RDT, die an der Klemme RPD empfangen werden,
– 10B: das Abtastsignal CKS,
– 10C: das Zählsignal M,
– 10D: das Signal FEDET,
– 10E: das Signal EOSC,
– 10F: das Signal MWS,
– 10G: das Signal MINS,
– 10H: den Abweichungsindikator DEVF.

In diesem Fall erscheint die fünfte absteigende Front (Signal FEDET, 10D), nachdem das Zählsignal den Wert M2 erreicht hat (hier wenn M = 162) und folglich wenn das Signal MWS wieder gleich 0 geworden ist (10F). Das Signal MINS bleich gleich 0 (10G), und der Ausgang der Tür INV1 bleibt gleich 1. Wenn die Ausgänge der Komparatoren CP6 und CP8 auf 1 übergehen, sind die drei Eingänge der Tür A4 gleich 1, und der Indikator DEVF geht auf 1 über, was eine Abweichung über den Toleranzbereich hinaus anzeigt.
In der Praxis stellt eine Schaltung zur Messung einer Abweichung ein einfaches, kostengünstiges und im Hinblick auf die Siliziumfläche Platz sparendes Mittel dar, um ein Synchronisationsproblem zu erfassen. In diesem Zusammenhang kann es für verschiedene Anwendungen herangezogen werden.
Die Schaltung zur Abweichungsmessung gemäß der Erfindung ermöglicht es einem Empfänger von asynchronen Rasten zu überprüfen, ob die Abweichung seines lokalen Takts die festgesetzte Grenze erreicht hat. Ist dies der Fall, darf der Empfänger den empfangenen Raster und insbesondere die Datenzeichen, die auf das Zeichen SYNC folgen, berücksichtigen. So verliert ein mit einer erfindungsgemäßen Schaltung ausgestatteter Empfänger keine Zeit für die Bearbeitung von schlechten Rastern oder die Ausführung von falschen Befehlen. Ein solcher Empfänger stört das Netz, an das er angeschlossen ist, nicht, da er auf falsche Befehle nicht antwortet. Er begibt sich einfach in Wartestellung auf einen neuen Rasterbeginn. Nach einer gewissen Anzahl von Misserfolgen kann er sich ebenfalls für fehlerhaft erklären und sich vorläufig vom Netz abhängen.
Eine weitere Ausführungsart der Schaltung DMC gemäß der Erfindung besteht darin, eine Erfassung einer Abweichung zwischen aufeinander folgenden absteigenden Fronten vorzusehen (wobei eine Erfassung zwischen aufeinander folgenden aufsteigenden Fronten ebenfalls möglich ist). In diesem Fall ist der Sollwert N, der an den Komparator CP3 angelegt wird, gleich 2 und entspricht 2 Referenzzeitzyklen. Die Grenzen M1 und M2 sind beispielsweise gleich 36 und 38 (für 32 Abtastzyklen zwischen zwei entgegen gesetzten Fronten mit einem Toleranzbereich von ±15% und unter Berücksichtigung der Abweichung von 7 Abtastzyklen, die bei der Erfassung der Fronten vorkommen). Ein Abweichungsfehler wird erfasst, wenn die Anzahl M von Impulsen des Abtastsignals CKS zwischen zwei absteigenden Fronten des Synchronisationszeichens geringer als 36 oder größer als 38 ist.
Eine weitere Ausführungsart besteht darin, die Anzahl M von Abtastimpulsen zu kontrollieren, die zwischen jeder aufsteigenden Front und jeder absteigenden Front und jeder aufsteigenden Front des Zeichens SYNC vorkommen. Die Grenze M1 ist beispielsweise gleich 18, und die Grenze M2 ist gleich 19 (für 16 Abtastzyklen zwischen zwei entgegen gesetzten Fronten mit einem Toleranzbereich von ±15% und unter Berücksichtigung der Abweichung von 7 Abtastzyklen, die bei der Erfassung der Fronten vorkommen). In diesem Fall empfängt der Zähler CT2 (6) an seinem Eingang SET6 ein Signal, das jede Erfassung einer aufsteigenden oder absteigenden Front anzeigt. Diese wird einfach dadurch erzielt, dass am Eingang SET6 des Zählers CT2 der Ausgang einer Tür OU angelegt wird, der am Eingang die Signale FEDET und REDET empfängt. Andererseits empfängt der Takteingang des Zählers CT3 die Signale FEDET und REDET, und der Zähler CT3 wird auf 1 gesetzt, wenn sein Ausgang auf 2 übergeht, um eine Erfassung einer aufsteigenden Front mit absteigender Front und einer absteigenden Front mit aufsteigender Front zu gewährleisten. Die Anzahl N ist gleich 2 am Eingang des Komparators CP3, aber entspricht hier einem einzigen Referenzzeitzyklus, da die absteigenden Fronten und aufsteigenden Fronten gezählt werden.
Überdies kann die Erfassung jeder absteigenden und/oder jeder aufsteigenden Front gesichert werden, wobei nach jeder Erfassung überprüft wird, ob das mehrheitliche Bit, das von der Schaltung AVCC (3) geliefert wird, 0 bzw. 1 ist. Diese Überprüfung wird einfach in verkabelter Logik durch Kombination des Signals FEDET mit dem umgekehrten mehrheitlichen Bit in einer Tür ET erzielt, wobei der Ausgang der Tür ET ein Signal für die Erfassung einer gesicherten absteigenden Front SFEDET liefert, das an Stelle des Signals FEDET in der Schaltung DMC verwendet wird. Ebenso kann das Signal REDET in einer Tür ET mit dem mehrheitlichen Bit (nicht umgekehrt) kombiniert werden, wobei der Ausgang der Tür ET ein Signal für die Erfassung einer gesicherten aufsteigenden Front SREDET liefert, das an Stelle des Signals REDET in der Schaltung DMC verwendet wird.
Schließlich ermöglicht es die Erfindung, mit den Grenzen M1 und M2 die Anzahl M von Perioden des Abtastsignals CKS zu vergleichen, die während K Perioden des Signals SYNC auftreten können, wobei K gleich 1 (Erfassung zwischen zwei entgegen gesetzten Fronten) oder gleich 2 (Erfassung zwischen zwei Fronten derselben Art) oder größer oder maximal gleich der Anzahl von Taktzyklen sein kann, die in dem Zeichen SYNC (K = 20 und N = 5 in dem oben beschriebenen Beispiel) vorgesehen sind.
Es scheint auch, dass in der vorliegenden Beschreibung und in den Ansprüchen der Begriff „Messung einer Taktabweichung" eine relative Bedeutung hat, da eine Fehlererfassung zwischen zwei aufeinander folgenden entgegen gesetzten Fronten oder zwei aufeinander folgenden Fronten derselben Art auf eine zu starke Abweichung vom lokalen Takt zurückgehen kann, aber auch durch das Vorhandensein eines ungültigen Datums innerhalb des Zeichens SYNC hervorgerufen sein kann, beispielsweise ein Bit gleich 0 oder gleich 1, dessen Dauer zu lang oder hingegen zu kurz ist. Die vorliegende Erfindung ermöglicht es somit auch, eine Datenkorruption zu erfassen, die in dem Synchronisationszeichen auftritt und beispielsweise auf eine Fehlfunktion seitens des Senders zurückgeht.
Eine Schaltung DMC gemäß der Erfindung kann somit vorgesehen sein, um mehrere Überprüfungen zu bündeln, beispielsweise eine Überprüfung der Anzahl von Zyklen des Abtastsignals, die zwischen der ersten und der letzten absteigenden (oder aufsteigenden) Front des Signals SYNC vorkommen, und andererseits eine Überprüfung der Anzahl von Zyklen des Abtastsignals, die zwischen jeder aufsteigenden und jeder absteigenden Front und/oder zwischen jeder absteigenden Front und jeder aufsteigenden Front des Signals SYNC vorkommen.
11 stellt ein Einsatzbeispiel der vorliegenden Erfindung und schematisch einen Mikrokontroller MC dar, umfassend auf einem selben Siliziumchip eine Zentraleinheit UC, einen Programmspeicher MEM und eine Schaltung UART1 gemäß der Erfindung. Die Schaltung UART1 ist an Eingangs-/Ausgangsbereiche RPD/XPD der integrierten Schaltung angeschlossen. Die Zentraleinheit UC verwendet die Schaltung UART1 für das Senden und Empfangen von asynchronen Daten über die Bereiche XPD, RPD. Der Indikator DEVF wird an einen Eingang der Zentraleinheit UC angelegt und an den Eingang eines Unterbrechungsdecoders (nicht dargestellt) gesandt.

Claims

Asynchrone Datenübertragungsanordnung (UART1), umfassend ein Register (SREG1) für den Empfang von Daten (RDT), das mit einer Klemme (RPD) für den Empfang von Daten verbunden und durch ein Abtastsignal (CKS), das mit einem lokalen Zeitsignal (CK) synchronisiert ist, taktgesteuert ist, dadurch gekennzeichnet, dass sie eine Schaltung zur Messung der Taktabweichung (DMC, B1, B2) umfasst, die derart angeordnet ist, dass sie eine Anzahl M von Perioden des Abtastsignals (CKS) bestimmt, das während K Perioden eines Synchronisationssignals (SYNC) erscheint, das an der Datenempfangsklemme empfangen wird, und dass sie die Anzahl M mit einer vorbestimmten unteren Grenze M1 und oberen Grenze M2 vergleicht, die einen Toleranzbereich definieren.
Anordnung nach Anspruch 1, bei der die Schaltung zur Messung der Taktabweichung Mittel (B2, CP7, A2–A4, MX6–MX8, D4) umfasst, um einen Abweichungsindikator (DEVF) zu liefern, der einen ersten logischen Wert hat, wenn die Anzahl M nicht innerhalb der Grenzen M1 und M2 liegt, und einen zweiten logischen Wert, wenn die Anzahl M zwischen den Grenzen M1 und M2 liegt.
Anordnung nach einem der Ansprüche 1 und 2, bei der die Schaltung zur Messung der Taktabweichung umfasst: – Mittel (B1, CT3), um ein erstes logisches Signal (FEN5) zu liefern, das einen bestimmten logischen Wert hat, wenn die Anzahl von Perioden des Synchronisationssignals gleich K ist, – Mittel (B2, CP5, CP6, MX3, MX4, D3), um ein zweites logisches Signal (MWS) zu liefern, das einen bestimmten logischen Wert hat, wenn die Anzahl M von Perioden des Abtastsignals zwischen den Grenzen M1 und M2 liegt, – Mittel, um ein drittes logisches Signal (MINS) zu liefern, das einen bestimmten logischen Wert hat, wenn das erste (FEN5) und das zweite (MWS) der logischen Signale jeweils die bestimmten Werte aufweisen.
Anordnung nach einem der Ansprüche 1 bis 3, bei der die Schaltung zur Messung der Taktabweichung derart angeordnet ist, dass sie eine Anzahl M von Perioden des Abtastsignals (CKS) bestimmt, die zwischen zwei Fronten eines selben Typs, aufsteigend oder absteigend, des Synchronisationssignals (SYNC) auftreten.
Anordnung nach einem der Ansprüche 1 bis 3, bei der die Schaltung zur Messung der Taktabweichung derart angeordnet ist, dass sie eine Anzahl M von Perioden des Abtastsignals (CKS) bestimmt, die zwischen zwei Fronten entgegen gesetzten Typs, aufsteigend und absteigend oder absteigend und aufsteigend, des Synchronisationssignals (SYNC) auftreten.
Anordnung nach einem der Ansprüche 4 und 5, bei der die Schaltung zur Messung der Taktabweichung Mittel umfasst, um zu überprüfen, ob die Erfassung einer aufsteigenden oder absteigenden Front dem Empfang von mehreren Proben des Synchronisationssignals entspricht, mit einem mehrheitlichen logischen Wert, der der erfassten Front entspricht.
Anordnung nach einem der Ansprüche 1 bis 6, bei der die Schaltung zur Messung der Taktabweichung im Wesentlichen aus logischen Türen, Kippschaltungen, logischen Komparatoren und Zählern verwirklicht ist.
Anordnung nach einem der Ansprüche 1 bis 7, umfassend eine Zustandmaschine (SM), die derart angeordnet ist, dass sie den Empfang eines Synchronisationszeichens (SYNC) an der Empfangsklemme (RPD) erfasst und die Schaltung zur Messung einer Taktabweichung (DMC) aktiviert, wenn ein solches Synchronisationszeichen erfasst wird.
Integrierte Schaltung (MC), umfassend eine Datenübertragungsanordnung (UART1) nach einem der Ansprüche 1 bis 8.
Mikrokontroller, umfassend eine Datenübertragungsanordnung (UART1) nach einem der Ansprüche 1 bis 6.
Asynchrones Datenübertragungsverfahren, bei dem die an einer Klemme (RPD) für den Datenempfang (RDT) empfangenen Daten im Rhythmus eines Abtastsignals (CKS), das mit einem lokalen Zeitsignal (CK) synchronisiert ist, gelesen werden, dadurch gekennzeichnet, dass es einen Schritt der Messung der Abweichung des lokalen Zeitsignals aufweist, umfassend: – die Bestimmung einer Anzahl M von Perioden des Abtastsignals (CKS), die während K Perioden eines Synchronisationssignals (SYNC) auftreten, das an der Datenempfangsklemme empfangen wird, – den Vergleich der Anzahl M mit einer vorbestimmten unteren Grenze M1 und oberen Grenze M2, die einen Toleranzbereich definieren.
Verfahren nach Anspruch 11, umfassend die Lieferung eines Abweichungsindikators (DEVF), der einen ersten logischen Wert hat, wenn die Anzahl M nicht innerhalb der Grenzen M1 und M2 liegt, und einen zweiten logischen Wert, wenn die Anzahl M zwischen den Grenzen M1 und M2 liegt.
Verfahren nach einem der Ansprüche 11 und 12, umfassend die folgenden Schritte: – Lieferung eines ersten logischen Signals (FEN5) mit einem ersten bestimmten logischen Wert, wenn die Anzahl von Perioden des Synchronisationssignals gleich K ist, – Lieferung eines zweiten logischen Signals (MWS) mit einem bestimmten logischen Wert, wenn die Anzahl M von Perioden des Abtastsignals zwischen den Grenzen M1 und M2 liegt, – Lieferung eines dritten logischen Signals (MINS) mit einem bestimmten logischen Wert, wenn das erste (FEN5) und das zweite (MWS) logische Signal jeweils die bestimmten Werte aufweisen.
Verfahren nach einem der Ansprüche 11 bis 13, bei dem die Anzahl M von Perioden des Abtastsignals (CKS) zwischen zwei Fronten eines selben Typs, aufsteigend oder absteigend, des Synchronisationssignals (SYNC) bestimmt wird.
Verfahren nach einem der Ansprüche 11 bis 13, bei dem die Anzahl M von Perioden des Abtastsignals (CKS) zwischen zwei Fronten von entgegen gesetzten Typen, aufsteigend und absteigend oder absteigend und aufsteigend, des Synchronisationssignals (SYNC) bestimmt wird.
Verfahren nach einem der Ansprüche 14 und 15, umfassend die Überprüfung, ob die Erfassung einer aufsteigenden oder absteigenden Front dem Empfang von mehreren Proben des Synchronisationssignals entspricht, mit einem mehrheitlichen logischen Wert, der der erfassten Front entspricht.
Verfahren nach einem der Ansprüche 11 bis 16, umfassend einen Schritt der Erfassung des Empfangs eines Synchronisationszeichens (SYNC) an der Empfangsklemme (RPD) und bei Erfassung des Empfangs des Synchronisationszeichens die Auslösung eines Schrittes zur Bestimmung einer Anzahl M von Perioden des Abtastsignals (CKS), das während K Perioden des Synchronisationszeichens auftritt.
Verfahren nach einem der Ansprüche 11 bis 17, das im Wesentlichen mittels logischer Türen, Kippschaltungen, logischer Komparatoren und Zählern eingesetzt wird.
Verfahren nach einem der Ansprüche 11 bis 18, das mittels einer spezifischen Schaltung mit verkabelter Logik (DMC) eingesetzt wird, die in eine asynchrone Datenübertragungseinheit (UART1) eingesetzt ist.