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Diese
Anmeldung beansprucht den Vorteil des Anmeldedatums der
taiwanesischen Anmeldung Nr. 096149053 ,
die am 20. Dezember 2007 angemeldet worden ist, wobei deren Inhalt
durch Verweis hier mit aufgenommen ist.
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HINTERGRUND DER ERFINDUNG
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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft einen integrierten Schaltkreis, insbesondere
ein Einstellverfahren eines integrierten Schaltkreises.
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BESCHREIBUNG DES STANDES DER
TECHNIK
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1 stellt
das Verhältnis des offenen Kommunikationssystems (Open
System Interconnection, OSI) des Sieben-Schicht-Netzwerkmodells
mit der physikalischen Schicht (Bit-Übertragungsschicht (physical
layer)) und der Medienzugriffssteuerungs-(Media Access Control,
MAC)-Schicht dar. Die IEEE 802.3 definiert das Datenrahmenformat
der MAC-Schicht 110 und die elektrischen Eigenschaften der
Bit-Übertragungsschicht 120. Die Bit-Übertragungsschicht 120 weist
verschiedene Schichtstrukturen entsprechend der Bit-Rate auf. Zum
einen kommuniziert die Bit-Übertragungsschicht 120 mit
der MAC-Schicht 110 über die Medien-Unabhängigkeits-Schnittstelle
(Media Independent Interface, MII) oder der Gigabit-Medien-Unabhängigkeits-Schnittstelle
(Gigabit Media Independent Interface, GMII). Zum anderen kommuniziert
die Bit-Übertragungsschicht 120 mit der physischen
Medienschicht 130 über eine Medien-Abhängigkeits-Schnittstelle
(Media Dependent Interface, MDI).
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Normalerweise
wird ein Netzwerktreiberprogramm für die MAC-Schicht betrieben,
um über Betriebssdatentakt (Management Data Clock, MDC)/Betriebsdatenein-/ausgang
(Management Data Input/Output, MDIO), wie in 3 dargestellt, auf
Register des physikalischen Schichtkreises (Bit-Übertragungsschichtschaltkreis)
zuzugreifen oder diese zu beschreiben. Um den IEEE 802.3 Standard
zu erfüllen, weist jeder Bit-Übertragungsschichtschaltkreis
fünf Konfigurationspins auf, um die Adresse des Bit-Übertragungsschichtschaltkreises
einzustellen. Mit anderen Worten kann eine MAC-Schicht mit jedem
unterschiedlichen Bit-Übertragungsschichtschaltkreis über
jeweils unterschiedliche Adressen kommunizieren. Gemäß dem
IEEE 802.3 Standard gibt die MAC-Schicht 110 das Betriebsrahmenformat
(Management-Frame-Format), wie in 2 dargestellt,
aus, wobei der Wert in dem PHYAD-Feld die Adresse des Bit-Übertragungsschichtschaltkreises
ist, der versucht, mit der MAC-Schicht 110 zu kommunizieren.
Falls die Adresse des Bit-Übertragungsschichtschaltkreises
gleich dem Wert in dem PHYAD-Feld in dem Management-Frame-Format
ist, kommuniziert dieser Bit-Übertragungsschichtschaltkreis
mit der MAC-Schicht 110. Gemäß der Ausführung
des Fünf-Bit PHYAD-Werts nach IEEE 802.3 Standard verwendet
jedoch der herkömmliche Bit-Übertragungsschichtschaltkreis
diese fünf Konfigurationspins um einen Fünf-Bit-Adresseneinstellwert
zu empfangen, um den IEEE 802.3 Standard zu erfüllen.
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KURZFASSUNG DER ERFINDUNG
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Eine
Aufgabe der Erfindung ist es, einen Bit-Übertragungsschichtschaltkreis
bereit zu stellen, um die oben genannten Probleme zu lösen.
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Eine
Aufgabe der Erfindung ist es, einen Bit-Übertragungsschichtschaltkreis
bereit zu stellen, um die Flexibilität des Einstellens
der physikalischen Schichtadressen (Bit-Übertragungsschichtadressen)
zu erhöhen.
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Eine
Aufgabe der Erfindung ist es, einen Bit-Übertragungsschichtschaltkreis
bereit zu stellen, um die Anzahl der Konfigurationspins des Bit-Übertragungsschichtschaltkreises
zu verringern.
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Eine
Aufgabe der Erfindung ist es, einen Bit-Übertragungsschichtschaltkreis
bereit zu stellen, um eine Adresse von dem MAC-Schaltkreis zu empfangen,
um die Anzahl der Konfigurationspins des Bit-Übertragungsschichtschaltkreises
zu verringern.
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Um
die oben genannten Aufgaben zu erfüllen, stellt die Erfindung
einen integrierten Schaltkreis bereit, umfassend: einen ersten Schaltkreis
zum Empfangen eines ersten Eingangswerts, wobei der erste Eingangswert
eine Priorität repräsentiert; einen Schnittstellenschaltkreis
zum Empfangen eines zweiten Eingangssignals und Generieren einer
Identifikationsinformation entsprechend dem zweiten Eingangssignal;
einen zweiten Schaltkreis, der an den ersten Schaltkreis und den
Schnittstellenschaltkreis gekoppelt ist, um entsprechend der Priorität
zu bestimmen, ob die Identifikationsinformation behalten wird; und
eine erste Speichereinheit, die an den Bestimmungsschaltkreis gekoppelt
ist, um entsprechend einer Entscheidung, die von dem zweiten Schaltkreis
gemacht worden ist, die Identifikationsinformation zu speichern.
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Eine
weitere Aufgabe der Erfindung ist, ein Verfahren zum Einstellen
eines integrierten Schaltkreises bereit zu stellen, wobei das Verfahren
umfasst: Empfangen eines ersten Eingangswertes, wobei der Einstellwert
eine Priorität kennzeichnet; Empfangen eines zweiten Eingangssignals;
Erhalten einer Identifikationsinformation entsprechend dem zweiten
Eingangssignal; und entsprechend der Priorität Bestimmen,
ob die Identifikationsinformation behalten wird.
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Eine
weitere Aufgabe der Erfindung ist, eine Netzwerkvorrichtung bereit
zu stellen, umfassend: einen Medienzugriffssteuerungs-(Media Access
Control, MAC)-Schaltkreis; und einen physischen (Physical, PHY)
Schaltkreis, der an den MCA-Schaltkreis gekoppelt ist, um einen
ersten Eingangswert zu empfangen, der eine Priorität kennzeichnet,
eine physische Schichtadresse (Bit-Übertragungsschichtadresse
(Physical Layer Address, PHYAD)) von dem MAC-Schaltkreis zu empfangen
und entsprechend der Priorität zu bestimmen, ob eine Adresse
des PHY-Schaltkreises auf die PHYAD eingestellt ist oder nicht.
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Der
weitere Anwendungsbereich der vorliegenden Erfindung wird besser
durch die folgende detaillierte Beschreibung verstanden werden.
Jedoch ist es selbstverständlich, dass die detaillierte
Beschreibung und die spezifischen Beispiele, die bevorzugte Ausführungsform
der Erfindung darstellen, nur zum Zweck der Veranschaulichung gegeben
sind, da verschiedene Änderungen und Modifikationen im Rahmen
des Wesens und Umfangs der Erfindung für einen Fachmann
mit dieser detaillierten Beschreibung offensichtlich sind.
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KURZE BESCHREIBUNG DER FIGUREN
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Die
vorliegende Erfindung wird besser durch die nachfolgende detaillierte
Beschreibung und die beigefügten Zeichnungen verstanden,
die nur zur Veranschaulichung beigefügt sind und deshalb
nicht die vorliegende Erfindung einschränken sollen, wobei:
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1 das
Verhältnis des offenen Kommunikationssystems (Open System
Interconnection, OSI) des Sieben-Schicht-Netzwerkmodells mit der Bit-Übertragungsschicht
und der Medienzugriffssteuerungsschicht (Media Access Control Layer,
MAC) darstellt.
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2 alle
Felder des Management-Frame-Formats darstellt.
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3 ein
Blockdiagramm des Bit-Übertragungsschichtschaltkreises
entsprechend einer Ausführungsform der Erfindung darstellt.
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4 eine
Prinzipdarstellung darstellt, die einen Medienzugriffssteuerungsschichtschaltkreis veranschaulicht,
der mit drei Bit-Übertragungsschichtschaltkreisen verbunden
ist.
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5 ein
Blockdiagramm darstellt, das den Bestimmungsschaltkreis entsprechend
einer Ausführungsform der Erfindung veranschaulicht.
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AUSFÜHRLICHE BESCHREIBUNG
DER ERFINDUNG
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In
dieser Beschreibung und den beigefügten Ansprüchen
werden spezifische Wörter zur Beschreibung von spezifischen
Elementen eingesetzt. Es sollte für einen Fachmann selbstverständlich
sein, dass einige Hardware-Hersteller unterschiedliche Namen zum
Kennzeichnen des gleichen Elements verwenden. In dieser Beschreibung
und den beigefügten Ansprüchen werden die Elemente
nicht durch deren Namen sondern durch deren Funktionen unterschieden.
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Die
Erfindung nimmt den Bit-Übertragungsschichtschaltkreis
eines Ethernet-Netzes (Ethernet Network) als Erklärungsbeispiel.
Der Einstellschaltkreis und das Verfahren gemäß der
Erfindung kann jedoch auch in anderen integrierten Schaltkreisen angewandt
werden, die ein Schaltkreiseinstellen benötigen.
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3 stellt
ein strukturelles Blockdiagramm des Bit-Übertragungsschicht-(Physical
Lager, PHY)-Schaltkreises gemäß einer Ausführungsform der
Erfindung dar. Nachfolgend wird auf 3 verwiesen.
Der PHY-Schaltkreis 300 gemäß der Erfindung
umfasst ein Media Independent Interface (MII) 330, ein
Media Dependent Interface (MDI) 340, einen Bestimmungsschaltkreis 360,
eine Speichereinheit (Speicher) 350, einen Detektionsschaltkreis 320,
ein Inhibitionsglied 370 und wenigstens einen Konfigurationspin 310.
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Der
Medienzugriffssteuerungs-(Media Access Control, MAC)-Schaltkreis 110 überträgt
und empfängt Pakete zu/von dem Bit-Übertragungsschicht-(Physical
Lager, PHY)-Schaltkreis 300 über die Media Independent-Schnittstelle
(Media Independent Interface, MII) 330 und greift auf den
Speicher 350 (ex: Register) über einen Schnittstellenschaltkreis
zu, z. B. eine Schnittstelle, das Betiebssdatenschritttakt-(Management
Data Clock, MDC)-Pins und Betriebssdatenein-/ausgangs-(Management
Data Input/Output MDIO)-Pins hat. Der Detektionsschaltkreis 320 wird
zum Empfangen eines Einstellwerts von dem Konfigurationspin 310 eingesetzt
und speichert dann den Einstellwert in dem Speicher 350.
Der Einstellwert von dem Konfigurationspin 310 ist unabhängig
von einer PHY-Adresse und entspricht einer Ordnung oder einer Priorität.
Zum Beispiel repräsentiert ein Einstellwert 00 eine erste
Priorität, ein Einstellwert 01 repräsentiert eine
zweite Priorität, ein Einstellwert 10 repräsentiert
eine dritte Priorität und ein Einstellwert 11 repräsentiert
eine vierte Priorität.
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In
einer Ausführungsform umfasst der Speicher 350 eine
Vielzahl an Register (nicht dargestellt). Zum Beispiel wird ein
Adressregister zum Speichern des Bit-Übertragungsschichtadressen-(Physical
Lager Address, PHYAD)-Werts eingesetzt, der von dem MAC-Schaltkreis 110 als
Adresse des PHY-Schaltkreises 300 ausgegeben worden ist.
Wenigstens ein Statusregister wird zum Kennzeichnen des Status des
PHY-Schaltkreises 300 eingesetzt. Wenigstens ein Kontrollregister
(Control Register) wird zum Kontrollieren des Betriebs des PHY-Schaltkreises 300 eingesetzt.
Wenigstens ein Register wird zum Speichern des oben genannten Einstellwertes
eingesetzt, welcher die Priorität (Ordnung) repräsentiert.
In einer anderen Ausführungsform kann der Speicher 350, welcher
zum Speichern des von dem MAC-Schaltkreis 110 ausgegebenen
PHYAD-Wertes eingesetzt wird, ein nicht-flüchtiger Speicher
(beispielsweise: ROM, Flash-Speicher) sein, um den PHYAD-Wert zu behalten,
wenn der PHY-Schaltkreis 300 ausgeschalten ist.
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Der
Bestimmungsschaltkreis 360 empfängt den Einstellwert
(d. h., eine Priorität oder Ordnung) vom Konfigurationspin 310,
um zu bestimmen, dass ein PHYAD-Wert entsprechend dem Einstellwert
(Priorität oder Reihenfolge), ausgegeben vom MAC-Schaltkreis 110,
die Adresse des PHY-Schaltkreises 300 ist und in dem Adressregister
des Speichers 350 gespeichert ist. Mit anderen Worten betrachtet
der PHY-Schaltkreis den Wert, der in dem Adressregister gespeichert
ist, als seine eigene Adresse. Entsprechend ist der MAC-Schaltkreis 110 betriebsfähig,
um mit dem PHY-Schaltkreis 300 entsprechend dem in dem
Adressregister des Speichers 350 gespeicherten PHYAD-Werts
zu kommunizieren.
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In
einer Ausführungsform umfasst der Bestimmungsschaltkreis 360 ein
Register 361, einen Vergleichsschaltkreis 362 und
einen Prioritätskontrollschaltkreis 363. Ein Beispiel
wird nachfolgend beschrieben. Mit Bezug auf 4 ist der
Einstellwert des Konfigurationspins 310 des PHY-Schaltkreises 300A 00
(d. h., dass der PHY-Schaltkreis 300A als erste Priorität
eingestellt ist). Der Einstellwert des Konfigurationspin 310 des
PHY-Schaltkreises 300B ist 01 (d. h., dass der PHY-Schaltkreis 300B als
zweite Priorität eingestellt ist). Der Einstellwert des
Konfigurationspins 310 des PHY-Schaltkreises 300C ist
10 (d. h., dass der PHY-Schaltkreis 300C als dritte Priorität
eingestellt ist). Nachfolgend wird ebenfalls auf 5 verwiesen.
Der Bestimmungsschaltkreis für jeden PHY-Schaltkreis 300A, 300B, 300C umfasst
ein Register 361, einen Vergleichsschaltkreis 362 und
einen Prioritätskontrollschaltkreis 363. Wenn
das System startet, wissen die PHY-Schaltkreise 300A, 300B und 300C,
dass sie in einer entsprechenden Prioritätsordnung sind.
Wenn der erste PHYAD-Wert (z. B. 24) von dem MAC-Schaltkreis 110 ausgegeben
wird, verwendet der PHY-Schaltkreis 300A mit der ersten Priorität
den ersten PHYAD-Wert (24) als seine Adresse und speichert den ersten
PHYAD-Wert (24) in dem Speicher 350 des PHY-Schaltkreises 300A.
In diesem Moment speichern die PHY-Schaltkreise 300B und 300C nur
den ersten PHYAD-Wert (24) in dem Register 361 (um zu erkennen,
dass die Adresse 24 von dem anderen PHY-Schaltkreis 300A verwendet
wird und diese Adresse 24 als deren eigene Adresse ausschließen)
und warten auf den zweiten bzw. dritten PHYAD-Wert des Management-Frame-Formats,
die unterschiedlich von dem ersten PHYAD-Wert (24) des Management-Frame-Formats sind.
Demgemäß sind die zweiten bzw. die dritten PHYAD-Werte
des Management-Frame-Formats jeweils die Adressen der PHY-Schaltkreise 300B und 300C.
Zum Beispiel ist der zweite PHYAD-Wert 15. Dann ist die Adresse
der PHY-Schaltkreise 300B 15 und das Register 361 des
PHY-Schaltkreises 300C speichert die Werte 24 und 15. Zum
Beispiel ist der dritte PHYAD-Wert des Management-Frame-Formats
26. Dann ist die Adresse des PHY-Schaltkreises 300C auf
26 eingestellt. Somit kann der MAC-Schaltkreis 110 mit
den PHY-Schaltkreisen 300A, 300B bzw. 300C durch
Einsetzen der Adressen 24, 15 bzw. 26 kommunizieren.
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Falls
der zweite PHYAD-Wert des Management-Frame-Formats noch 24 ist (d.
h., dass der MAC-Schaltkreis 110 mit dem PHY-Schaltkreis 300A unter
Verwendung der Adresse 24 kommunizieren wird), werden die PHY-Schaltkreise 300B bzw. 300C offensichtlich
den empfangenen PHYAD-Wert (24) von dem MAC-Schaltkreis 110 mit
dem Wert (24), der in dem Register 361 gespeichert ist,
durch den Vergleichsschaltkreis 362 vergleichen. Falls
die zwei Werte gleich sind, generiert der Vergleichsschaltkreis 362 ein
entsprechendes Vergleichsergebnis (das kennzeichnet, dass die zwei
Werte gleich sind) und übermittelt dann das Vergleichsergebnis
zu dem Prioritätskontrollschaltkreis 363. Als
Nächstes generiert der Prioritätskontrollschaltkreis 363 ein
Ausgangssignal (das kennzeichnet, dass der aktuelle PHYAD-Wert nicht
gespeichert wird) entsprechend dem Vergleichsergebnis und dessen
Priorität, um den Speicher 350 zu sperren. Dann
warten die Bit-Übertragungsschichtschaltkreise 300B bzw. 300C noch auf
die folgenden ersten und zweiten PHYAD-Werte des Management-Frame-Formats,
die unterschiedlich zu dem ersten PHYAD-Wert (24) des Management-Frame-Formats
sind. In einer Ausführungsform kann der Prioritätskontrollschaltkreis 363 durch
einen Zähler oder einen Addierer verwirklicht sein. Es
ist festgelegt, ob der Zähler entsprechend dem Vergleichsergebnis
des Vergleichsschaltkreises 362 erhöht wird. Der
Zähler wird auf einen bestimmten Wert, basierend auf der
Priorität, angehoben und gibt dann ein Kontrollsignal aus,
um zu kontrollieren, ob das Adressregister den PHYAD-Wert speichert
oder nicht.
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In
einer Ausführungsform ist der Konfigurationspin 310 des
PHY-Schaltkreises 300 an ein Niederwertstellelement (PUSH-LOW
Element) oder an ein Hochwertstellelement (PUSH-HIGH Element) in dem
PHY-Schaltkreis 300 gekoppelt, so dass der Detektionsschaltkreis 320 dennoch
die Einstellwerte 00 oder 11 empfangen kann, selbst wenn der Konfigurationspin 310 des
Bit-Übertragungsschichtschaltkreises 300 nicht
mit einer Versorgungsspannung (VDD) oder einer Masse (Ground, GND,
d. h. erdfrei) verbunden ist. Somit können einige Elemente,
wie z. B. Widerstand, Schalter, weggelassen werden.
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Die
Erfindung kann in der Personalcomputeranwendung eingesetzt werden,
z. B. einer Netzwerkschnittstellenkarte, die nur einen PHY-Schaltkreis 300A aufweist,
der mit dem MAC-Schaltkreis 110 verbunden ist. Weiterhin
kann der Konfigurationspin 310 des Bit-Übertragungsschichtschaltkreises 300 an
VDD oder GND gekoppelt sein, ohne dass andere Elemente, beispielsweise
Widerstand, Schalter, durchströmt werden.
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In
einer Ausführungsform umfasst der PHY-Schaltkreis 300 gemäß der
Erfindung ein Inhibitionsglied 370, um direkt einige spezifische
Adressen auszuschließen. Zum Beispiel wird angenommen, dass
ein PHY-Schaltkreis ausgebildet ist, um die Adressen 16 bis 31 auszuschließen.
Wenn das Inhibitionsglied 370 detektiert (erkennt), dass
das fünfte Bit des PHYAD-Feldes eines Management-Frame-Formats
1 ist, wird das Management-Frame-Format gestrichen und die Möglichkeit
ausgeschlossen, dass der PHYAD-Wert die Adresse des PHY-Schaltkreises 300 ist.
Zum Beispiel sperrt das Inhibitionsglied 370 den Bestimmungsschaltkreis 360,
wenn das fünfte Bit des PHYAD-Feldes 1 ist. In einer alternativen
Ausführungsform sind die Adressen 16 bis 31 vorbestimmt
und sind in dem Register 361 des Bestimmungsschaltkreises 360 vorgespeichert,
um vorauszusetzen, dass die Adressen 16 bis 31 von anderen PHY-Schaltkreisen
eingesetzt werden können, so dass die Adressen 16 bis 31
ausgeschlossen werden, ihre eigenen Adressen zu sein.
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In
einer alternativen Ausführungsform unterstützt
die oben genannte Ausgestaltung den PHY-Schaltkreis 300 gemäß der
Erfindung im Zusammenwirken mit dem herkömmlichen PHY-Schaltkreis.
Zum Beispiel umfasst eine Netzwerkvermittlungsvorrichtung mit 16
Anschlüssen einen MAC-Schaltkreis 110, sechs PHY-Schaltkreise 300 gemäß dieser
Erfindung und zehn herkömmliche PHY-Schaltkreise. Die sechs
PHY-Schaltkreise 300 schließen die Adressen 16
bis 31 als deren eigenen Adressen aus und weisen entsprechend drei
Konfigurationspins zum Einstellen als die erste, zweite, dritte,
vierte, fünfte und sechste Priorität auf. Dies
ist lediglich ein Beispiel. Die erste Priorität und die
dritte bis siebte Priorität können als weiteres
Beispiel eingestellt werden. Die zehn herkömmlichen PHY-Schaltkreise
haben jeweils fünf Konfigurationspins, um ihre eigenen
Adressen einzustellen. Somit können zehn unterschiedliche
Adressen zwischen den Adressen 16 bis 31 bei den fünf Konfigurationspins
der zehn herkömmlichen PHY-Schaltkreise eingestellt werden.
Die Zahlen in dieser Ausführungsform sind offensichtlich
nur zur Erklärung beschrieben. Ein Fachmann kann entsprechend
die damit verbundene Ausgestaltung verändern.
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Das
Verfahren und die Vorrichtung zum Einstellen einer PHY-Adresse gemäß der
Erfindung erfüllt den IEEE 802.3 Standard ohne bis zu 5
Konfigurationspins zum Einstellen der PHY-Adresse einzusetzen. Die
Erfindung lässt es zu, mit dem herkömmlichen PHY-Schaltkreis
zusammenzuarbeiten. Außerdem wird der MAC-Schaltkreis 110 nicht
davon abgehalten, einige spezifische PHYAD-Werte auszugeben, um
mit spezifischen PHY-Schaltkreisen zu kommunizieren. Somit ist die
Flexibilität des Einstellens der PHY-Adresse des PHY-Schaltkreises
erhöht. Verglichen mit dem Stand der Technik hat die Erfindung
weiterhin andere Vorzüge. Erstens, entsprechend dem Stand
der Technik, muss der Anwender den zu den 5 Konfigurationspins zugehörigen
Eingangswert ändern (durch Abstimmen externer Komponenten,
z. B. Schalter), um die Adresse eines herkömmlichen PHY-Schaltkreises
zu ändern, da die Adresse des PHY-Schaltkreises durch den
zu den fünf Konfigurationspins zugehörigen Eingangswert eingestellt
ist. Im Gegensatz dazu benötigt die Erfindung keine solche
Abstimmung. Zweitens kann das Problem, dass die Adresse des Bit-Übertragungsschichtschaltkreises
des Standes der Technik irrtümlich eingestellt ist, vermieden
werden. Beispielsweise kann das doppelte Einstellproblem infolge
manuellem Einstellen oder einer Schaltkreislötfehlerstelle, oder
ein Kurzschluss verhindert werden, um die Produktionskosten des
Herstellers zu verringern.
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Während
bestimmte beispielhafte Ausführungsformen beschrieben und
in den beigefügten Zeichnungen dargestellt worden sind,
ist es selbstverständlich, dass solche Ausführungsformen
lediglich die Erfindung veranschaulichen und diese im Umfang der
Erfindung nicht beschränken und dass diese Erfindung nicht
auf die dargestellte und beschriebene spezifische Konstruktion und
Anordnung beschränkt ist, da verschiedene andere Modifikationen
von einem Fachmann vorgenommen werden können.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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