DE4437959C2 - Serielle Kommunikationsschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine serielle Kommuni­ kationsschaltung, und insbesondere bezieht sie sich auf eine Kom­ munikationsschaltung, die in einem Ein-Chip-Mikrocomputer einge­ baut ist und eine serielle Kommunikation (Datenübertragung) zwi­ schen sich selbst und einem anderen Mikrocomputer ausführt.

Die vorliegende Erfindung bezieht sich auf eine Kommunikations­ schaltung (Datenübertragungsschaltung), die eine serielle Kommuni­ kation (serielle Datenübertragung) auf der Basis von Bitformaten des D2B(Domestic Digital Bus)-Protokolls, das ist eine Art von HDLC (High level Data Link Control procedures = Steuerprozeduren für Datenverbindungen auf hohem Niveau), ausführt. Das D2B-Protokoll wird durch die IEC (International Electrotechnical Commission = Internationale Elektrotechnische Kommission) als TC84(S)86 be­ schrieben. Zuerst wird eine Erklärung des Bitformats des D2B-Pro­ tokolls gegeben.

Fig. 1 ist eine schematische Darstellung, die Formate eines Start­ bits 102 und eines Datenbits 103 (Dateneinheiten) eines Bits von Übertragungssignalen, die von der Master-Seite (Hauptgerät) der Slave-Seite (Nebengerät) zu übertragen sind, des D2B-Protokolls zeigen.

Wie in Fig. 1 gezeigt ist, sind in dem Startbit 102 des D2B-Proto­ kolls ein t1-Abschnitt auf "H"-Niveau, ein t2-Abschnitt auf "L"-Niveau, ein t3-Abschnitt auf "L"-Niveau und ein t4-Abschnitt auf "H"-Niveau von der Kopfseite her angeordnet, und die fortlaufenden Zeiten (Dauer) der entsprechenden Abschnitte werden durch die An­ zahl von Takten definiert, die in Klammern bei den entsprechenden Zeitabschnitten dargestellt sind. Die Anzahl der in Fig. 1 gezeig­ ten Takte ist ein Beispiel und nicht auf die gezeigte Anzahl be­ grenzt. Insbesondere ist in dem Startbit 102 der t1-Abschnitt de­ finiert zur Bestätigung, daß er für einen vorbestimmten Zeitraum "1" bleibt, der t2-Abschnitt, daß er "0" wird, der t3-Abschnitt, daß er für einen vorbestimmten Zeitraum "0" bleibt und der t4-Ab­ schnitt, daß er "1" wird. Demzufolge stellt das in Fig. 1 gezeigte Startbit 102 einen Start bzw. Beginn einer Übertragung mit den vier Abschnitten von dem t1-Abschnitt bis zu dem t4-Abschnitt als eine Einheit dar.

Wie in Fig. 1 gezeigt ist, sind in dem D2B-Protokoll in einem Bit des Datenbits 103 ein t1-Abschnitt auf "H"-Niveau, ein t2-Ab­ schnitt auf "L"-Niveau, ein t3-Abschnitt (schraffierter Ab­ schnitt), der ein Abschnitt von zu übertragenden Daten ist, und ein t4-Abschnitt auf "H"-Niveau angeordnet, und die fortlaufenden Zeiten (Dauer) der entsprechenden Abschnitte sind durch die Anzahl der Takte definiert. Die in Fig. 1 gezeigte Anzahl der Takte ist ein Beispiel und nicht auf die gezeigte Anzahl begrenzt.

Insbesondere ist in dem Datenbit 103 der t1-Abschnitt definiert zum Bestätigen, daß er für einen vorbestimmten Zeitraum "1" bleibt, der t2-Abschnitt, daß er "0" wird, der t3-Abschnitt zum Darstellen eines Wertes von "1" oder "0" der zu übertragenden Da­ ten und der t4-Abschnitt, daß er "1" wird. Entsprechend wird mit vier Abschnitten von dem t1-Abschnitt bis zu dem t4-Abschnitt als eine Einheit ein Ein-Bit-Wert von "1" oder "0" dargestellt.

Wie beispielsweise in Fig. 1 gezeigt ist, ist der Punkt, daß die unterschiedliche Anzahl von Takten im voraus als die fortlaufenden Zeiten (Dauer) der entsprechenden Abschnitte entschieden wird, un­ terschiedlich von anderen allgemeinen Protokollen.

Zum Beispiel ist Fig. 2 eine schematische Darstellung, die ein Bitmuster eines Ein-Bit-Wertes zeigt, der auf einem Datenübertra­ gungsweg zu übertragen ist, der durch Bit-Formate der "Klasse B Datenübertragungsnetzwerkschnittstelle J1850" definiert ist.

Jeder Ein-Bit-Wert (Dateneinheit) ist aus drei Bereichen zusammen­ gesetzt, die jeweils eine ZEIT genannt werden und durch Teilen ei­ nes Ein-Bit-Wertes in drei erhalten werden. In Bit "0", wie in Fig. 2 durch das Bezugszeichen 100 gezeigt ist, werden sowohl die erste ZEIT als auch die zweite ZEIT durch "H"-Niveau und die dritte ZEIT durch "L"-Niveau dargestellt. In Bit "1", das in Fig. 2 durch das Bezugszeichen 101 gezeigt ist, ist die erste Zeit durch "H"-Niveau und sowohl die zweite Zeit als auch die dritte Zeit sind durch "L"-Niveau dargestellt.

Obwohl es in Fig. 2 nicht gezeigt ist, ist bei diesem Protokoll SOF (Start Of Frame = Beginn des Datenblocks), das einem Startbit 103 des D2B-Protokolls entspricht, aus 6 ZEITEN zusammengesetzt, so daß die ersten bis vierten Zeiten durch "H"-Niveau und die fünfte und die sechste Zeit durch "L"-Niveau darstellt sind. Auch bei dem D2B-Protokoll gibt es den Fall, daß ein Signal einer Ein­ heit aus vier Abschnitten oder mehr zusammengesetzt ist.

In jedem Fall wird bei den herkömmlichen Protokollen ein Signal einer Einheit durch Kombinieren von Abschnitten mit "H"-Niveau bzw. "L"-Niveau mit einer vorbestimmten Breite definiert, um "0" oder "1" eines Bits oder eine vorbestimmte Bedeutung darzustellen, jedoch sind bei dem D2B-Protokoll die Breiten (Dauern) der ent­ sprechenden Abschnitte unterschiedlich voneinander, und durch Bringen des Wertes des Abschnittes mit der bestimmten Breite unter diesen auf "0" oder "1" wird bei einem Bit "0" oder "1" darge­ stellt.

Wie zuvor ausgeführt wurde, wird bei einer Vorrichtung zur seriel­ len Datenübertragung, die herkömmliche Bitformate verarbeitet, wie z. B. J1850, die Annahme eines Bitformates (in der Daten synchron mit einer vorbestimmten Anzahl von Takten übertragen werden) vor­ ausgesetzt, und in dem vorherigen Beispiel in die Steuerung z. B. mit 8 Takten als eine Referenz ausgeführt werden. Eine solche Steuerung kann aber nicht an ein solches Bitformat wie das D2B-Pro­ tokoll angepaßt werden. In dem Fall, in dem ein Gerät so auf­ gebaut ist, daß eine Hardware für ein Bitformat verwendet wird, bei dem eine spezifizierte Anzahl von Takten zum Definieren der Breite der entsprechenden Abschnitte zugewiesen ist, ist die Verwendung des Gerätes begrenzt, da es nicht an ein Bitformat angepaßt werden kann, bei denen entsprechenden Abschnitte unter­ schiedlicher Breiten (Dauern) haben.

Aus Intel Corp.: MCS-80/85 family User′s Manual, Oktober 1979, Seiten 2-5, 2-19, 2-20, 5-17, 5-18 ist ein Mikroprozessor be­ kannt, bei dem in einer seriellen Kommunikationsschaltung für die zeitliche Steuerung des seriellen Datenstroms und für das Codieren und Decodieren dieser Daten weitgehend nur Firmware eingesetzt wird.

Aus der US 5 199 107 ist eine serielle Kommunikationsschaltung bekannt, bei der die Bitlänge der zu übertragenden bzw. zu empfangenden Daten auf einen gewünschten Wert gesetzt werden kann.

Die vorliegende Erfindung wurde unter Berücksichtigung dieser Um­ stände gemacht, und es ist Aufgabe der Erfindung, eine Schaltung zur seriellen Kommunikation zu ermöglichen, die auch zur Verarbei­ tung eines Protokolls mit unterschiedlichem Bitformat in der Lage ist.

Diese Aufgabe wird gelöst durch eine serielle Kommunikationsschal­ tung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.

Die Erfindung ermöglicht die Verarbeitung eines Protokolls mit un­ terschiedlichem Bitformat nur durch Ändern der Firmware (in einem ROM gespeicherte Software), indem eine derartige Steuerschaltung, bei der die Zeitsteuerung des Bitformates durch die Software ent­ schieden wird, ausgebildet wird.

Die Erfindung ermöglicht für einen Ein-Chip-Mikrocomputer eine se­ rielle Kommunikationsschaltung, die die Last der ursprünglichen CPU durch Vorsehen einer Neben-CPU zur exklusiven Kommunikations­ steuerung vermindert.

Die Erfindung ermöglicht eine serielle Kommunikationsschaltung, die mit einer Paritätsüberprüfungsfunktion vorgesehen ist, die zum Überprüfen von Paritäten mit ungerader Anzahl oder von Paritäten mit gerader Anzahl in der Lage ist.

Die Erfindung ermöglicht weiter eine serielle Kommunikationsschal­ tung, die Funktionen wie das Überprüfen eines Rauschens in einem empfangenen Signal, das Überprüfen ob in einem Signal ein vorbe­ stimmter Abschnitt stabil oder nicht ist, oder das Überprüfen ob in einer Datenübertragung etwas abnormal ist oder nicht, aufweist.

Bei der seriellen Kommunikationsschaltung wird nach einer Ausfüh­ rungsform ein Niveau von jedem Abschnitt oder ein Ausgabezeitab­ lauf von Daten von jedem übertragenen Signal einer Einheit durch eine Steuerschaltung gesteuert, die einen spezifischen Wert in ein spezifisches Register durch Software schreibt. Beim Empfangen wird ein Niveau von jedem Abschnitt oder ein Zeitablauf des Aufnehmens von Daten von jedem Signal einer Einheit durch die Steuerschaltung mit Software gesteuert.

Bei der seriellen Steuerschaltung nach einer Ausführungsform ist eine Steuerschaltung als eine Neben-CPU auf einem Ein-Chip-Mikro­ computer, der auf einem LSI-Chip ausgebildet ist, aufgebaut.

Weiter ist bei der seriellen Kommunikationsschaltung nach einer Ausführungsform ein Paritätsgenerator zum Übertragen vorgesehen, der die Parität jedes Bits (Dateneinheit) von Übertragungsdaten zum Zeitpunkt des Übertragens durch gerade Anzahl oder ungerade Anzahl erzeugt, und entweder die Parität der geraden Anzahl oder der ungeraden Anzahl kann durch die Steuerschaltung gesetzt wer­ den. Außerdem ist zur Zeit der Übertragung ein Paritätsgenerator vorgesehen zum Empfangen, der eine Parität von jedem Bit von emp­ fangenen Daten durch ungerade Anzahl oder gerade Anzahl erzeugt, und entweder die Parität ungerader Anzahl oder die Parität gerader Anzahl kann durch eine Steuerschaltung gesetzt werden.

Des weiteren ist in der seriellen Kommunikationsschaltung nach ei­ ner Ausführungsform ein Mittel zum Erkennen ob ein Wert eines von einem Empfangsterminal eingegebenen Signals geändert hat, nachdem ein gewisser (bestimmter) Zeitraum abgelaufen ist, vorgesehen.

Dementsprechend wird bei der seriellen Kommunikationsschaltung nach einer Ausführungsform ein Niveau von jedem Abschnitt oder ein Ausgabezeitablauf von Daten von jedem übertragenen Signal einer Einheit entschieden, oder ein Niveau von jedem Abschnitt oder ein Zeitablauf des Aufnehmens von Daten von jedem empfangenen Signal einer Einheit wird entschieden, indem eine Steuerschaltung mit Software einen spezifischen Wert in ein spezifisches Register schreibt.

Bei der seriellen Kommunikationsschaltung nach einer Ausführungs­ form ist eine Steuerschaltung als eine Neben-CPU auf einem Ein- Chip-Mikrocomputer, der auf einem LSI-Chip aufgebaut ist, ausge­ bildet und wird exklusiv zur Steuerung der Kommunikationssteuerung verwendet.

Des weiteren wird bei der seriellen Kommunikationsschaltung nach einer Ausführungsform die Parität jeden Bits eines übertragenen Wertes zum Zeitpunkt der Übertragung durch entweder ungerade An­ zahl oder gerade Anzahl erzeugt, und die Parität ungerader Anzahl oder die Parität gerader Anzahl wird durch eine Steuerschaltung ge­ setzt. Außerdem wird zum Zeitpunkt des Empfanges die Parität von jedem Bit von empfangenen Daten entweder durch ungerade Anzahl oder durch gerade Anzahl erzeugt, und die Parität ungerader Anzahl oder die Parität gerader Anzahl werden außerdem durch die Steuer­ schaltung gesetzt.

Weiter wird bei der seriellen Kommunikationsschaltung nach einer Ausführungsform eine Überprüfung eines Wertes eines Signals, das von einem Empfangsanschluß eingegeben wird, durchgeführt, ob es sich nach dem Ablauf einer Zeit geändert hat oder nicht, eine Überprüfung eines Rauschens, das in einem empfangenen Signal ent­ halten ist, wird durchgeführt, eine Überprüfung, ob ein Signal in einem vorbestimmten Abschnitt stabil ist oder nicht, wird durchge­ führt, oder eine Überprüfung ob in einer Kommunikation etwas ab­ normal ist oder nicht, wird durchgeführt.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine schematische Darstellung, die ein Beispiel von Bitformaten des D2B-Protokolls zeigt, das ein Ge­ biet einer seriellen Kommunikationsschaltung nach einer Ausführungsform der Erfindung ist;

Fig. 2 eine schematische Darstellung, die Bitformate, die in einer "Klasse B Datenübertragungsnetzwerkschnittstelle J1850" defi­ niert sind, als ein Beispiel eines herkömmlichen allgemeinen Bitformats zeigt;

Fig. 3 eine schematische Darstellung, die einen erläutern­ den Aufbau eines Ein-Chip-Mikrocomputers zeigt, bei dem eine serielle Kommunikationsschaltung nach ei­ ner Ausführungsform der Erfindung eingebaut ist;

Fig. 4 eine Blockdarstellung, die ein Aufbaubeispiel einer Schaltung auf der Übertragungsseite einer seriellen Kommunikationsschaltung einer Ausführungsform der Erfindung zeigt;

Fig. 5 eine Tabelle, die die Beziehung zwischen Werten zeigt, die in die entsprechenden Register einer Schaltung an den Übertragungsanschlüssen einer seriellen Kommunikationsschaltung nach einer Ausführungsform geschrieben sind;

Fig. 6 ein Zeitablaufdiagramm, das einen Zustand zeigt, in dem das Paritätsbit einer Schaltung auf der Übertragungsseite einer seriellen Kommunikations­ schaltung nach einer Ausführungsform erzeugt wird;

Fig. 7 eine Blockdarstellung, die ein Aufbaubeispiel einer Schaltung auf der Empfangsseite einer seriellen Kommunikationsschaltung nach einer Ausführungsform zeigt;

Fig. 8 ein Zeitablaufdiagramm, das einen Betriebszustand einer Schaltung zum Erkennen einer Änderung eines empfangenen Signals einer Schaltung auf der Emp­ fangsseite einer seriellen Kommunikationsschaltung nach einer Ausführungsform zeigt; und

Fig. 9 ein Zeitablaufdiagramm, das einen Zustand zeigt, in dem ein Paritätsbit einer Schaltung auf der Emp­ fangsseite einer seriellen Kommunikationsschaltung einer Ausführungsform erzeugt wird.

Im folgenden wird eine Erklärung der Erfindung unter Bezugnahme auf die Zeichnungen, die Ausführungsformen derselben zeigen, gege­ ben.

Fig. 3 ist eine schematische Darstellung, die einen erläuternden Aufbau eines Ein-Chip-Mikrocomputers zeigt, bei dem eine serielle Kommunikationsschaltung (Schaltung für serielle Datenübertragung) nach einer Ausführungsform eingebaut ist.

In Fig. 3 bezeichnet das Bezugszeichen C einen LSI-Chip, in dem eine Haupt-CPU M1, ein Haupt-Speicher M2, ein Haupt-Registerspei­ cher M3, eine Neben-CPU SC und ähnliches ausgebildet sind. Die entsprechenden Komponenten des LSI-Chips C sind miteinander durch einen Haupt-Bus M4 verbunden.

In der Neben-CPU SC sind eine ALU (Recheneinheit) S1, ein Speicher S2, ein Registerspeicher S3, eine serielle Kommunikationsschaltung (serielle Datenübertragungsschaltung) S4 nach einer Ausführungs­ form der Erfindung und ähnliches ausgebildet. Die entsprechenden Komponenten in der Neben-CPU SC sind miteinander durch einen Ne­ ben-Bus S5 verbunden.

Die serielle Kommunikationsschaltung S4 ist, wie später beschrie­ ben wird, weiter in eine übertragungsseitige Schaltung S4T und eine empfangsseitige Schaltung S4R geteilt. Wie später beschrieben wird, ist ein Übertragungsanschluß 1 bei der übertragungsseitigen Schaltung S4T bzw. ein Empfangsanschluß 10 bei der empfangsseiti­ gen Schaltung S4R zur Kommunikation (Datenübertragung) mit der Au­ ßenwelt außerhalb des LSI-Chips C vorgesehen.

In dem Registerspeicher S3 der Neben-CPU SC sind Register wie ein TXD-Block S31 für die übertragungseitige Schaltung S4T und ein RXD-Block S32 für die empfangsseitige Schaltung S4R und ähnliches vorgesehen, die Beschreibung dazu wird später gegeben.

Fig. 4 ist eine Blockdarstellung, die ein Beispiel eines Aufbaus der übertragungsseitigen Schaltung S4T der seriellen Kommunikati­ onsschaltung einer Ausführungsform zeigt. In Fig. 4 sind die ent­ sprechenden Register (in Fig. 4, die durch die Bezugszeichen 2, 3, 4, 6, 72, 81, 91, 93, 94, 95 gezeigten Blöcke) in dem TXD-Block S31 für die übertragungsseitige Schaltung S4T aus dem Register­ speicher S3 für die zuvor erwähnte Neben-CPU SC ebenfalls gezeigt.

In Fig. 4 bezeichnet das Bezugszeichen 1 wie zuvor erwähnt einen Ausgabeanschluß (im folgenden als Übertragungsanschluß bezeichnet) für die durch die serielle Kommunikationsschaltung übertragenen Daten, d. h. die seriellen Übertragungsdaten (TXD-Signal), und dieser gibt ein Signal auf aktivem "H"-Niveau aus.

Dieser Übertragungsanschluß 1 gibt entweder ein TXD-Datenbit 82, ein Truck-Bit, das von der Neben-CPU SC in ein Truck-Register (TRUCK) 3 geschrieben ist, oder ein Paritätsbit 73, das durch einen Paritätsgenerator 71, der später beschrieben wird, erzeugt wird, aus, die durch eine Umschaltschaltung 50, die aus Elementen, die durch die Bezugszeichen 51 bis 54 bezeichnet sind, aufgebaut ist, entsprechend den Werten eines TXD-Abbruchzeichen-Registers (TXDBRCH) 2, das später beschrieben wird, eines Datenfreigabebits, das von der Neben-CPU SC in ein Datenfreigabe-Register (DATAEN) 4 geschrieben wird, und eines TXD-Paritätsausgabefreigabebits, das von der Neben-CPU SC in ein TXD-Paritätsausgabefreigabe-Register (TXDPRTYEN) 6 geschrieben wird, ausgewählt werden.

Das von der Haupt-CPU M1 in das TXD-Abbruchzeichen-Register 2 ge­ schriebene TXD-Abbruchzeichenbit ist ein Signal zum zwangsweisen Beenden einer Datenübertragung und wird der Umschaltschaltung 50 eingegeben. Ein solches TXD-Abbruchzeichenbit wird mit einem Wert von "0", wenn eine gewöhnliche Datenübertragung ausgeführt wird, oder mit einem Wert "1", wenn eine Datenübertragung gestoppt wird, entsprechend in das TXD-Abbruchzeichen-Register 2 durch die Haupt- CPU M1 geschrieben.

Diese in Fig. 3 gezeigte Ausführungsform baut auf der Annahme ei­ nes Systems auf, bei dem zwei Mikrocomputer aus einer Haupt-CPU M1 und einer Neben-CPU SC in einem LSI-Chip C eingebaut sind, und bei denen die Neben-CPU SC für eine exklusive Datenübertragungsfunk­ tion die in Fig. 4 gezeigte Schaltung gewöhnlicherweise steuert. Wenn aber die Haupt-CPU M1 irgendeine abnormale Datenübertragung erkennt, schreibt die Haupt-CPU M1 das TXD-Abbruchzeichenbit mit "1" in das TXD-Abbruchzeichen-Register 2, wodurch die Datenübertragung zwangsweise beendet werden kann.

Das von der Neben-CPU SC in das Datenfreigabe-Register 4 geschrie­ bene Datenfreigabebit ist ein Signal zum Erlauben der Datenüber­ tragung und wird der Umschaltschaltung 50 eingegeben.

Das von der Neben-CPU SC in das TXD-Paritätsausgabefreigabe-Regi­ ster 6 geschriebene TXD-Paritätsausgabefreigabebit ist ein Signal zum Erlauben der Ausgabe des Paritätsbits 73, das später beschrie­ ben wird, und wird der Umschaltschaltung 50 eingegeben.

Die Umschaltschaltung 50 ist aus den NOR-Gattern 51, 52, dem UND-Gatter 53 und dem Schalter 54 aufgebaut.

Der Schalter 54 wird durch den Wert des durch die Neben-CPU SC in das TXD-Paritätsausgabefreigabe-Register 6 geschriebenen TXD-Pari­ tätsausgabefreigabebit zum Schalten gesteuert. D. h., der Schalter 54 wird so gesteuert, daß das TXD-Datenbit 82 dem ersten Ein­ gabeanschluß des UND-Gatters 53 eingegeben wird, wenn das TXD-Pa­ ritätsausgabefreigabebit "0" ist, und daß das Paritätsbit 73 eingegeben wird, wenn es "1" ist. In den anderen Eingabeanschluß des UND-Gatters 53 wird das in das Datenfreigabe-Register 4 geschriebene Datenfreigabebit eingegeben, und die Ausgabe des UND-Gatters 53 wird einem Eingabeanschluß des NOR-Gatters 52 eingegeben. Dem anderen Eingabeanschluß des NOR-Gatters 52 wird das in das Truck-Register 3 geschriebene Truck-Bit eingegeben, und die Ausgabe des NOR-Gatters 52 wird einem Eingabeanschluß des NOR-Gatters 51 eingegeben. Dem anderen Eingabeanschluß des NOR-Gatters 51 wird das in das TXD-Abbruchzeichen-Register 2 geschriebene TXD-Ab­ bruchzeichenbit eingegeben.

Dementsprechend ist die Beziehung zwischen den Werten, die ent­ sprechend in das TXD-Abbruchzeichen-Register 2, das Datenfreigabe- Register 4 und das TXD-Paritätsausgabefreigabe-Register 6 ge­ schrieben sind, und dem von dem Übertragungsanschluß 1 ausgegebe­ nen Signal, wie sie in Fig. 5 gezeigt ist.

Insbesondere ist der in Fig. 5 gezeigte Inhalt folgender.

Wenn die Haupt-CPU M1 das TXD-Abbruchzeichenbit mit "1" in das TXD-Abbruchzeichen-Register 2 schreibt, wird das Ausgabesignal des Übertragungsanschlusses 1 zwangsweise auf "L"-Niveau gebraucht und die Übertragung ist verboten.

Wenn die Haupt-CPU M1 das TXD-Abbruchzeichenbit mit "0" in das TXD-Abbruchzeichen-Register 2 schreibt, ist die Übertragung von dem Übertragungsanschluß 1 freigegeben. D. h, wenn die Neben-CPU SC das Datenfreigabebit mit "0" in das Datenfreigabe-Register 4 schreibt, wird das von der Neben-CPU SC in das Truck-Register 3 geschriebene Truck-Bit von dem Übertragungsanschluß 1 ausgegeben. Wenn die Neben-CPU SC nur das Datenfreigabebit, das "1" gemacht wurde, in das Datenfreigabe-Register 4 schreibt, wird das TXD-Da­ tenbit 82 von dem Übertragungsanschluß 1 ausgegeben. Wenn die Ne­ ben-CPU SC sowohl das Datenfreigabebit als auch das TXD-Paritäts­ ausgabefreigabebit "1" macht, und diese in das Datenfreigabe-Regi­ ster 4 und das TXD-Paritätsausgabefreigabe-Register 6 schreibt, wird das Paritätsbit 73 von dem Übertragungsanschluß 1 ausgegeben.

Nebenbei gesagt sind bei dem D2B-Protokoll, das ein Bereich der seriellen Kommunikationsschaltung nach einer Ausführungsform der Erfindung ist, wie in dem Zeitablaufdiagramm aus Fig. 1 gezeigt ist, die Anordnung des t1-Abschnittes auf "H"-Niveau, des t2-Ab­ schnittes auf "L"-Niveau, des t3-Abschnittes, der ein Abschnitt der zu übertragenden Daten ist, und letztendlich des t4-Abschnit­ tes auf "H"-Niveau ausgehend von der Kopfseite eines Bits eines Übertragungssignals und die Breiten der entsprechenden Abschnitte (insbesondere die Anzahl der Takte) definiert. Es ist ein Truck- Bit, das zum Setzen der Niveaus der entsprechenden Abschnitte ver­ wendet wird. D. h., indem das Truck-Bit entsprechend der in Fig. 5 gezeigten Tabelle gültig ("1") gemacht wird oder "0" von der Ne­ ben-CPU SC in das Truck-Register 3 geschrieben wird, wird es mög­ lich, die Niveaus der entsprechenden Abschnitte auf vorbestimmte Werte zu bringen.

Zusätzlich hat das Truck-Register 3 außerdem die Funktion, erneut das Niveau das von dem Übertragungsanschluß 1 ausgegebene Signal durch Rückkopplung der Ausgabe des NOR-Gatters 51 der Umschalt­ schaltung 50 über den Weg 32 zu bestätigen. Sozusagen sind in dem Truck-Register 3 eine Verriegelung von einem Bit, das durch Schreiben eines Werts des Truck-Bits durch die Neben-CPU SC setz­ bar ist, und der Eingabeweg 32 von einem Bit, das das TXD-Signal selbst, das von dem Übertragungsanschluß 1 ausgegeben wird, liest, derselben Adresse und demselben Bit zugeordnet.

Der Datenübertragungsabschnitt t3, der in Fig. 1 gezeigt ist, ist ein Abschnitt zum Übertragen von Daten bzw. des Wertes an sich, jedoch wählt der Schalter 54 das TXD-Datenbit 82 zur Ausgabe desselben aus, in dem gewöhnlicherweise die Neben-CPU SC das TXD-Paritätsausgabefreigabebit mit "0" in das TXD-Pari­ tätsausgabefreigabe-Register 6 schreibt. Einige Protokolle fügen aber manchmal die Parität eines Wortes nach der Übertragung der Daten durch eine Worteinheit hinzu. In einem solchen Fall wählt der Schalter 54 das Paritätsbit 54 zur Ausgabe desselben aus, in dem die Neben-CPU SC das TXD-Paritätsausgabefreigabebit mit "1" in das TXD-Paritätsausgabefreigabe-Register 6 schreibt.

Im folgenden wird eine Erklärung der Datenübertragung und der Pa­ rität gegeben.

Das Bezugszeichen 81 bezeichnet ein TXD-Datenregister (Übertragungsdatenregister) mit einem 8-Bit Aufbau, und das TXD-Datenregister 81 ist in der Lage, einen über den Bus S5 von der Neben-CPU SC übertragenen Wert mit 8 Bit zu speichern. Das Bezugs­ zeichen 92 bezeichnet eine Auswahleinrichtung, die ein Bit unter den entsprechenden Bits des TXD-Datenregisters 81 zur Ausgabe des­ selben als das TXD-Datenbit 82 auswählt.

Das Bezugszeichen 91 bezeichnet einen TXD-Zeiger mit einem 3-Bit Aufbau zur Steuerung des Auswahlbetriebes, der durch die Auswahl­ einrichtung 92 ausgeführt wird. Insbesondere ist der TXD-Zeiger 91 als ein Aufwärts-/Abwärtszähler ausgebildet, und er ist in der Lage, auszuwählen, ob der Kopf der Übertragungsdaten das MSB (höchstwertige Bit) oder das LSB (niedrigstwertige Bit) ist, indem die Neben-CPU SC "1" oder "0" als ein erstes MSB/LSB-Steuerbit in ein erstes MSB/LSB-Register (TXDM/LCONT), das durch das Bezugs­ zeichen 94 bezeichnet wird, -schreibt, um so das Aufwärtszählen oder das Abwärtszählen auszuwählen.

Dieser TXD-Zeiger 91 wird zum Zählen getriggert, indem die Neben- CPU SC "1" durch Software in ein Verschiebungstrigger-Register (SHIFTTRG), das durch das Bezugszeichen 95 bezeichnet ist, schreibt und ein Verschiebungstrigger 95S, der ein Übertragungs­ triggersignal ist, erzeugt wird. Zusätzlich wird dieser Verschie­ bungstrigger 95S außerdem ein Trigger für einen Paritätsgenerator 71, der später beschrieben wird.

Wenn der TXD-Zeiger 91 bei dem letzten Bit überläuft, wird "1" als ein letztes TXD-Datenbit in ein letztes TXD-Datenregister (TXDLAST), das durch das Bezugszeichen 93 bezeichnet ist, ge­ schrieben.

Außerdem kann auf den TXD-Zeiger 91 von der Neben-CPU SC zugegrif­ fen werden und wahlweise kann ein Anfangswert gesetzt werden. Durch Verwendung dieser Funktion des TXD-Zeigers 91 ist es mög­ lich, einen Ausgabewert als das TXD-Datenbit 82 aus einem wählba­ ren Bit unter den 8 Bit auszugeben, oder es ist außerdem möglich, Ausgabedaten mit 8 Bit oder mehr als das TXD-Datenbit 82 auszuge­ ben. Um eine solche Funktion effektiv zu nutzen, ist bei dieser Ausführungsform das TXD-Datenregister 81 bevorzugterweise nicht als ein Schieberegister aufgebaut.

Das Bezugszeichen 71 bezeichnet einen Paritätsgenerator, der so aufgebaut ist, daß das TXD-Datenbit 82, das von dem TXD-Datenregi­ ster 81 durch die Auswahleinrichtung 92 ausgegeben wird, darin eingegeben wird, und das TXD-Bit 82 wird an der abfallenden Flanke des Schiebetriggers 95S, der durch das Schiebetrigger-Register 95 erzeugt wird, gezählt, und er ist eine Art von Ein-Bit-Zähler, der durch das TXD-Datenbit 82 gesteuert wird. Es ist außerdem möglich, einen Anfangswert dieses Zählers durch die Neben-CPU SC zu setzen, und durch Verwendung dieser Funktion ist es möglich, einen Modus mit einer Parität gleicher Zahl oder einem Modus mit einer Parität ungerader Zahl auszuwählen. Die durch diesen Paritätsgenerator 71 erhaltene Parität wird in einem Paritätsbit-Register (TXDPRTY) 72 gehalten, und des weiteren kann sie von der Neben-CPU SC gelesen werden.

Auf das Truck-Bit, das in das Truck-Register 3 geschrieben ist, das Datenfreigabebit, das in das Freigaberegister 4 geschrieben ist, das TXD-Paritätsausgabefreigabebit, das in das TXT-Paritäts­ ausgabefreigabe-Register 6 geschrieben ist, das Paritätsbit, das aus dem Paritätsbit-Register 72 gelesen wird, den Wert bzw. die Daten, die in dem TXD-Datenregister 81 gesetzt sind, den Wert bzw. die Daten, die in den TXD-Zeiger 91 gesetzt sind, das letzte TXD-Da­ tenbit, das in das letzte TXD-Datenregister 93 geschrieben ist, das erste MSB/LSB-Steuerbit, das in das MSB/LSB-Steuerregister 94 geschrieben ist, und den Schiebetrigger, der in das Schiebetrig­ ger-Register 95 geschrieben ist, kann von der Neben-CPU SC zuge­ griffen werden. Auf das TXD-Abbruchzeichenbit, das in das TXD-Ab­ bruchzeichen-Register 2 geschrieben ist, kann von der Haupt-CPU M1 zugegriffen werden, während dafür für die Neben-CPU SC nur ein Le­ sen möglich ist.

Es wird nun eine Erläuterung des Betriebes der übertragungsseiti­ gen Schaltung S4T der seriellen Kommunikationsschaltung nach einer Ausführungsform mit dem zuvor ausgeführten Aufbau gegeben. Fig. 6 ist ein Zeitablaufdiagramm, das einen Zustand der Ausgabe des TXD-Da­ tenbits 82 aus dem TXD-Datenregister 81 und der Erzeugung des Paritätsbits in dem Paritätsgenerator 71 zeigt. Zur Erleichterung der Erläuterung der Paritätserzeugung ist in Fig. 6 die Anzahl der Takte verglichen mit der tatsächlichen Anzahl der Zyklen weitge­ hend weggelassen.

In der folgenden Erläuterung wird angenommen, daß die Haupt-CPU M1 das TXD-Abbruchzeichenbit mit "0" in das TXD-Abbruchzeichen-Regi­ ster 2 schreibt.

Der Takt CLK, der in Fig. 6 gezeigt ist, ist der Takt CLK, der den Betrieb der seriellen Kommunikationsschaltung S4, die in Fig. 4 gezeigt ist, definiert.

Im Falle der Übertragung eines Ein-Bit-Wertes gibt die Neben-CPU SC zuerst das Datenfreigabebit mit "0" in das Datenfreigabe-Regi­ ster 4 während der Zeit, die die Pulsbreite des t1-Abschnittes und die Pulsbreite des t2-Abschnittes kombiniert, ein. Zur selben Zeit schreibt die Neben-CPU SC zuerst das Truck-Bit mit "1" in das Truck-Register 3 und dann an dem Zeitpunkt, an dem die der Puls­ breite des t1-Abschnittes entsprechende Zeit abgelaufen ist, das Truck-Bit mit "0" in das Truck-Register 3 ein. Dadurch wird von dem Übertragungsanschluß 1 ein Signal mit "1" während der Zeit, die der Zeit des t1-Abschnittes entspricht, ausgegeben, und als nächstes wird ein Signal mit "0" für den Zeitraum, der dem t2-Ab­ schnitt entspricht, ausgegeben.

Als nächstes schreibt die Neben-CPU SC das Datenfreigabebit mit "1" in das Datenfreigabe-Register 4 und das TXD-Paritätsausgabe­ freigabebit mit "0" in das TXD-Paritätsausgabefreigabe-Register 6 während der Zeit, die der Pulsbreite des t3-Abschnittes ent­ spricht. Dadurch wird ein Bit aus den Daten, die in dem TXD-Daten­ register 81 gespeichert sind, als das TXD-Datenbit 82 ausgewählt und von dem Ausgabeanschluß 1 über den Zeitraum, der der Puls­ breite des t3-Abschnittes entspricht, ausgegeben.

Als nächstes schreibt die Neben-CPU SC das Datenfreigabebit mit "0" in das Datenfreigabe-Register 4 über den Zeitraum, der der Pulsbreite des t4-Abschnittes entspricht. Zur selben Zeit schreibt die Neben-CPU SC das Truck-Bit mit "1" in das Truck-Register 3. Dadurch wird von dem Übertragungsanschluß 1 ein Signal mit "1" für den Zeitraum, der dem t4-Abschnitt entspricht, ausgegeben.

Als Beispiel wird angenommen, daß in dem TXD-Datenregister 81 "1", "1", "0", "1", "1", "0" . . . als Daten D7, D6 . . . mit 8 Bit durch die Neben-CPU SC gesetzt werden. Außerdem wird angenommen, daß das erste MSB/LSB-Steuerbit durch die Neben-CPU SC so gesetzt wird, daß das MSB in dem ersten MSB/LSB-Steuerregister 94 ausgewählt wird.

Zuerst schreibt die Neben-CPU SC am Ende des ersten t2-Abschnittes "1" in das Schiebetrigger-Register 95 zur Erzeugung des Schiebe­ triggers 95S und von dem TXD-Zeiger 91 wird ein Zeigerwert PV7 als die TXD-Zeigerausgabe 91S ausgegeben und an die Auswahleinrichtung 92 gegeben. Dadurch wird von dem TXD-Datenregister 81 ein Wert "1" der Daten D7, welche das MSB sind, als das TXD-Datenbit 82 ausge­ geben. Zu diesem Zeitpunkt wird wie zuvor erläutert, da von dem TXD-Abbruchzeichenbit, dem Datenfreigabebit und dem TXD-Paritäts­ ausgabefreigabebit nur das Datenfreigabebit, das in das Daten­ freigabe-Register 4 zu schreiben ist, zu "1" gemacht worden ist, das TXD-Datenbit 82 mit "1" von dem Übertragungsanschluß 1 ausge­ geben.

Im folgenden werden durch denselben Verarbeitungsablauf in dem nächsten t2-Abschnitt die Werte "1", "0" . . . der Daten D6, D5 die in dem TXD-Datenregister 81 gesetzt sind, nacheinander von dem Übertragungsanschluß 1 ausgegeben.

Jedesmal wenn die Daten nacheinander von dem TXD-Datenregister 81 als das TXD-Datenbit 82 ausgegeben werden, wird das Paritätsbit 73 von dem Paritätsgenerator 71 synchron mit dem Abfallen des Schiebetriggers 95S ausgegeben und in dem Paritätsbit-Register 72 synchron mit dem Ansteigen des nächsten Taktes CLK gehalten und außerdem ebenso an die Neben-CPU SC als die Paritäts- Registerausgabe 72 ausgegeben.

Wie zuvor erläutert wurde, wenn das Paritätsbit 73 übertragen wird, nachdem Daten von z. B. einem Wort mit 8 Bit von dem TXD-Da­ tenregister 81 ausgegeben sind, wird das TXD-Paritätsausgabefrei­ gabebit mit "1" in das TXD-Paritätsausgabefreigabe-Register 6 ge­ schrieben, wobei das Datenfreigabebit mit "1" immer noch in das Datenfreigabe-Register 4 geschrieben bleibt, dann wird der Schal­ ter 54 umgeschaltet und das Paritätsbit 73 wird von dem Übertragungsanschluß 1 ausgegeben.

Fig. 7 ist eine Blockdarstellung, die ein Aufbaubeispiel der emp­ fangsseitigen Schaltung S4R der seriellen Kommunikationsschaltung nach einer Ausführungsform zeigt.

In Fig. 7 bezeichnet das Bezugszeichen 10 einen Empfangsanschluß für Daten, die durch die serielle Kommunikationsschaltung empfan­ gen werden, d. h. für serielle Empfangsdaten (RXD-Signal), und der Anschluß 10 nimmt ein Signal auf aktivem "H"-Niveau auf. Der Emp­ fangsanschluß 10 ist bei einem Multi-Master-Datenübertragungsver­ fahren (Datenübertragungsverfahren mit mehreren Hauptgeräten) mit einer Datenübertragungsleitung über eine außenliegende Puffer­ schaltung zusammen mit dem zuvor erwähnten Übertragungsanschluß verbunden.

Das Bezugszeichen 111 bezeichnet einen digitalen Abtastfilter, der das RXD-Signal, das dem Empfangsanschluß 10 eingegeben wird, zur Rauschunterdrückung bzw. Rauschabschneidung mit einer Frequenz, die in einem RXD-Datenfiltertaktauswahl-Register 112 gesetzt ist, abtastet.

Für die durch das Bezugszeichen 12 bezeichneten RXD-Daten, die nach dem Durchlauf durch den digitalen Abtastfilter 111 erhalten werden, sind fünf Arten von Schaltungen, die voneinander unterschiedliche Funktionen aufweisen, die später beschrieben werden, entsprechend angeschlossen bzw. verbunden.

Zuerst, das Bezugszeichen 141 bezeichnet eine Signalleitung zum Lesen des RXD-Datenbits 12 direkt in die Neben-CPU SC, die mit ei­ nem Direktlese-Register (DIRREAD) 142 verbunden ist. Das RXD-Da­ tenbit 12, das in das Direktlese-Register 142 über diese Signal­ leitung 141 geschrieben ist, wird durch die Neben-CPU SC ausgele­ sen.

Das Bezugszeichen 15 bezeichnet eine Signalleitung, die zu einer Unterbrechungsschaltung in der Neben-CPU SC führt, die einen Neben-CPU-Interrupt auf das entsprechende Ansteigen und Fallen des RXD-Datenbits 12 erzeugt und in der Lage ist, zu einer Ausführung einer Verarbeitungsroutine überzugehen, die direkt einer Änderung der empfangenden Daten entspricht.

Das Bezugszeichen 13 bezeichnet eine Schaltung zum Detektieren bzw. Erkennen einer Änderung eines Signals des RXD-Datenbits 12. Das Bezugszeichen 131 bezeichnet eine Verriegelung (Verriegelungsschaltung) zum Halten eines Wertes eines Bits des RXD-Datenbits 12, die den Wert des RXD-Datenbits 12 verriegelt, in Übereinstimmung mit einem Pulssignal durch ein "1"-Schreibsignal, das mit dem Bezugszeichen 134 bezeichnet ist, von der Neben-CPU SC. Der durch diese Verriegelung 131 verriegelte Wert und der Wert des RXD-Datenbits 12, der sich in der Zeitfolge ändert, nachdem der Wert durch die Verriegelung 131 verriegelt ist, werden überprüft, ob sie miteinander übereinstimmen oder nicht, und wenn sie nicht miteinander übereinstimmen, wird ein R-S-Flip-Flop 133 gesetzt.

Das Setzen/Zurücksetzen des R-S-Flip-Flops 133 kann durch die Ne­ ben-CPU SC zu einem Datenänderungs-Register (DATACHAN) 135 ausge­ lesen werden, wodurch die Neben-CPU SC wissen kann, ob das RXD-Da­ tenbit 12 in der Verriegelung 131 gehalten ist oder nicht, zu dem Zeit, zu der das "1"-Schreibsignal 134 von der Neben-CPU SC sein Niveau nach diesem Zeitpunkt geändert hat.

Der Zustand ist in dem Zeitablaufdiagramm aus Fig. 8 gezeigt.

Zu dem Zeitpunkt tA wird der Verriegelung 131 das "1"-Schreibsi­ gnal 134 von der Neben-CPU SC gegeben und sie nimmt den Wert "1" des RXD-Datenbits 12 als einen Wert 1311 von sich selbst auf. Zum Zeitpunkt tB, da sich der Signalwert des RXD-Datenbits 12 immer noch nicht ändert, bleibt die Datenänderungsausgabe 1331, die das Ausgabesignal des R-S-Flip-Flops ist, auf "L"-Niveau. Aber, da sich vor dem Zeitpunkt tC oder tD das TXD-Datenbit zeitweilig auf das "L"-Niveau ändert, ändert sich an diesen Zeitpunkten die Da­ tenänderungsausgabe 1331 des R-S-Flip-Flops 133 auf das "H"-Ni­ veau. Da diese Funktion in der Lage ist, die Anwesenheit oder Ab­ wesenheit eines Rauschens zu erkennen, das größer als ein Rauschen ist, das der digitale Abtastfilter 111 entfernen kann, wird es ein Gegenstand zum Beurteilen, ob ein Signal in einem vorbestimmten Abschnitt stabil ist oder nicht, oder ob in einer Datenübertragung etwas abnormal ist.

In Fig. 7 haben diejenigen Dinge, die mit den Bezugszeichen 171, 181 und 191 bezeichnet sind, die dem zuvor erwähnten Paritätsgene­ rator 71, dem TXD-Datenregister 81, bzw. dem TXD-Zeiger 91 ent­ sprechende bzw. entgegengesetzte Funktionen und arbeiten im we­ sentlichen in derselben Weise.

Das Bezugszeichen 181 bezeichnet ein RXD-Datenregister (ein Da­ tenregister zum Empfangen) mit 8-Bit Aufbau, das die entsprechen­ den Bits des RXD-Datenbits 12 (Dateneinheit) aufnimmt. Die in das RXD-Datenregister 181 aufgenommenen Daten können durch die Neben- CPU SC über den Datenbus gelesen werden.

Das Bezugszeichen 192 bezeichnet eine Auswahleinrichtung, die ein Bit aus den entsprechenden Bits des RXD-Datenregisters 181 aus­ wählt, um das RXD-Datenbit 12 einzugeben.

Das Bezugszeichen 191 bezeichnet einen RXD-Zeiger mit 3-Bit Aufbau zur Steuerung des Auswahlbetriebes der durch die Auswahleinrich­ tung 192 ausgeführt wird. Insbesondere ist der RXD-Zeiger 191 als ein Aufwärts-/Abwärts-Zähler ausgebildet und er ist in der Lage auszuwählen, ob der Kopf von empfangenen Daten MSB oder LSB ge­ macht wird, indem die Neben-CPU SC "1" oder "0" als ein erstes MSB/LSB-Steuerbit in ein erstes MSB/LSB-Steuerregister (RXDM/LCONT) 194 schreibt, um das Aufwärtszählen oder das Herunterzählen auszuwählen.

Dieser RXD-Zeiger 191 wird zum Zählen dadurch getriggert, daß die Neben-CPU SC mit Software "1" in ein Schiebetrigger-Register (SHIFTTRG) 195 zum Erzeugen eines Schiebetriggers 195S schreibt. Dieser Schiebetrigger 195S wird auch ein Trigger des Paritätsgenerators 171, der später beschrieben wird.

Wenn der RXD-Zeiger 191 an dem letzten Bit überläuft, wird "1" als das letzte RXD-Datenbit in das letzte RXD-Datenregister (RXDLAST) 193 geschrieben und von der Neben-CPU SC ausgelesen.

Auf diesem RXD-Zeiger 191 kann außerdem von der Neben-CPU SC zuge­ griffen werden, und es kann ein Anfangswert wahlweise gesetzt wer­ den. Durch Nützen dieser Funktion ist es möglich, Daten mit einem wahlweisen Bit aus den 8 Bit von dem RXD-Zeiger 191 als einen Kopf aufzunehmen, oder Daten mit 8 Bit oder mehr aufzunehmen, dadurch daß die Neben-CPU SC Daten zwei oder mehrmals aus dem RXD-Datenre­ gister 181 ausliest. Um eine solche Funktion effektiv zu nutzen, ist das RXD-Datenregister 181 bei dieser Ausführungsform bevorzugterweise nicht als ein Schieberegister ausgebildet.

Zusätzlich kann der Wert des RXD-Datenregisters 181 alle 8-Bit-Da­ ten löschen, indem die Neben-CPU SC "0" in ein Direktlese-Register 142 schreibt, um es so an das RXD-Datenregister 181 als ein Lö­ sche-Alle-Signal 183 zu geben. In anderen Worten arbeitet in die­ sem Fall das Direktlese-Register 142 als ein Datenlösch-Register (DATACLR).

Der Paritätsgenerator 171 ist so aufgebaut, daß die entsprechenden Bits des RXD-Datenbits 12, die dem RXD-Datenregister 181 eingege­ ben worden sind, eingegeben und gezählt werden mit der abfallenden Flanke des Schiebetriggers 195S, der dadurch erzeugt wird, daß die Neben-CPU SC "1" in das Schiebetrigger-Register 195 schreibt, und der eine Art von Ein-Bit-Zähler, der durch das RXD-Datenbit 12 ge­ steuert wird, ist. Es ist möglich von der Neben-CPU SC aus einen Anfangswert des Paritätsgenerators 171 als einem Zähler zu setzen, und es ist außerdem möglich, einen Modus mit einer geradzahligen Parität oder einen Modus mit einer ungeradzahligen Parität durch Nützen dieser Funktion auszuwählen. Die durch den Paritätsgenera­ tor 171 erhaltene Parität kann in das Paritätsbit-Register (RXDPRTY) 172 mit einem Ein-Bit Aufbau gelesen werden.

Dementsprechend kann dadurch, daß die Neben-CPU SC aus dem Di­ rektlese-Register 142 das Paritätsbit in den Daten, die von dem Empfangsterminal 10 empfangen werden, ausliest und eine Parität aus dem Paritätsbit-Register 172 ausliest, um diese miteinander zu vergleichen, um so eine Paritätsüberprüfung auszuführen, die Ne­ ben-CPU SC so beurteilen, ob die empfangenen Daten richtig oder falsch sind. Wenn das Ergebnis der Paritätsüberprüfung eine Nicht­ übereinstimmung zeigt, beurteilt die Neben-CPU SC, daß es eine Ab­ normalität in der Datenübertragung gibt und führt einen Verarbei­ tungsablauf zur erneuten Datenübertragung aus.

Auf alle zuvor erwähnten, das RXD-Datenfiltertaktauswahl-Register 112, das R-S-Flip-Flop 133, das "1"-Schreibsignal 134, das Di­ rektlese-Register 142, das Paritätsbit-Register 172, das RXD-Da­ tenregister 181, das Lösche-Alle-Signal 183, den RXD-Zeiger 191, das letzte RXD-Datenregister 193, das erste MSD/LSB-Steuerregister 194 und das Schiebetrigger-Register 195, kann die Neben-CPU SC zu­ greifen. Insbesondere eine Funktion zwischen der Signalleitung 141 und dem Lösche-Alle-Signal 183, die mit dem Direktlese-Register 142 verbunden sind, und eine Funktion zwischen dem R-S-Flip-Flop 133 und dem "1"-Schreibsignal von der Neben-CPU SC sind derselben Adresse und demselben Bit zugeordnet damit ein Betrieb durch das­ selbe Register ausgeführt werden kann, wodurch eine Anordnung von speziellen Funktionsregistern, die dazu neigen zu fehlen, durch Teilen der Funktion in eine Schreibfunktion und eine Lesefunktion realisiert wird.

Es wird nun eine Erklärung des Betriebes der empfangsseitigen Schaltung S4R der seriellen Kommunikationsschaltung nach einer Ausführungsform, die den zuvor erwähnten Aufbau aufweist, gegeben. Fig. 9 ist ein Zeitablaufdiagramm, das einen Betrieb, in dem ein empfangenes Signal von dem Empfangsanschluß 10 in das RXD-Da­ tenregister 181 übernommen wird und einen Zustand der Erzeugung des Paritätsbits in dem Paritätsgenerator 171, zeigt. Aber in Fig. 9 ist in derselben Art wie in Fig. 6 zur Bequemlichkeit bzw. Erleichterung der Erläuterung der Paritätserzeugung die Anzahl von Takten verglichen mit der tatsächlichen Anzahl von Zyklen weitgehend weggelassen.

Wenn ein Ein-Bit-Wert empfangen wird, liest die Neben-CPU SC zu­ erst ein Eingabesignal RXD, das dem Empfangsanschluß 10 des digi­ talen Abtastfilters 111 eingegeben worden ist, über eine Signal­ leitung 141 durch das Direktlese-Register 142 aus und detektiert mit Software den Zeitablauf des RXD-Datenbits 12, das in das RXD-Da­ tenregister 181 aufzunehmen ist.

Wenn die Neben-CPU SC den Zeitablauf des Aufnehmens von Daten in das RXD-Datenregister 181 detektiert, schreibt sie "1" in das Schiebetrigger-Register 195 zum Erzeugen des Schiebetriggers 195S. Synchron mit dem Anstiegszeitablauf dieses Schiebetriggers 195S ändert sich der Zeigerwert PV des RXD-Zeigers 191 wie PV7, PV6 . . . und in das Bit des RXD-Datenregisters 181, das dem Zeigerwert PV dieses RXD-Zeigers 191 entspricht, wird der Wert des RXD-Datenbits 12 synchron mit dem Abfallen des Schiebetriggers 195S aufgenommen. Im folgenden auf dieselbe Art und Weise, jedesmal wenn die Neben- CPU SC den Zeitablauf des Aufnehmens von -Daten in das RXD-Datenre­ gister 181 detektiert, bringt sie die entsprechenden Bits des RXD-Da­ tenregisters 180 dazu, die Werte der entsprechenden Bits des Bits 7, des Bits 6, des Bits 5 . . . des RXD-Datenbits 12, das durch das Bezugszeichen 181D gezeigt ist, aufzunehmen.

Und die nach und nach in das RXD-Datenregister 181 aufgenommenen Daten werden außerdem dem Paritätsgenerator 171 eingegeben, und jedesmal, wenn die Daten sukzessive in die Datenregister 181 ein­ gegeben werden, wird das Paritätsbit 173 von dem Paritätsgenerator 171 synchron mit dem Abfallen des Schiebetriggers 195S ausgegeben und in dem Paritätsbit-Register 172 synchron mit dem Anstieg des nächsten Taktes CLK gehalten und als eine Paritäts-Registerausgabe 172S an die Neben-CPU SC ausgegeben.

Wie oben beschrieben worden ist, ist entsprechend der seriellen Kommunikationsschaltung nach den Ausführungsformen der Erfindung der Aufbau so, daß die Neben-CPU SC zur exklusiven Steuerung der Datenübertragung auf dem LSI-Chip vorgesehen ist, und daß ein Da­ tenübertragungsprotokoll mit einer komplizierten Definition des Zeitablaufs unter dem Gesichtspunkt von Software durch die Neben- CPU SC verarbeitet wird, und daher ist es möglich Datenverarbei­ tungsprotokolle mit verschiedenen Definitionen des Zeitablaufs nur durch Änderung der Firmware zu verarbeiten.

Entsprechend der seriellen Kommunikationsschaltung nach den Aus­ führungsformen der Erfindung ist es möglich, Paritäten mit un­ gerader Anzahl oder Paritäten mit gerader Anzahl zu überprüfen, was zu einer Genauigkeit der Datenübertragung führt.

Des weiteren ist es entsprechend der seriellen Kommunikationsschal­ tung nach den Ausführungsformen der Erfindung möglich, zu überprü­ fen, ob es ein Rauschen in einem empfangenen Signal gibt oder nicht, und ob ein Signal in einem vorbestimmten Abschnitt (Zeitabschnitt) stabil ist oder nicht, und weiter ist es möglich zu überprüfen, ob in einer Datenübertragung etwas abnormal ist oder nicht, wodurch eine stabile Datenübertragung ausgeführt wer­ den kann.

Claims (4)

1. Serielle Kommunikationsschaltung für ein Kommunikationsproto­ koll, das eine vorbestimmte Bedeutung entsprechend eines Signals einer Einheit, die aus einer Mehrzahl von Abschnitten besteht, die durch Kombinieren von Abschnitten mit hohem Niveau bzw. Abschnit­ ten mit niedrigem Niveau erhalten werden, die voneinander unter­ schiedliche Zeitbreiten aufweisen, darstellt, und das Daten eines ersten Wertes oder eines zweiten Wertes durch ein Signal einer Einheit, das einen Datenabschnitt aufweist, in dem hohes Niveau oder niedriges Niveau wahlweise gesetzt werden kann, darstellt mit einer Steuerschaltung (SC);
einem Übertragungsanschluß (1);
einem Empfangsanschluß (10);
einem Übertragungsdaten-Register (81), dem Daten aus einer Mehr­ zahl von durch den Übertragungsanschluß (1) zu übertragenden Bits eingegeben werden und das diese hält;
einem Übertragungs-Zeiger (91), der nacheinander Bits der in dem Übertragungsdaten-Register (81) gehaltenen Daten bezeichnet;
einem ersten Register (95), das den Übertragungs-Zeiger (91) dazu bringt, ein Bit des Übertragungsdaten-Registers (81) zu bezeich­ nen, und ebenso ein Übertragungstrigger-Signal (95S) erzeugt, das die Daten der durch den Übertragungszeiger (91) bezeichneten Bits dazu bringt, von den Datenregistern (81) ausgegeben zu werden, wenn ein erster Wert von der Steuerschaltung (SC) geschrieben ist;
einem zweiten Register (3), in das ein erster Wert oder ein zwei­ ter Wert durch die Steuerschaltung (SC) geschrieben werden kann, der einem Signalniveau entspricht, das von dem Übertragungsan­ schluß (1) zu übertragen ist;
einem dritten Register (4), in das ein erster Wert oder ein zwei­ ter Wert, der von dem Übertragungsanschluß (1) zu übertragen ist, von der Steuerschaltung (SC) nach der Auswahl eines Inhalts des zweiten Registers (3) oder des Übertragungsdaten-Registers (81) geschrieben werden kann;
einem Empfangsdaten-Register (181), das Daten aus einer Mehrzahl von durch den Empfangsanschluß zu empfangenden Bits hält, um die Steuerschaltung (SC) zum Lesen derselben zu bringen;
einem Empfangs-Zeiger (191), der aufeinanderfolgend Bits von in dem Empfangsdaten-Register (181) zu haltenden Daten bezeichnet;
einem vierten Register (195), das den Empfangs-Zeiger (191) dazu bringt, ein Bit des Empfangsdaten-Register (181) zu bezeichnen, und ebenso ein Empfangstrigger-Signal (195S) erzeugt, das das Bit des Empfangsdaten-Registers (181), das durch den Empfangs-Zeiger (191) bezeichnet wird, dazu bringt, einen Wert eines Signals, das dem Empfangsanschluß (10) eingegeben wird, aufzunehmen, wenn der erste Wert von der Steuerschaltung (SC) geschrieben ist; und
einem fünften Register (142), daß die Steuerschaltung (SC) dazu bringt, ein von dem Empfangsanschluß (10) empfangenes Signal di­ rekt zu lesen;
wobei die Steuerschaltung (SC) zur Zeit des Übertragens entsprechend eines vorbestimmten Pro­ gramms einen ersten oder einen zweiten Wert in das zweite Register (3) jedesmal, wenn in dem Programm eine vorbestimmte Zeit abgelaufen ist, schreibt, wobei sie den ersten Wert in das erste Register (95) zu einer Zeit schreibt, die dem ersten Datenabschnitt entspricht, um so das Übertragungstrigger-Signal (95S) an den Übertragungs-Zeiger (91) und das Übertragungsdaten- Register (81) zu geben, und ebenso den ersten Wert und den zweiten Wert in das dritte Register (4) schreibt, wodurch sie jedes Signal einer Einheit von dem Übertragungsanschluß (1) überträgt, und sie zur Zeit des Empfangens entsprechend eines vorbestimmten Pro­ gramms aus dem fünften Register (142) ein von dem Empfangsanschluß (10) empfangenes Signal liest, um so eine Bedeutung von jedem Signal aus einer Einheit zu erkennen, sie den ersten Wert in das vierte Register (195) zu einer Zeit schreibt, die dem Datenab­ schnitt entspricht, und sie das Empfangstrigger-Signal (195S) an den Empfangs-Zeiger (191) und das Empfangsdaten-Register (181) gibt, wodurch Daten in das Empfangsdaten-Register (181) übernommen werden.

2. Serielle Kommunikationsschaltung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Steuerschaltung (SC) eine Neben-CPU zur exklusiven Daten­ übertragung eines Ein-Chip-Mikrocomputers ist, der auf einem LSI-Chip (C) ausgebildet ist.

3. Serielle Kommunikationsschaltung nach Anspruch 1 oder 2, ge­ kennzeichnet durch
einen Paritätsgenerator (71) zum Übertragen, der in der Lage ist einen ersten Wert oder einen zweiten Wert von der Steuerschaltung (SC) zu schreiben, der einen Wert jedes Bits, das von dem Übertra­ gungsdaten-Register (81) ausgegeben wird, synchron mit dem Über­ tragungstrigger-Signal (95S) übernimmt und ebenso die ungeradzah­ lige Parität oder die geradzahlige Parität entsprechend eines Wer­ tes, der von der Steuerschaltung (SC) geschrieben wird, erhält; und
einen Paritätsgenerator (171) zum Empfangen, der in der Lage ist, einen ersten Wert oder einen zweiten Wert von der Steuerschaltung (SC) zu schreiben, der einen Wert jedes Bits in dem Empfangsdaten­ register (181) synchron mit dem Empfangstrigger-Signal (195S) übernimmt und genauso eine ungeradzahlige Parität und eine gerad­ zahlige Parität entsprechend eines Wertes, der von der Steuer­ schaltung (SC) geschrieben wird, erhält.

4. Serielle Kommunikationsschaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
eine Verriegelung, die einen Wert eines Signals, das dem Empfangs­ anschluß (10) eingegeben wird, entsprechend eines in einem Pro­ gramm durch die Steuerschaltung (SC) bestimmten Zeitablaufes veriegelt;
ein Vergleichsmittel (132) zum Vergleichen eines Wertes, von dem Empfangsanschluß (10) aufgenommenen Signals mit einem Wert, der in der Verriegelung (131) verriegelt ist;
einem Speichermittel zum Speichern eines Signals eines vorbestimm­ ten Wertes, wenn ein Vergleichsergebnis des Vergleichsmittels (132) eine Nichtübereinstimmung zeigt; und
einem Mittel (135) zum Bringen der Steuerschaltung (SC) zum Lesen eines in dem Speichermittel (133) gespeicherten Wertes.