DE4429764A1 - Zeitgebereinrichtung für einen Mikrocomputer - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Zeitgebereinrich­ tung für einen Mikrocomputer. Genauer bezieht sie sich auf eine Timereinrichtung, die aus einem Zeitgeber (Timer) und seinen verbundenen Schaltungen zusammengesetzt ist, die in einem Ein­ zelchip-Mikrocomputer eingebaut sind und zur Steuerung von Zeitabläufen desselben verwendet werden können.

Unter Bezugnahme auf das Blockschaltbild aus Fig. 1 wird eine überblickartige Beschreibung betreffend den herkömmlichen grund­ legenden Aufbau eines einzelnen Zeitgebers (Timer), der in einem Einzelchip-Mikrocomputer eingebaut ist, gegeben.

In Fig. 1 bezeichnet das Bezugszeichen 1 einen Zeitgeber (im folgenden als Timer bezeichnet). Dieser Timer 1 ist in einem Einzelchip-Mikrocomputer eingebaut, und als eine seiner peri­ pheren Schaltungen wird er zur Steuerung von Zeitabläufen des Einzelchip-Mikrocomputers verwendet.

Der Timer 1 besteht hauptsächlich aus einem Zähler 2 und einem Register 3.

Der Zähler 2 führt einen Zählbetrieb eines Taktsignals CLK aus, das als eine Zählquelle in dem Einzelchip-Mikrocomputer, in dem der Timer 1 eingebaut ist, erzeugt wird.

Daten DATA (siehe Fig. 3) werden dem Register 3 über einen Bus von einer CPU (zentrale Prozessoreinheit) des Einzelchip-Mikro­ computers, in dem der Timer 1 eingebaut ist, zugeführt. Zu dem Zeitpunkt, wenn ein Registerschreibsignal W von der CPU zugeführt wird, nimmt das Register 3 die von der CPU an den Bus ausgegebe­ nen Daten DATA auf und hält diese.

Entsprechend den wie oben beschrieben in dem Register 3 gehalte­ nen Daten veranlaßt der Timer 1 infolgedessen den Zähler 2 zur Ausführung eines Zählbetriebes des Taktes (Taktsignal) CLK, und führt dementsprechend verschiedene Zählbetriebe aus. Wenn zum Beispiel ein Ladesignal LOAD von der CPU dem Zähler 2 zugeführt wird, werden in dem Register 3 gehaltene Daten als der Anfangs­ wert in dem Zähler 2 gesetzt. Von dem derart gesetzten Anfangs­ wert startet der Zähler 2 ein Herunterzählen mit dem Taktsignal CLK als Zählquelle von diesem Zeitpunkt an, und wenn der Zählwert "0" wird, wird ein Unterlaufsignal UF ausgegeben. Dann führt die CPU aufgrund der Ausgabe dieses Unterlaufsignals UF durch den Zähler 2 zum Beispiel einen vorbestimmten Interrupt-Verarbei­ tungsablauf aus, oder es werden nicht dargestellte periphere Schaltungen zur Ausführung verschiedener Verarbeitungsabläufe veranlaßt.

Ein externes Eingabesignal EXIN wird dem Timer 1 in ähnlicher Weise zugeführt. Betriebsabläufe des Timers 1 werden auch durch das externe Eingabesignal EXIN, das von außerhalb des Einzelchip- Mikrocomputers, in dem der Timer 1 eingebaut ist, zugeführt wird, gesteuert. Durch Umschalten der Zählquelle des Zählers 2 auf das externe Eingabesignal EXIN, welches ein Takt (Taktsignal) ist, das das normale interne Taktsignal CLK des Einzelchip-Mikrocom­ puters ersetzt, wird es für den Einzelchip-Mikrocomputer zum Bei­ spiel möglich, nicht zu den normalen Routinen gehörende Betriebs­ abläufe (Nicht-Routine-Betriebsabläufe) auszuführen.

Als nächstes wird unter Bezugnahme auf das Schaltbild aus Fig. 2 eine Erläuterung eines herkömmlichen Schaltungsaufbaus zum Zu­ griff auf bzw. Zugang in das Register 3 des Timers 1, um so Daten zu schreiben, gegeben.

Es gibt zwei Arten des Zugriffs auf das Register 3, den Daten­ schreibzugriff zum Schreiben und Halten von Daten in dem Register 3 und den Datenlesezugriff zum Auslesen von in dem Register 3 ge­ haltenen Daten, und da die vorliegenden Erfindung sich auf den Datenschreibzugriff bezieht, wird der Datenlesezugriff weggelas­ sen.

In Fig. 2 bezeichnet das Bezugszeichen 8 ein UND-Gatter mit zwei Eingaben. An einen von dessen Eingabeanschlüssen wird ein Schreibsignal 5, bzw. an den anderen Eingangsanschluß wird ein i-tes Timerregister-Adreßdecodiersignal 7 eingegeben. Als Folge gibt das UND-Gatter 8, wenn beide Eingabesignale 5 und 7 "1" sind, ein Signal "1" aus. Das Ausgabesignal des UND-Gatters 8 wird als ein i-tes Timerregister-Schreibsignal 9 an das Register 3 des Timers 1 gegeben. Dieses i-te Timerregister-Schreibsignal 9 ist das zuvor erwähnte in Fig. 1 gezeigte Registerschreibsignal W.

Es wird angenommen, daß in einem normalen Einzelchip-Mikrocompu­ ter eine Mehrzahl von dem zuvor erwähnten Timer 1 äquivalenten Einrichtungen vorgesehen sind. Wenn nun zum Beispiel i (i = 1, 2 . . . n) als eine Zahl genommen wird, die entsprechend eine Anzahl von n einzelnen Timern 1 spezifiziert, dann ist das i-te Timerregister-Adreßdecodiersignal 7 ein Signal, das einen der entsprechenden Timer 1 (den i-ten Timer 1-i) spezifiziert, und das Schreibsignal 5 ist ein Signal zum Schreiben von Daten in irgendeines der Register 3 der Timer 1.

Als Folge werden in dem Fall, in dem das Schreibsignal 5 aktiv ("1") ist, da nur von dem UND-Gatter 8, bei dem das i-te Timer­ register-Adreßdecodiersignal 7 aktiv ("1") geworden ist, das i-te Timerregister-Schreibsignal 9 ausgegeben wird, Daten nur in das Register 3 des i-ten Timer 1-i geschrieben.

Wie oben ausgeführt, ist eine einzelne Zeitgebervorrichtung aus der in Fig. 2 gezeigten Schaltung und dem in Fig. 1 gezeigten Timer 1 aufgebaut, und gewöhnlicherweise ist eine Mehrzahl sol­ cher Zeitgebereinrichtungen in dem allgemeinen Einzelchip-Mikro­ computer eingebaut.

Das Blockschaltbild in Fig. 3 zeigt ein Beispiel eines Aufbaus in dem Fall, in dem eine Mehrzahl von zum Beispiel drei ersten bis dritten Timern 1-1, 1-2 und 1-3 in einem solchen herkömmlichen Einzelchip-Mikrocomputer eingebaut sind.

In Fig. 3 bezeichnen die Bezugszeichen 50, 51 bzw. 52 eine CPU des Einzelchip-Mikrocomputers, einen Adreßdecoder und einen Adreßbus, der diese zum Senden eines Adreßsignals ADD von der CPU 50 zu dem Adreßdecoder 51 verbindet.

UND-Gatter 8-1, 8-2 und 8-3, die dem UND-Gatter 8 aus Fig. 2 ent­ sprechen, weisen entsprechend mit jedem Timer 1-1, 1-2 und 1-3 verbundene Ausgänge auf.

Timerregister-Adreßdecodiersignale 7-1, 7-2 und 7-3 von dem Adreßdecoder 51 sind entsprechend mit einem der Eingänge der ent­ sprechenden UND-Gatter 8-1, 8-2 und 8-3 verbunden bzw. werden diesen eingegeben, und die anderen Eingänge der UND-Gatter emp­ fangen gemeinsam das Schreibsignal 5 von der CPU 50.

Darüberhinaus sind die entsprechenden Register 3 der Timer 1-1, 1-2 und 1-3 mit der CPU 50 über einen Datenbus 53 verbunden.

In einem solchen Aufbau wird ein Betrieb zur Spezifizierung von einem der Timer 1-1, 1-2 und 1-3 und ein Schreiben von Daten in sein Register 3 wie folgt ausgeführt.

Das Adreßsignal ADD, das irgendeinen der Timer 1-1, 1-2 und 1-3 spezifiziert, wird von der CPU 50 an den Adreßbus 52 ausgegeben. Zum Beispiel wird in dem vorliegenden Beispiel, das in Fig. 3 dargestellt ist, das 2-Bit-Adreßsignal ADD von der CPU 50 an den Adreßbus 52 ausgegeben und in den Adreßdecoder 51 eingegeben. Der Adreßdecoder 51 decodiert das Adreßsignal ADD, das von der CPU 50 zugeführt wird, und wandelt nur eines der i-ten Timerregister- Adreßdecodiersignale 7-1, 7-2 und 7-3 in "1" um.

Darüberhinaus ändert die CPU 50 das Schreibsignal 5 in "1", und gleichzeitig gibt sie in das Register 3 zu schreibende Daten DATA an den Datenbus 53 aus.

Dementsprechend wird nur das i-te Timerregister-Schreibsignal 9-1 (oder 9-2 oder 9-3) "1", das die Ausgabe des UND-Gatters 8-1 (oder 8-2 oder 8-3) ist, an dessen einen Eingang das i-te Timer­ register-Adreßdecodiersignal 7-1 (oder 7-2 oder 7-3) auf "1" an­ gelegt worden ist. Als Folge werden Daten DATA von dem Datenbus 53 in das Register 3 des ersten Timers 1-1 (oder des zweiten Timers 1-2 oder des dritten Timer 1-3) eingegeben und geschrie­ ben, in den das i-te Timerregister-Schreibsignal 9-1 (oder 9-2 oder 9-3) auf "1" eingegeben wird.

Bei einem Einzelchip-Mikrocomputer, in den solche Timer eingebaut sind, werden, wenn die CPU Daten in entsprechende Register einer Mehrzahl der eingebauten Timer schreibt, die einzelnen Timer, in die die Daten geschrieben werden müssen, einer nach dem anderen entsprechend dem Adreßdecodiersignal spezifiziert, und Daten werden nur in das spezifizierte Timerregister geschrieben. Als Folge ist es, wenn es notwendig ist, identische Daten in eine Mehrzahl von Timerregistern zu schreiben, für die CPU notwendig, einen Betriebsablauf zu wiederholen, der identische Daten in die entsprechenden Register schreibt, während nacheinander jeder Timer spezifiziert wird. Wenn es in dem Programm, das durch den Mikrocomputer ausgeführt wird, keine Zeitgrenze bzw. keinen Zeitspielraum gibt, tritt jedoch eine Situation auf, bei der der verarbeitungsablauf des Schreibens von Daten in den Timer nicht mit der Programmausführgeschwindigkeit Schritt hält.

Der Interruptbetriebsablauf, der zur Zeit einer Erzeugung eines Interrupts in dem Einzelchip-Mikrocomputer ausgeführt wird, kann beispielsweise als ein konkretes Beispiel für die zuvor erwähnte Situation gegeben werden. Der Verarbeitungsablauf, der die Er­ zeugung des Interrupts und das Schreiben von Daten in die Mehr­ zahl von Timerregistern beinhaltet, wird entsprechend eines Interrupt-Betriebsablaufes ausgeführt, der von dem Ablauf der Hauptroutine des Einzelchip-Mikrocomputers getrennt ist, aber es ist zu befürchten, daß das nachfolgende Schreiben von Daten in die Mehrzahl von Timerregistern aufgrund des zeitlichen Aspekts unmöglich werden kann, da das Fehlen einer Zeitgrenze bzw. eines Zeitspielraums in der Hauptroutine eine Beschränkung der Zeit­ steuerung, die auf den Interrupt-Betriebsablauf auf zuerlegen ist, verursachen würde.

Zum Beispiel gibt es bei dem zuvor beschriebenen und in Fig. 3 gezeigten Aufbau, selbst wenn eine Zeitgrenze für die CPU zum Schreiben von Daten entweder in die einzelnen Timerregister oder in zwei Timerregister aus den drei Timern existiert, die Möglich­ keit, daß es für die CPU nicht ausreichend Zeit zum Schreiben von Daten in jedes einzelne der Register der drei Timer gibt.

Darüber hinaus wird es, wenn es notwendig ist, die Mehrzahl von Timern in ähnlicher Weise mit dem externen Eingabesignal zu steuern, notwendig, das externe Eingabesignal in die Mehrzahl von Timern in derselben Art einzugeben, aber dabei gibt es ebenso aufgrund des zeitlichen Aspekts die Befürchtung, daß die Steue­ rung schwierig ist.

Diese Schwierigkeiten treten vor allem dann auf, wenn es notwen­ dig ist, daß identische Daten in entsprechenden Registern einer Mehrzahl von in einem Mikrocomputer eingebauten Timern gehalten werden.

Es ist Aufgabe der vorliegenden Erfindung, eine Zeitgebereinrich­ tung zu ermöglichen, die zum gleichzeitigen Schreiben von Iden­ tischen Daten in entsprechende Register einer Mehrzahl von Timern in der Lage ist.

Diese Aufgabe wird gelöst durch eine Zeitgebereinrichtung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.

Die Erfindung ermöglicht weiter eine Zeitgebereinrichtung, die zur Eingabe eines externen Eingabetaktes, der einem Timer zuge­ führt wird, an alle Timer in der Lage ist, wenn ein externer Eingabetakt in jeden solcher Timer eingegeben werden kann.

Bei einer Zeitgebereinrichtung nach einer Ausführungsform ist eine Steuerschaltung für jeden der Timer vorgesehen, die ein Steuersignal erzeugt, das das schreiben von Daten, die von der CPU ausgegeben werden, in die Register für den Fall bewirkt, daß ein erstes Signal, das von der CPU zur Spezifizierung des Schrei­ bens von Daten in jedes Timerregister erzeugt wird, und ein zweites Signal, das von der CPU zur Spezifizierung irgendeines Timers aus der Mehrzahl der Timer erzeugt wird, und daß das erste Signal und das zweite Signal zusammen erzeugt worden sind. Zu­ sätzlich sind Auswahlschaltungen für jede der Steuerschaltungen vorgesehen, in denen Steuersignale in dem Fall erzeugt werden, daß das erste Signal und ein drittes Signal, das die gesamte Mehrzahl der Timer spezifiziert, eingegeben werden, und daß das erste Signal und das dritte Signal erzeugt worden sind.

Außerdem sind in einer Zeitgebereinrichtung Auswahlmittel zum Auswählen eines externen Taktes, welcher in einen aus der Mehr­ zahl der Timer eingegeben wird, und Steuermittel zum Eingeben des durch das Auswahlmittel ausgewählten externen Taktes als den ex­ ternen Takt für alle aus der Mehrzahl der Timer vorgesehen.

Bei der Zeitgebereinrichtung erzeugt eine Steuerschaltung, die jeweils für jeden der Timer vorgesehen ist, ein Steuersignal, das ein Register zum Schreiben von Daten bringt, wenn sowohl ein er­ stes Signal, das jedem der Timer das Schreiben von Daten von der CPU erlaubt, als auch ein Signal, das nur einem bestimmten Timer das Schreiben von Daten von der CPU erlaubt, erzeugt werden, und eine Steuerschaltung, die das erste Signal und ein drittes Signal empfängt, bringt jede Steuerschaltung zum Erzeugen eines Steuersignals, wenn sowohl das erste Signal als auch das dritte Signal erzeugt werden, wodurch identische Daten von der CPU in die Register aller Timer geschrieben werden.

Darüber hinaus kann bei einer Zeitgebereinrichtung nach einer Aus­ führungsform durch das Auswahlmittel ein externer Takt, welcher einem aus der Mehrzahl der Timer eingegeben wird, ausgewählt wer­ den, und der ausgewählte externe Takt wird allen aus der Mehrzahl der Timer durch das Steuermittel eingegeben.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu­ ren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das einen herkömmlichen Basisauf­ bau eines einzelnen Timers, der in einem Einzelchip- Mikrocomputer eingebaut ist, zeigt;

Fig. 2 ein Schaltbild, das einen herkömmlichen Aufbau einer Schaltung zum Schreiben von Daten durch Zugriff auf ein Register eines Timers zeigt;

Fig. 3 ein Blockschaltbild, das ein Beispiel eines Aufbaus für den Fall zeigt, in dem eine Mehrzahl von Timern in einem herkömmlichen Einzelchip-Mikrocomputer eingebaut ist;

Fig. 4 ein Schaltbild, das einen Aufbau einer ersten Ausfüh­ rungsform der Zeitgebereinrichtung zeigt;

Fig. 5 ein Blockschaltbild, das ein Beispiel eines Aufbaus einer Zeitgebereinrichtung nach einer Ausführungsform für den Fall zeigt, bei dem eine Mehrzahl von Timern in einem Einzelchip-Mikrocomputer eingebaut ist;

Fig. 6 ein Schaltbild, das einen Aufbau einer Zeitgeberein­ richtung einer zweiten Ausführungsform zeigt;

Fig. 7 eine vereinfachte Verdrahtungsdarstellung, die einen Verdrahtungszustand der Zeitgebereinrichtung nach einer Ausführungsform zeigt;

Fig. 8 eine vereinfachte Verdrahtungsdarstellung, die einen Verdrahtungszustand in einer herkömmlichen Zeitgeber­ einrichtung zeigt;

Fig. 9 ein Blockschaltbild, das einen Aufbau einer Zeitgeber­ einrichtung nach einer dritten Ausführungsform zeigt;

Fig. 10 ein Blockschaltbild, das einen Aufbau einer Zeitgeber­ einrichtung nach einer vierten Ausführungsform zeigt;

Fig. 11 ein Blockschaltbild, das einen Aufbau eines Registers eines Timers zeigt; und

Fig. 12 ein Blockschaltbild, das ein Beispiel eines Aufbaus einer fünften Ausführungsform der Zeitgebereinrichtung zeigt.

Fig. 4 ist ein Schaltbild, das den Aufbau einer Zeitgeberein­ richtung, d. h. sowohl des Timers als auch seiner mit ihm verbun­ denen Schaltungen, bezüglich der ersten Ausführungsform der vor­ liegenden Erfindung zeigt, konkret einen Schaltungsaufbau zum Zugreifen auf ein Timerregister und zum Schreiben von Daten in das Register.

Bei der in Fig. 4 gezeigten ersten Ausführungsform bezeichnen Bezugszeichen, die mit den bei der vorhergehenden Beschreibung der Fig. 1, Fig. 2 und Fig. 3 verwendeten identisch sind, die­ selben oder entsprechende Teile.

Wie in Fig. 4 gezeigt ist, ist ein Timer 1 in einem Einzelchip- Mikrocomputer eingebaut, und er wird als eine seiner peripheren Schaltungen zur Steuerung von Zeitabläufen des Einzelchip-Mikro­ computers verwendet.

Der Timer 1 besteht hauptsächlich aus einem Zähler 2 und einem Register 3.

Mit einem Taktsignal CLK, das innerhalb des Einzelchip-Mikrocom­ puters, in dem der Timer 1 eingebaut ist, erzeugt wird, als Zählquelle führt der Zähler 2 ein Zählen aus.

Von einer CPU (siehe Fig. 5) des Einzelchip-Mikrocomputers, in dem der Timer 1 eingebaut ist, werden Daten DATA über einen Bus dem Register 3 zugeführt. Zu dem Zeitpunkt, zu dem von der CPU in ähnlicher Weise ein Registerschreibsignal w zugeführt wird, nimmt das Register 3 von der CPU an den Bus ausgegebene Daten DATA auf und hält diese.

Der Timer 1 führt verschiedene Zählbetriebsabläufe aus, indem er den Zähler 2 zum Ausführen des Zählens des Taktsignals CLK in Übereinstimmung mit in dem oben erwähnten Register 3 gehaltenen Daten veranlaßt. Zum Beispiel werden, wenn ein Ladesignal LOAD von der CPU an den Zähler 2 zugeführt wird, die in dem Register 3 gehaltenen Daten als der Anfangswert in dem Zähler 2 gesetzt. Der Zähler 2 beginnt ein Herunterzählen von dem derart gesetzten An­ fangswert mit dem Taktsignal CLK als Zählquelle von diesem Zeit­ punkt an, und er gibt ein Unterlaufsignal UF aus, wenn der Zähl­ wert "0" wird. Dann führt die CPU zum Beispiel einen vorbestimm­ ten Interrupt-Verarbeitungsablauf aus, oder in nicht dargestell­ ten peripheren Schaltungen werden verschiedene Verarbeitungsab­ läufe ausgeführt, indem, bzw. weil das Unterlaufsignal UF von dem Zähler 2 ausgegeben wird.

Darüber hinaus wird ein durch das Bezugszeichen EXIN bezeichnetes externes Eingabesignal auch dem Timer 1 zugeführt. Die Betriebs­ abläufe des Timers 1 werden auch durch dieses externe Eingabesi­ gnal EXIN, das von außerhalb des Einzelchip-Mikrocomputers, in dem der Timer 1 eingebaut ist, zugeführt wird, gesteuert. Durch Umschalten der Zählquelle des Zählers 2 auf das externe Eingabe­ signal EXIN, das ein Takt (Taktsignal) ist, das das interne Taktsignal CLK des normalen Einzelchip-Mikrocomputers ersetzt, wird es für den Einzelchip-Mikrocomputer zum Beispiel möglich, Nicht-Routine-Betriebsabläufe auszuführen.

Der Aufbau des zuvor erwähnten Timers 1 selbst ist ähnlich zu dem in Fig. 1 gezeigten herkömmlichen Timer 1.

Im folgenden wird eine Erläuterung eines Schaltungsaufbaus zum Zugreifen auf das Register 3 des Timers 1 entsprechend der ersten Ausführungsform der Zeitgebereinrichtung und des Schreibens von Daten gegeben.

In Fig. 4 bezeichnet das Bezugszeichen 81 ein UND-Gatter mit zwei Eingaben. An den einen seiner Eingabeanschlüsse wird ein Schreib­ signal 5 bzw. an den anderen Eingabeanschluß wird ein i-tes Timerregister-Adreßdecodiersignal 7 eingegeben. Als Folge gibt das UND-Gatter 81, wenn beide Eingabesignale 5 und 7 auf "1" sind, das Signal "1" aus, und das Ausgabesignal des UND-Gatters 81 wird an einen der Eingabeanschlüsse eines UND-Gatters 82 mit zwei Eingaben ausgegeben.

Ein Timergruppierungssignal 14, das auf hohem Niveau aktiv ist, wird über einen Inverter 15 an den anderen Eingabeanschluß des UND-Gatters 82 gegeben. Als Folge gibt das UND-Gatter 82, da das UND-Gatter 82 ein Signal "1" ausgibt, wenn beide Eingabesignale auf "1" sind, ein Signal "1" aus, wenn das Ausgabesignal des UND- Gatters 81 auf "1" und dazu das Timergruppierungssignal 14 nicht­ aktiv ("0") ist.

Das Ausgabesignal des UND-Gatters 82 wird als ein i-tes Timer- Einzelschreibsignal 11 an einen der Eingabeanschlüsse eines ODER- Gatters 13 mit zwei Eingängen gegeben.

Das Bezugszeichen 83 bezeichnet ein UND-Gatter mit zwei Eingaben. Das oben erwähnte Timergruppierungssignal 14 wird direkt an einen seiner Eingabeanschlüsse gegeben, und das Schreibsignal 5 wird an den anderen Eingabeanschluß des UND-Gatters 83 gegeben. Als Folge gibt das UND-Gatter 83, da das UND-Gatter 83 ein Signal "1" aus­ gibt, wenn beide Eingabesignale auf "1" sind, ein Signal "1" aus, wenn das Timergruppierungssignal 14 aktiv ("1") und dazu das Schreibsignal 5 aktiv ist.

Das Ausgabesignal des UND-Gatters 83 wird als ein i-tes Timer- Gruppierungsschreibsignal 12 an den anderen Eingabeanschluß des zuvor erwähnten ODER-Gatters 13 gegeben.

Das i-te Timer-Einzelschreibsignal 11, welches das Ausgabesignal des UND-Gatters 82 ist, und das i-te Timer-Gruppierungsschreib­ signal 12, welches das Ausgabesignal des UND-Gatters 83 ist, werden dem ODER-Gatter 13 wie oben erwähnt eingegeben, und wenn irgendeine dieser Eingaben "1" ist, wird das Ausgabesignal des ODER-Gatters 13 "1". Das Ausgabesignal des ODER-Gatters 13 wird an den i-ten Timer 1-i als ein i-tes Timerregister-Schreibsignal 9 gegeben. Dieses i-te Timerregister-Schreibsignal 9 ist das Schreibsignal W (5).

In ähnlicher Weise wie bei dem herkömmlichen Beispiel ist das i-te Timer-Einzelschreibsignal 11 ein Schreibsignal zum separaten Schreiben von Daten in die einzelnen Timerregister 3. Wenn das Schreibsignal 5 auf "1", das i-te Timerregister-Adreßdecodiersi­ gnal 7 auf "1" und das Timergruppierungssignal 14 auf "0" ist, wird das i-te Timer-Einzelschreibsignal 11 von dem UND-Gatter 82 als ein Ausgabesignal "1" ausgegeben und über das ODER-Gatter 13 an den i-ten Timer 1-i ausgegeben.

Andererseits ist das i-te Timer-Gruppierungsschreibsignal 12 ein Schreibsignal zum gleichzeitigen Schreiben von Daten in die Mehr­ zahl der Timerregister 3, was unterschiedlich von dem herkömmli­ chen Beispiel ist. Wenn das Schreibsignal 5 auf "1" und das Timergruppierungssignal 14 auf "1" ist, wird das i-te Timer- Gruppierungsschreibsignal 12 von dem UND-Gatter 83 als ein Aus­ gabesignal "1" ausgegeben und über das ODER-Gatter 13 in den i-ten Timer 1-i eingegeben.

Zum Zwecke der Kürze der Beschreibung wurde bei dem zuvor erwähn­ ten und in Fig. 4 gezeigten Beschreibungsaufbau eine Erklärung zu einem einzelnen Timer 1 gegeben, jedoch ist gewöhnlicherweise in dem normalen Einzelchip-Mikrocomputer eine Mehrzahl von Timern 1 eingebaut. Daher ist für die Mehrzahl der Timer 1 der in Fig. 4 mit dem Bezugszeichen 80 bezeichnete begrenzte Abschnitt (im folgenden als eine Steuerschaltung bezeichnet), d. h. die aus den UND-Gattern 81 und 82 und dem ODER-Gatter 13 bestehende Schal­ tung, für jeden der einzelnen Timer 1 vorhanden, bzw. diesem zu­ geordnet, und nur für einen der Timer 1 ist der in Fig. 4 durch das Bezugszeichen 70 bezeichnete begrenzte Abschnitt (im folgen­ den als eine Auswahlschaltung bezeichnet), d. h. die aus dem UND- Gatter 83 und dem Inverter 15 bestehende Schaltung, vorgesehen.

Fig. 5 ist ein Blockschaltbild, das ein Beispiel eines Aufbaus einer Zeitgebereinrichtung zeigt, bei der eine Mehrzahl von Timern in einem solchen allgemeinen Einzelchip-Mikrocomputer ein­ gebaut sind, das heißt, in diesem Beispiel sind drei erste bis dritte Timer 1-1, 1-2 und 1-3, die einen mit dem in Fig. 4 ge­ zeigten Timer 1 identischen Aufbau aufweisen, eingebaut.

In Fig. 5 bezeichnen die Bezugszeichen 50, 51 bzw. 52 eine CPU (zentrale Prozessoreinheit) des Einzelchip-Mikrocomputers, einen Adreßdecoder und einen Adreßbus zum Senden eines Adreßsignals ADD von der CPU 50 an den Adreßdecoder 51.

Bei dem Einzelchip-Mikrocomputer, bei dem die Zeitgebereinrich­ tung nach einer Ausführungsform eingebaut ist, ist weiter ein Timergruppierungsregister 16 mit beispielsweise 8-Bit-Format vorgesehen, und ein spezifisches Bit (im folgenden als Timergrup­ pierungsbit bezeichnet) 17 aus den 8 Bit wird zur Auswahl dessen, ob ein einzelner bzw. individueller Timer oder alle Timer spezi­ fiziert werden, verwendet.

Konkreter gesagt, wenn "0" in dem Timergruppierungsbit 17 des Timergruppierungsregisters 16 gesetzt ist, wird ein einzelner Timer für einen Einzelschreibmodus spezifiziert, und wenn "1" gesetzt ist, werden alle Timer gleichzeitig in einem Gruppie­ rungsschreibmodus spezifiziert.

Entsprechende Ausgabesignale 9-1, 9-2 und 9-3 von Steuerschaltun­ gen 80-1, 80-2 und 80-3, die der in Fig. 4 mit 80 bezeichneten Schaltung entsprechen, sind mit entsprechenden Timern 1-1, 1-2 und 1-3 verbunden bzw. werden diesen zugeführt.

Einem ersten Eingang unter vier Eingängen von jeder der Steuer­ schaltungen 80-1, 80-2 und 80-3 wird jeweils ein i-tes Timerre­ gister-Adreßdecodiersignal 7-1, 7-2 und 7-3 von dem Adreßdecoder 51 zugeführt. Der Wert, der in dem Timergruppierungsbit 17 des Timergruppierungsregisters 16 gesetzt ist, wird, nachdem er als das Timergruppierungssignal 14 ausgegeben ist, durch einen In­ verter 15 der Auswahlschaltung 70 invertiert und an die zweiten Eingänge gemeinsam gegeben, bzw. mit diesen verbunden. Ein Schreibsignal 5 von der CPU 50 wird an die dritten Eingänge ge­ meinsam gegeben, und ein i-tes Timer-Gruppierungsschreibsignal 12, welches die Ausgabe des UND-Gatters 83 der Auswahlschaltung 70 ist, wird an die vierten Eingänge gemeinsam (d. h. an jeden der vierten Eingänge) gegeben.

Das Schreibsignal 5, das von der CPU 50 ausgegeben wird, genauso wie das Timergruppierungssignal 14, das von dem Timergruppie­ rungsregister 16 ausgegeben wird, werden, genauso wie es in der zuvor erwähnten Fig. 4 gezeigt ist, in das UND-Gatter 83 der Auswahlschaltung 70 eingegeben.

Darüber hinaus ist ein Register 3 jedes der Timer 1-1, 1-2 und 1-3 mit der CPU 50 über den Datenbus 53 verbunden.

Bei einem solchen Aufbau ist der Betrieb, wenn der Betrieb in einem Einzelschreibmodus ausgeführt wird, bei dem "0" in dem Timergruppierungsbit 17 des Timergruppierungsregisters 16 gesetzt worden ist, d. h. bei einem Betrieb in dem Fall, in dem einer der Timer 1-1, 1-2 und 1-3 spezifiziert und Daten in sein Register 3 geschrieben werden, wie folgt.

Hierbei wird der Wert "0", der in dem Timergruppierungsbit 17 des Timergruppierungsregisters 16 gesetzt ist, als das Timergruppie­ rungssignal 14 ausgegeben, und er wird durch den Inverter 15 in­ vertiert ausgegeben. Die Ausgabe "1" des Inverters 15 wird in die UND-Gatter 82 von jeder der Steuerschaltungen 80-1, 80-2 und 80-3 eingegeben.

Das Adreßsignal ADD, das irgendeinen der Timer 1-1, 1-2 oder 1-3 spezifiziert, wird von der CPU 50 an den Adreßbus 52 ausgegeben. Zum Beispiel wird bei dem in Fig. 5 gezeigten Beispiel das 2-Bit- Adreßsignal ADD von der CPU 50 an den Adreßbus 52 ausgegeben und in den Adreßdecoder 51 eingegeben. Der Adreßdecoder 51 decodiert das Adreßsignal ADD, das von der CPU 50 zugeführt wird, und bringt nur eines der i-ten Timerregister-Adreßdecodiersignale 7-1, 7-2 oder 7-3 auf "1".

Außerdem wandelt die CPU 50 zur selben Zeit das Schreibsignal 5 in "1" um, und gibt die in das Register 3 zu schreibenden Daten DATA an den Datenbus 53 aus.

Demzufolge werden, da die Ausgabe des UND-Gatters 81 in der Steuerschaltung 80-1 (oder der Steuerschaltung 80-2, 80-3), in die das i-te Timerregister-Adreßdecodiersignal 7-1 (oder 7-2, 7-3) auf "1" eingegeben wird, "1" wird, beide Eingaben des UND- Gatters 82 "1", und das i-te Timer-Einzelschreibsignal 11, welches die Ausgabe des UND-Gatters 82 ist, wird "1". Als Folge, da das i-te Timerregister-Schreibsignal 9-1 (oder 9-2, 9-3), welches die Ausgabe des ODER-Gatters 13 ist, d. h. das Schreib­ signal W, "1" wird, werden Daten DATA von dem Datenbus 53 in das Register 3 dieses Timers 1-1 (oder 1-2, 1-3) eingegeben und ge­ schrieben.

Andererseits, wenn der Betrieb in dem Gruppierungsschreibmodus ausgeführt wird, bei dem "1" in dem Timergruppierungsbit 17 des Timergruppierungsregisters 16 gesetzt worden ist, d. h. ein Be­ trieb für den Fall des Spezifizierens aller Timer 1-1, 1-2 und 1-3 und des gleichzeitigen Schreibens von Daten in die entspre­ chenden Register 3 der entsprechenden Timer, wird der Betrieb wie folgt ausgeführt.

Hierbei wird der Wert "1", der in dem Timergruppierungsbit 17 des Timergruppierungsregisters 16 gesetzt ist, als das Timergruppie­ rungssignal 14 ausgegeben und in den Inverter 15 genauso wie in das UND-Gatter 83 eingegeben.

Die CPU 50 bringt das Schreibsignal 5 auf "1" und gibt die in das Register 3 zu schreibenden Daten DATA an den Datenbus 53 aus.

Demzufolge, da das i-te Timer-Gruppierungsschreibsignal 12, wel­ ches die Ausgabe des UND-Gatters 83 ist, "1" wird und in jede der Steuerschaltungen 80-1, 80-2 und 80-3 eingegeben wird, werden die i-ten Timerregister-Schreibsignale 9-1, 9-2 und 9-3 (die Schreib­ signale W), welche die Ausgaben der ODER-Gatter 13 von jeder der Steuerschaltungen 80-1, 80-2 und 80-3 sind, "1". Als Folge werden die Daten DATA von dem Datenbus 53 eingegeben und in die Register 3 aller der Timer 1-1, 1-2 und 1-3 geschrieben.

Zu diesem Zeitpunkt, da "0" als die Ausgabe des Inverters 15 in die UND-Gatter 82 und jede der Steuerschaltungen 80-1, 80-2 und 80-3 eingegeben wird, werden alle i-ten Timer-Einzelschreibsigna­ le 11, welche deren Ausgaben sind, "0". Jedoch wird jedes der i-ten Timerregister-Schreibsignale 9-1, 9-2 und 9-3, welche die Ausgaben der ODER-Gatter 13 von jeder der Steuerschaltungen 80-1, 80-2 bzw. 80-3 sind, wie oben beschrieben "1", unabhängig davon, welche Art von Adreßsignal ADD die CPU 50 an den Adreßdecoder 51 ausgibt.

In der obigen ersten Ausführungsform wird der Wert des Timergrup­ pierungsbits 17 des Timergruppierungsregisters 16 direkt von dem Timergruppierungsregister 16 als das Timergruppierungssignal 14 ausgegeben, und demzufolge wäre es auch passend, daß die CPU 50 den Wert des Timergruppierungsbits 17 ausliest bzw. das Timer­ gruppierungssignal 14 ausgibt. In diesem Fall ist es möglich, wenn der Wert des Timergruppierungsbits 17 "0" ist, den Wert des Timergruppierungssignals 14 zu "1" zu machen.

Fig. 6 ist ein Schaltbild, das einen Aufbau einer zweiten Ausfüh­ rungsform der Zeitgebereinrichtung zeigt, und die mit den in den obigen Fig. 4 und 5 der ersten Ausführungsform identischen Be­ zugszeichen bezeichnen identische oder entsprechende Teile.

Bei der zweiten Ausführungsform, die in Fig. 6 gezeigt ist, ist ähnlich wie in dem Fall der vorhergehenden Fig. 4 nur der Aufbau eines einzelnen Timers 1 gezeigt.

Bei der zweiten Ausführungsform werden das i-te Timerregister- Adreßdecodiersignal 7 ebenso wie das Schreibsignal 5 in das UND- Gatter 81 der Steuerschaltung 80 eingegeben, und deren Ausgabe wird als das i-te Timer-Einzelschreibsignal 11 an ein erstes Übertragungsgatter 181 ausgegeben, das aus einem p-Kanal-Transi­ stor und einem n-Kanal-Transistor besteht.

Weiter wird ein Timergruppierungssignal 14 ebenso wie das Schreibsignal 5 in das UND-Gatter 83 eingegeben, und dessen Aus­ gabe wird als ein i-tes Timer-Gruppierungsschreibsignal 12 an ein zweites Übertragungsgatter 182 gegeben, das aus einem p-Kanal- Transistor und einem n-Kanal-Transistor aufgebaut ist.

Die Ausgaben von beiden Übertragungsgattern 181 und 182 werden verbunden und an das Register 3 des entsprechenden Timers 1 als das i-te Timerregister-Schreibsignal 9 gegeben.

Dabei werden als Signale zur Steuerung für die beiden Übertra­ gungsgatter 181 und 182 das Timergruppierungssignal 14 intakt an das Gate des p-Kanal-Transistors des ersten Übertragungsgatters 181 und an das Gate des n-Kanal-Transistors des zweiten Übertra­ gungsgatters 182 angelegt. Des weiteren wird ein Signal, das durch Invertieren des Timergruppierungssignals 14 durch den Inverter 15 erhalten wird, an ein Gate des n-Kanal-Transistors des ersten Übertragungsgatters 181 und außerdem an das Gate des p-Kanal-Transistors des zweiten Übertragungsgatters 182 angelegt.

Als Folge wird im Gruppierungsschreibmodus, da das Timergruppie­ rungssignal 14 "1" wird und die Ausgabe des Inverters 15 "0" wird, das i-te Timer-Gruppierungsschreibsignal 12, welches die Ausgabe des UND-Gatters 83 ist, als das i-te Timerregister- Schreibsignal 9 ausgegeben. Darüber hinaus wird im Einzelschreib­ modus, da das Timergruppierungssignal 14 "0" und die Ausgabe des Inverter 15 "1" wird, das i-te Timer-Einzelschreibsignal 11, welches die Ausgabe des UND-Gatter 81 ist, als das i-te Timer­ register-Schreibsignal 9 ausgegeben.

Es ist unnötig zu erwähnen, daß es möglich ist, die zweite Aus­ führungsform, die in Fig. 6 gezeigt ist, auf einen Einzelchip- Mikrocomputer anzuwenden, bei dem eine Mehrzahl von Timern 1 mit einem Aufbau, der ähnlich dem in Fig. 5 gezeigten ist, eingebaut sind, in den Steuerschaltungen 80 mit den einzelnen Timern 1 ver­ bunden werden.

Der Grund für die Ausbildung eines Aufbaus entsprechend der in Fig. 6 gezeigten zweiten Ausführungsform ist dann der folgende.

Bei dem Aufbau der in Fig. 5 gezeigten ersten Ausführungsform wird die Ausgabe des ODER-Gatters 13 den Registern 3 von jedem Timer 1 als das i-te Timerregister-Schreibsignal 9 zugeführt. Aus diesem Grund ist es notwendig, selbst wenn jeweils eine der Aus­ wahlschaltungen 70 für jeden einzelnen Timer 1 vorgesehen ist, jeweils eines der ODER-Gatter 13 für die Steuerschaltungen 80 von jedem Timer 1 vorzusehen.

Wie in Fig. 6 gezeigt ist, wird es jedoch durch Verbinden der Ausgaben der Übertragungsgatter 181 und 182 miteinander, welche entsprechend voneinander unterschiedlich sind, wenn das i-te Timerregister-Schreibsignal 9 durch das i-te Timer-Einzelschreib­ signal 11 bzw. wenn das i-te Timerregister-Schreibsignal 9 durch das i-te Timer-Gruppierungsschreibsignal 12 ausgegeben wird, möglich, die Anzahl von Transistoren zu reduzieren, und es wird ebenso möglich, die Schaltungsfläche zu reduzieren, da es aus­ reichend ist, daß nur ein Übertragungsgatter 182 der Steuerschal­ tung 80 für die Mehrzahl der Timer 1 vorhanden ist.

Im folgenden wird in Fig. 7 eine Verschaltungs- bzw. Verdrah­ tungsdarstellung gezeigt, die den Verdrahtungszustand für das Timer-Gruppierungsschreibsignal 12 zeigt und gegenüber dem in Fig. 5 gezeigten Aufbau simplifiziert ist. In Fig. 7 ist die Verdrahtung so ausgebildet, daß das Timer-Gruppierungsschreib­ signal 12 in die Mehrzahl von Timern 1 aufeinanderfolgend ein­ gegeben wird.

Demgegenüber ist es, wie in Fig. 8 gezeigt ist, zum Beispiel in dem Fall, in dem die Verdrahtung so ausgebildet ist, daß das Timer-Gruppierungsschreibsignal 12 der Mehrzahl von Timern 1-1, 1-2 und 1-3 im wesentlichen über denselben Abstand eingegeben wird, so, daß auf die entsprechenden Register 3 der Timer 1-1, 1-2 und 1-3 durch das UND-Gatter 83 im wesentlichen zur selben Zeit zugegriffen wird. In einem solchen Fall treten, da eine relativ große Treiberkapazität für das UND-Gatter 83 benötigt wird, leicht Fluktuationen des elektrischen Potentials innerhalb des Einzelchip-Mikrocomputers auf, und es werden eine Rauscher­ zeugung und fehlerhafte Betriebsabläufe verursacht.

Aus diesem Grund wird bei der Zeitgebereinrichtung der Ausfüh­ rungsformen der vorliegenden Erfindung bevorzugterweise eine Schaltung äquivalent zu dem Verdrahtungsbild, das in Fig. 7 ver­ einfacht dargestellt ist, ausgebildet, so daß das Timer-Gruppie­ rungsschreibsignal 12 jedem der Register 3 der Mehrzahl von Timern 1-1, 1-2 und 1-3 nacheinander eingegeben wird.

Als nächstes wird eine Erläuterung einer dritten Ausführungsform der vorliegenden Erfindung gegeben.

Fig. 9 ist ein Blockschaltbild, das den Aufbau einer dritten Ausführungsform der Zeitgebereinrichtung zeigt, und die mit den in der vorherigen Fig. 5 identischen Bezugszeichen bezeichnen identische oder entsprechende Teile.

Bei der dritten Ausführungsform, die in Fig. 9 gezeigt ist, ist der Aufbau so ausgebildet, daß ein Gruppierungsschreibmodus durch eine Adresse, die keinem der Timer 1-1, 1-2 und 1-3 zugeordnet ist, unter den Adressen ADD, die von der CPU 50 ausgegeben wer­ den, spezifiziert wird.

Konkret gesagt, wird ein Gruppierungsschreibmodussignal 7-0, das ein anderes als die i-ten Timerregister-Adreßdecodiersignale 7-1, 7-2 und 7-3 ist, von dem Adreßdecoder 51 ausgegeben und einer der Eingaben eines UND-Gatters 84 mit zwei Eingaben eingegeben. Das Timergruppierungsbit 17 des Timergruppierungsregisters 16 ist mit dem anderen Eingang des UND-Gatters 84 verbunden, und wenn beide Eingaben des UND-Gatters 84 auf "1" sind, wird die Ausgabe des UND-Gatters 84 in "1" und als das Timergruppierungssignal 14 an den Inverter 15 und an das UND-Gatter 83 ausgegeben.

Durch Anpassen eines solchen Aufbaus wird es möglich, den Grup­ pierungsschreibmodus und den Einzelschreibmodus durch Software einzustellen, d. h. bei der Ausführung eines Programms durch die CPU 50.

Als nächstes wird eine Erläuterung einer vierten Ausführungsform der vorliegenden Erfindung gegeben.

Fig. 10 ist ein Blockschaltbild, das den Aufbau einer vierten Ausführungsform der Zeitgebereinrichtung zeigt, und die mit den in den vorherigen Fig. 5, Fig. 9 u.ä. identischen Bezugszeichen bezeichnen identische oder entsprechende Teile.

Bei der vierten Ausführungsform, die in Fig. 10 gezeigt ist, ist der Aufbau so ausgebildet, daß ein Gruppierungsschreibmodus durch eine Adresse unter den Adressen ADD, die von der CPU 50 ausgege­ ben werden, spezifiziert wird, die dem Timer 1-3 zugeordnet ist.

Konkret gesagt, die i-ten Timerregister-Adreßdecodiersignale 7-1, 7-2 und 7-3 werden von dem Adreßdecoder 51 ausgegeben, und unter diesen ist zum Beispiel eine Adresse zur Spezifizierung des dritten Timers 1-3, die als eine Adresse zur Spezifizierung des Gruppierungsschreibmodus dient.

Das dritte Timerregister-Adreßdecodiersignal 7-3, das von dem Adreßdecoder 51 ausgegeben wird, wird dabei einer der Eingaben des UND-Gatters 84, das zwei Eingaben aufweist, eingegeben. Das Timergruppierungsbit 17 des Timergruppierungsregisters 16 wird mit dem anderen Eingang des UND-Gatters 84 verbunden, und wenn beide Eingaben "1" sind, wird die Ausgabe des UND-Gatters 84 "1". Die Ausgabe des UND-Gatters 84 wird als ein Timergruppierungssi­ gnal 14 an den Inverter 15 genauso wie an das UND-Gatter 83 aus­ gegeben.

Als Folge wird, da das dritte Timerregister-Adreßdecodiersignal 7-3 "1" wird, wenn die CPU 50 die Adresse zur Spezifizierung des dritten Timers 1-3 ausgibt, das Timergruppierungssignal 14, wel­ ches die Ausgabe des UND-Gatters 84 ist, auch "1", und der Grup­ pierungsschreibmodus wird erreicht bzw. ausgeführt.

Durch Ausbilden eines solchen Aufbaus wird es ähnlich wie bei der vorherigen dritten Ausführungsform möglich, den Gruppierungs­ schreibmodus und den Einzelschreibmodus durch eine Software ein­ zustellen, das heißt, bei der Ausführung eines Programms durch die CPU 50. Bei der vorliegenden vierten Ausführungsform kann jedoch der Einzelschreibmodus zur Spezifizierung eines aus der Mehrzahl der Timer, zum Beispiel des dritten Timers 1-3 in dem vorherigen Beispiel nicht ausgeführt werden. Dies wird durch die Effizienz kompensiert, wenn keine hinreichende Notwendigkeit für die Zuteilung von Adressen besteht, und in vergleichbaren Fällen, indem eine der zuvor zugewiesenen Adressen aus der Mehrzahl der Timer 1-1, 1-2 und 1-3 verwendet wird.

Nun wird gewöhnlich, wie in Fig. 11 gezeigt ist, ein Timermodus­ register 31 und ein Wiederladeregister 32 als die Register 3 von jedem der Timer 1-1, 1-2 und 1-3 vorgesehen.

Das Timermodusregister 31 ist ein Register zum Einstellen einer Funktion des Timers 1, und es realisiert Funktionen, die in Über­ einstimmung mit über den Datenbus 53 von der CPU 50 geschriebenen Daten DATA ausgeführt werden.

Das Wiederladeregister 32 wiederum ist ein Register zum Einstel­ len der Zählfrequenz des Zählers 2 und hält einen Wert als Reak­ tion auf Daten DATA, die über den Datenbus 53 von der CPU 50 ge­ schrieben werden. Dann, wenn ein Ladesignal LOAD dem Zähler 2 zugeführt wird, wird der in dem Wiederladeregister 32 gehaltene Wert in den Zähler 2 geladen, und mit diesem Wert als Anfangswert und zum Beispiel mit dem Taktsignal CLOCK als eine Zählquelle be­ ginnt der Zähler 2 herunterzuzählen.

Auf solche Weise wird, nachdem der Zähler 2 den Zählbetrieb be­ gonnen hat, wenn der Zähler 2 unterläuft und er ein Unterlaufsi­ gnal UF ausgegeben hat, entsprechend den in dem zuvor erwähnten Timermodusregister 31 gespeicherten Daten eine Funktion ausge­ führt, zum Beispiel das Unterbrechen des Zählbetriebs des Zählers 2 zu diesem Zeitpunkt, oder das Fortsetzen eines Zählbetriebes durch erneutes Laden des in dem Wiederladeregister 32 gehaltenen Wertes in den Zähler oder eine ähnliche Funktion.

Wenn die Ausführungsformen der vorliegenden Erfindung auf einen Timer 1 angewendet werden, der, wie in Fig. 11 gezeigt ist, mit dem Timermodusregister 31 und dem Wiederladeregister 32 vorge­ sehen ist, ist es unnötig zu erwähnen, daß diese auch als ein Aufbau verwendbar sind, der nur auf einen von diesen angewendet wird, obwohl in Fig. 11 ein Aufbau gezeigt ist, bei dem die Aus­ führungsformen der vorliegenden Erfindung auf beide, das Timer­ modusregister 31 und das Wiederladeregister 32 angewendet sind.

Als nächstes wird eine Erläuterung einer fünften Ausführungsform der vorliegenden Erfindung gegeben.

Die fünfte Ausführungsform bezieht sich auf einen Betrieb zum Auswählen eines externen Eingabesignals EXIN, und das Block­ schaltbild aus Fig. 12 zeigt ein Aufbaubeispiel derselben.

In Fig. 12 bezeichnet das Bezugszeichen 22 ein Gruppierungsregi­ ster für externe Eingabesignale, und wenn der Wert "1" in dem spezifischen einen Bit (im folgenden als Gruppierungsbit für ex­ terne Eingabesignale bezeichnet) 23 gesetzt ist, wird es möglich, alle anderen Timer mit dem externen Eingabesignal EXIN eines der Timer aus der Mehrzahl von Timern 1-1, 1-2 und 1-3 zu steuern.

Die entsprechenden Timer 1-1, 1-2 und 1-3 sind mit Schaltmitteln 25-1, 25-2 bzw. 25-3 als Steuermittel, welche entsprechende Si­ gnale 40-1, 40-2 und 40-3 als Ausgaben ausgeben, versehen. Jedes Schaltmittel 25-1, 25-2 und 25-3 wird entsprechend eines externen Eingabegruppierungssignals 230 gesteuert, welches das Signal mit dem Wert des oben erwähnten Gruppierungsbits 23 für externe Ein­ gabesignale ist.

Die entsprechenden Schaltmittel 25-1, 25-2 und 25-3 sind wiederum mit Schaltmitteln 26-1, 26-2 bzw. 26-3 als entsprechende Auswahl­ mittel verbunden. Die Ausgaben von den entsprechenden Schaltmit­ teln 26-1, 26-2 und 26-3 und Signale 4-1, 4-2 und 4-3 von ent­ sprechenden externen Eingaben EXIN 1, EXIN 2 bzw. EXIN 3 werden den entsprechenden Schaltmitteln 25-1, 25-2 und 25-3 eingegeben. Nun werden die entsprechenden Schaltmittel 25-1, 25-2 und 25-3 so gesteuert, daß, wenn das Gruppierungssignal 230 für externe Ein­ gabesignale "1" ist, die Ausgaben der Schaltmittel 26-1, 26-2 und 26-3 (d. h. in Fig. 12 die externe Eingabe EXIN 1) ausgewählt und mit 40-1, 40-2 bzw. 40-3 verbunden werden, welche die entsprechenden Ausgaben sind, und darüberhinaus so gesteuert, daß, wenn das Gruppierungssignal 230 für externe Eingabesignale "0" ist, die externen Eingaben EXIN 1, EXIN 2 und EXIN 3 mit 40- 1, 40-2 bzw. 40-3 verbunden werden, welche die entsprechenden Ausgaben sind.

Weiter werden die entsprechenden Schaltmittel 26-1, 26-2 und 26-3 entsprechend den Werten der entsprechenden Bits in einem Auswahl­ register 24 für externe Eingabesignale so gesteuert, daß sie mit den Signalen 4-1, 4-2 bzw. 4-3 der entsprechenden externen Ein­ gaben EXIN 1, EXIN 2 bzw. EXIN 3 verbunden sind oder nicht.

Die Steuerfunktion des Auswahlregisters 24 für externe Eingabesi­ gnale ist derart, daß, wenn der Wert von irgendeinem der Bits, die jeweils einem der Schaltmittel 26-1, 26-2 und 26-3 entspre­ chen, in anderen Worten, die jeweils einem Timer 1-1, 1-2 oder 1-3 entsprechen, "1" ist, das externe Eingabesignal 4-1 (oder 4-2, 4-3) zu diesem Timer 1-1 (oder 1-2, 1-3) das externe Einga­ besignal EXIN 1 (oder EXIN 2, EXIN 3) für jeden der verbleibenden Timer 1-2, 1-3 (oder entweder 1-1 und 1-3, oder 1-1 und 1-2) wird.

Darum wird in dem Fall, in dem "1" in dem Gruppierungsbit 23 für externe Eingabesignale des Gruppierungsregisters 22 für externe Eingabesignale gesetzt ist, wenn "1" in irgendeinem Bit des Aus­ wahlregisters 24 für externe Eingabesignale gesetzt ist, dasje­ nige der Signale 4-1, 4-2 und 4-3 der externen Eingaben EXIN 1, EXIN 2 und EXIN 3, das dem Timer 1-1, 1-2 bzw. 1-3 entspricht, für den "1" gesetzt ist, als die Signale 40-1, 40-2 und 40-3 an alle Timer 1-1, 1-2 und 1-3 ausgegeben (in Fig. 12 das Signal 4-1 entsprechend zu EXIN 1).

Darüber hinaus ist es natürlich möglich, daß das Auswahlregister 24 für externe Eingabesignale auch als das vorhergehende Timer­ gruppierungsregister 16 dient.

Bei der Zeitgebereinrichtung der Ausführungsformen der vorliegen­ den Erfindung, die oben im Detail erläutert wurden, wird, wenn es notwendig ist, daß identische Daten in den entsprechenden Regi­ stern einer Mehrzahl von in einem Mikrocomputer eingebauten Timern gehalten wird, die Verarbeitungszeit zum Ermöglichen des Schreibens von identischen Daten gleichzeitig in die entspre­ chenden Register der Mehrzahl von Timern verkürzt.

Darüber hinaus wird, da das Timer-Einzelschreibsignal (zweites Signal) und das Timer-Gruppierungsschreibsignal (drittes Signal) durch die Übertragungsgatter verbunden sind, zusammen mit der Reduzierung der Anzahl von Transistoren, die für eine Schaltung notwendig sind, eine Minimierung der Schaltungsfläche praktika­ bel.

Darüber hinaus wird die Schaltungsverdrahtung derart berücksich­ tigt, daß das Timer-Gruppierungsschreibsignal (drittes Signal) aufeinanderfolgend in die Mehrzahl der Timer eingegeben wird, wodurch die Unterdrückung von Fluktuationen des elektrischen Potentials in dem Computer maximiert wird.

Darüber hinaus wird, da es durchführbar ist, daß das Timer-Grup­ pierungsschreibsignal (drittes Signal) als eine Adresse erzeugt wird, die unterschiedlich von den Adressen ist, die jeden Timer spezifizieren, eine Anwendung während des Vorbereitens von Pro­ grammen möglich, die das Timer-Gruppierungsschreibsignal (drittes Signal) von dem Timer-Einzelschreibsignal (zweites Signal) unter­ scheidet.

Darüber hinaus kann, da es auch durchführbar ist, daß das Timer- Gruppierungsschreibsignal (drittes Signal) als eine Adresse für einen Timer aus den Adressen, welche jeden der Timer spezifizie­ ren, erzeugt wird, die Zeitgebereinrichtung ohne exklusiv ver­ wendete Register realisiert werden.

Darüber hinaus ist es, da jedes Timerregister, das Timermodusre­ gister zum Einstellen von mindestens den Timerfunktionen und das Wiederladeregister zum Einstellen der Zählperiode des Zählers vorgesehen sind, und da der Aufbau so ausgebildet ist, daß Daten von der CPU entweder in eines oder in beide Register geschrieben werden, möglich, sowohl identische Funktionen in der Mehrzahl von Timern als auch identische Anfangszählwerte darin einzustellen.

Darüber hinaus wird es möglich, wenn die Eingabe des externen Ein­ gabetaktes an jeden Timer durchführbar ist, allen Timern den externen Eingabetakt, der einem der Timer eingegeben wird, ein­ zugeben.

Claims (10)

1. Zeitgebereinrichtung für einen Mikrocomputer, der eine CPU aufweist und einen internen Takt (CLK) erzeugt, mit
einer Mehrzahl von Timern (1-1 bis 1-3), die entsprechende Regi­ ster (3, 31, 32) zum Halten von von der CPU zugeführten Daten und einen Zähler (2) zum Zählen des Taktes (CLK) in Übereinstimmung mit den in den Registern (3, 31, 32) gehaltenen Daten aufweisen, bei der
eine Steuerschaltung (80), die ein erstes Signal (5), das durch die CPU zur Spezifizierung des Schreibens von Daten in die Regi­ ster erzeugt wird, und ein zweites Signal (7, 7-1 bis 7-3), das durch die CPU zur Spezifizierung von irgendeinem aus der Mehrzahl von Timern erzeugt wird, aufnimmt und ein Steuersignal (9, 9-1 bis 9-3), das das Register zum Schreiben der von der CPU ausge­ gebenen Daten veranlaßt, erzeugt, wenn sowohl das erste Signal als auch das zweite Signal erzeugt werden, in jedem Timer vorge­ sehen ist, und bei der weiter
eine Auswahlschaltung (70), die das erste Signal (5) und ein drittes Signal (14), das zur Spezifizierung aller aus der Mehr­ zahl der Timer erzeugt wird, aufnimmt und jede der Steuerschal­ tungen (80) zum Erzeugen des Steuersignals (9, 9-1 bis 9-3) ver­ anlaßt, wenn sowohl das erste Signal als auch das dritte Signal erzeugt werden, vorgesehen ist.

2. Zeitgebereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß der Mikrocomputer ein Register (16), das zum Einstellen eines wählbaren Wertes in der Lage ist, auf­ weist, und
daß das dritte Signal (14) erzeugt wird, wenn ein vorbestimmter Wert in einem spezifischen Bit (17) in dem Register (16) einge­ stellt ist.

3. Zeitgebereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein erstes Gatter (81, 82), das ein Steuersignal (11) entsprechend der Erzeugung des zweiten Signals (7) erzeugt, ein zweites Gatter (83, 84), das ein Signal (12) entsprechend der Erzeugung des dritten Signals (14) erzeugt, und ein Übertragungsgatter (13, 181, 182), das die Ausgaben der bei­ den Gatter aufnimmt, vorgesehen sind.

4. Zeitgebereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das Schreiben so ausgeführt wird, daß das Steuersignal (12), das erzeugt wird, wenn das dritte Signal (14) erzeugt wird, nacheinander an die Mehrzahl der Timer ausge­ geben wird.

5. Zeitgebereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß der Mikrocomputer einen Decoder (51) zum Decodieren eines Signales (ADD), das durch die CPU (50) er­ zeugt wird, in das zweite Signal (7, 7-1 bis 7-3, 7-0) aufweist, und
daß der Decoder das dritte Signal (7-0, 14) erzeugt, wenn das Ergebnis der Decodierung eine Adresse ergibt, die eine andere als die der Mehrzahl von Timern im voraus zugewiesene ergibt.

6. Zeitgebereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß der Mikrocomputer einen Decoder (51) zum Decodieren eines Signales (ADD), das durch die CPU (50) er­ zeugt wird, in das zweite Signal (7, 7-1 bis 7-3) aufweist, und
daß der Decoder (51) das dritte Signal (7-3, 14) erzeugt, wenn das Ergebnis der Decodierung eine Adresse ergibt, die diejenige unter den Adressen ist, die im voraus der Mehrzahl der Timer zu­ gewiesen worden ist.

7. Zeitgebereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß das Register mindestens ein Timer­ modusregister (31) zum Einstellen einer Funktion des Timers und ein Wiederladeregister (32) zum Einstellen der Zählperiode des Zählers aufweist, und
daß Daten entweder in das Timermodusregister oder das Wiederla­ deregister oder in beide von der CPU geschrieben werden.

8. Zeitgebereinrichtung für einen Mikrocomputer, die mit einer Mehrzahl von Timern, die entsprechende externe Takte zählen, versehen ist, und die aufweist:
Auswahlmittel (26-1 bis 26-3) zum Auswählen eines externen Taktes (EXIN 1 bis EXIN 3), der in einen aus der Mehrzahl der Timer (1-1 bis 1-3) einzugeben ist, und
Steuermittel (25-1 bis 25-3) zum Eingeben des externen Taktes, der durch das Auswahlmittel ausgewählt ist, als einen externen Takt an jeden aus der Mehrzahl der Timer.

9. Zeitgebereinrichtung nach Anspruch 8, dadurch gekennzeichnet,
daß der Mikrocomputer ein erstes Register (22), das zum Einstellen eines wählbaren Wertes in der Lage ist, aufweist, und
daß das Steuermittel, wenn ein vorbestimmter Wert in einem spe­ zifischen Bit (23) in dem ersten Register (22) eingestellt ist, den externen Takt, der durch das Auswahlmittel als ein externer Takt ausgewählt worden ist, in jeden aus der Mehrzahl der Timer eingibt.

10. Zeitgebereinrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet,
daß der Mikrocomputer ein zweites Regi­ ster (24), das zum Einstellen eines wählbaren Wertes in der Lage ist, aufweist, und
daß das Auswahlmittel (26-1 bis 26-3), wenn ein vorbestimmter Wert in einem spezifischen Bit in dem zweiten Register (24) eingestellt ist, einen externen Takt, der in einen aus der Mehrzahl der Timer einzugeben ist, auswählt.