JPH0210417A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH0210417A JPH0210417A JP63162093A JP16209388A JPH0210417A JP H0210417 A JPH0210417 A JP H0210417A JP 63162093 A JP63162093 A JP 63162093A JP 16209388 A JP16209388 A JP 16209388A JP H0210417 A JPH0210417 A JP H0210417A
- Authority
- JP
- Japan
- Prior art keywords
- register
- timer
- count
- registers
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000003213 activating effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Electronic Switches (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
カウンタ回路、特にワンチップマイクロコントローラ等
の周辺装置に内蔵されるリロードタイマ／カウンタ回路
に関し、 タイマ動作やカウンタ動作をするレジスタを個別に構成
することなく、ユーザの使用態様により、両動作の選択
を可能にして、機能当りのコストの低減を図ることを目
的とし、 制御線により接続された第１．２のレジスタと、該第１
，２のレジスタの動作制御をする第３のレジスタと、該
第１，２のレジスタの機能モード制御をする第４のレジ
スタと、クロック信号を制御する制御手段とを具備し、 前記第３．４のレジスタの制御により、第１２のレジス
タをタイマ動作又はカウンタ動作をさせることを含み構
成し、 前記第１．２．３及び４のレジスタが直接データバスに
接続されることを含み構成する。
の周辺装置に内蔵されるリロードタイマ／カウンタ回路
に関し、 タイマ動作やカウンタ動作をするレジスタを個別に構成
することなく、ユーザの使用態様により、両動作の選択
を可能にして、機能当りのコストの低減を図ることを目
的とし、 制御線により接続された第１．２のレジスタと、該第１
，２のレジスタの動作制御をする第３のレジスタと、該
第１，２のレジスタの機能モード制御をする第４のレジ
スタと、クロック信号を制御する制御手段とを具備し、 前記第３．４のレジスタの制御により、第１２のレジス
タをタイマ動作又はカウンタ動作をさせることを含み構
成し、 前記第１．２．３及び４のレジスタが直接データバスに
接続されることを含み構成する。
本発明は、カウンタ回路に関するものであり、更に詳し
く言えばワンチップマイクロコントローラ等の周辺装置
に内蔵されるりロードタイマ／カウンタ回路に関するも
のである。
く言えばワンチップマイクロコントローラ等の周辺装置
に内蔵されるりロードタイマ／カウンタ回路に関するも
のである。
近年、ＣＰＵ（中央処理装置）やＲＯＭ／ＲＡＭ（読み
出し専用記憶装置／随時書き込み読み出し記憶装置）、
それらの周辺装置等をワンチップにしたワンチップマイ
クロコントローラが製造されている。
出し専用記憶装置／随時書き込み読み出し記憶装置）、
それらの周辺装置等をワンチップにしたワンチップマイ
クロコントローラが製造されている。
ところで、周辺装置等に内蔵されるりロードタイマ／カ
ウンタ回路は、カウンタとタイマとの三機能を必要とし
、少なくとも６個の独立したレジスタが必要となる。
ウンタ回路は、カウンタとタイマとの三機能を必要とし
、少なくとも６個の独立したレジスタが必要となる。
しかし、チップの縮小化による論理削減と機能当りのコ
スト低減の要求がある。
スト低減の要求がある。
第８図（ａ）、 （ｂ）は従来例に係るリロードタイ
マ／カウンタ回路を説明する図であり、同図（ａ）は、
カウンタ回路を示している。
マ／カウンタ回路を説明する図であり、同図（ａ）は、
カウンタ回路を示している。
図において、１．２はカウントレジスタである。
３はステータスレジスタであり、カウントレジスタ１．
２のカウント動作を°ＯＮ、 “ＯＦＦ、させたり、
書き込み、読み出し処理等の割り込みを制御したりする
機能を有している。４はデータバスである。なお、Ｒ／
Ｗは書き込み読み出し信号線、１０は制御線である。
２のカウント動作を°ＯＮ、 “ＯＦＦ、させたり、
書き込み、読み出し処理等の割り込みを制御したりする
機能を有している。４はデータバスである。なお、Ｒ／
Ｗは書き込み読み出し信号線、１０は制御線である。
同図（ｂ）は、リロードタイマ回路であり、図において
、５はデータを保持するデータレジスタ、６はカウント
レジスタ、７はステータスレジスタである。
、５はデータを保持するデータレジスタ、６はカウント
レジスタ、７はステータスレジスタである。
従ってワンチップマイクロコントローラの周辺装置等に
おいて、カウンタ／タイマの三機能を実現するりロード
タイマ／カウンタ回路では、６個の独立したレジスタが
設けられ、その論理回路及びレジスタ面積がチップを多
く占有している。
おいて、カウンタ／タイマの三機能を実現するりロード
タイマ／カウンタ回路では、６個の独立したレジスタが
設けられ、その論理回路及びレジスタ面積がチップを多
く占有している。
ところで、従来例によれば、リロードタイマ／カウンタ
回路は、第８図に示すようにカウントレジスタ１．２．
６． ステータスレジスタ３．７及びデータレジスタ
５から成る６個のレジスタにより構成されている。
回路は、第８図に示すようにカウントレジスタ１．２．
６． ステータスレジスタ３．７及びデータレジスタ
５から成る６個のレジスタにより構成されている。
このため、ユーザの使用態様により、リロードタイマ／
カウンタ回路のカウンタ動作のみを必要としたり、タイ
マ動作のみを必要としたりする場合、カウンタ回路やり
ロードタイマ回路の一方が不要となることがある。
カウンタ回路のカウンタ動作のみを必要としたり、タイ
マ動作のみを必要としたりする場合、カウンタ回路やり
ロードタイマ回路の一方が不要となることがある。
これにより、ユーザの使用態様による不使用部分のレジ
スタ面積や論理回路がワンチップマイクロコントローラ
に占有する結果、機能当りの製造コスト高を招き、汎用
性に劣るという問題がある。
スタ面積や論理回路がワンチップマイクロコントローラ
に占有する結果、機能当りの製造コスト高を招き、汎用
性に劣るという問題がある。
本発明は、かかる従来例の課題に鑑み創作されたもので
あり、タイマ動作やカウンタ動作をするレジスタを個別
に構成することなく、ユーザの使用態様により、両動作
の選択を可能にして、機能当りのコストの低減を図るこ
とを可能とするカウンタ回路の提供を目的とする。
あり、タイマ動作やカウンタ動作をするレジスタを個別
に構成することなく、ユーザの使用態様により、両動作
の選択を可能にして、機能当りのコストの低減を図るこ
とを可能とするカウンタ回路の提供を目的とする。
〔課題を解決するための手段］
本発明のカウンタ回路は、その原理図を第１図に、その
一実施例を第２〜７図に示すように、その原理構成を制
御線１７により接続された第１．２のレジスタ１１．１
２と、該第１．２のレジスタ１１．１２の動作制御をす
る第３のレジスタ１３と、該第１．２のレジスタ１１．
１２の機能モード制御をする第４のレジスタ１４と、ク
ロック信号ＣＫを制御する制ｆｉ１手段１６とを具備し
、前記第３．４のレジスタ１３．１４の制御により、第
１．２のレジスタ１１．１２をタイマ動作又はカウンタ
動作をさせることを特徴とし、前記第１．２．３及び４
のレジスタ１１．＋２゜１３．１４が直接データバス１
５に接続されることを特徴とし、上記目的を達成する。
一実施例を第２〜７図に示すように、その原理構成を制
御線１７により接続された第１．２のレジスタ１１．１
２と、該第１．２のレジスタ１１．１２の動作制御をす
る第３のレジスタ１３と、該第１．２のレジスタ１１．
１２の機能モード制御をする第４のレジスタ１４と、ク
ロック信号ＣＫを制御する制ｆｉ１手段１６とを具備し
、前記第３．４のレジスタ１３．１４の制御により、第
１．２のレジスタ１１．１２をタイマ動作又はカウンタ
動作をさせることを特徴とし、前記第１．２．３及び４
のレジスタ１１．＋２゜１３．１４が直接データバス１
５に接続されることを特徴とし、上記目的を達成する。
本発明によれば、機能モード制御をする第４のレジスタ
１４が第１のレジスタ１１をデータ保持レジスタ２１ａ
に、又第２のレジスタ１２をカウントレジスタ２２の機
能に設定し、さらに動作制御をする第３のレジスタ１３
が第１２のレジスタ１１．１２を起動して例えばクロン
クモードを選択することによりタイマ動作をさせること
ができる。
１４が第１のレジスタ１１をデータ保持レジスタ２１ａ
に、又第２のレジスタ１２をカウントレジスタ２２の機
能に設定し、さらに動作制御をする第３のレジスタ１３
が第１２のレジスタ１１．１２を起動して例えばクロン
クモードを選択することによりタイマ動作をさせること
ができる。
また、第４のレジスタ１４が第１．２のレジスタ１１．
１２をカウントレジスタ２１ｂ、２２ａの機能に設定し
、該レジスタ２１ｂ、２２ａ間をキャリー接続線ｉ、に
より接続し、第３のレジスタ１３が該レジスタ２１ｂ、
２２ａを起動することによりカウント動作をさせること
ができる。
１２をカウントレジスタ２１ｂ、２２ａの機能に設定し
、該レジスタ２１ｂ、２２ａ間をキャリー接続線ｉ、に
より接続し、第３のレジスタ１３が該レジスタ２１ｂ、
２２ａを起動することによりカウント動作をさせること
ができる。
このため、カウンタ／タイマー動作の三機能を４個のレ
ジスタＩＩ、１２，１３．１４により行うことが可能と
なり、これにより論理回路の削減及び製造コストの低減
を図ることが可能となる。
ジスタＩＩ、１２，１３．１４により行うことが可能と
なり、これにより論理回路の削減及び製造コストの低減
を図ることが可能となる。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第２〜７図は本発明の実施例に係るカウンタ回路を説明
する図であり、第２図は、本発明の実施例のりロードタ
イマ／カウンタ回路に係る説明図を示している。
する図であり、第２図は、本発明の実施例のりロードタ
イマ／カウンタ回路に係る説明図を示している。
図において、ｌＯＯはワンチップマイクロコントローラ
であり、ｌｏｔはＣＰＵ （中央演算処理装置）、１０
２はＲＯＭ／ｌ’？ＡＭ （読み出し専用記憶装置／随
時書き込み読み出し記憶装置）、＋０３は周辺装置、１
０３ａはりロードタイマ／カウンタ回路である。
であり、ｌｏｔはＣＰＵ （中央演算処理装置）、１０
２はＲＯＭ／ｌ’？ＡＭ （読み出し専用記憶装置／随
時書き込み読み出し記憶装置）、＋０３は周辺装置、１
０３ａはりロードタイマ／カウンタ回路である。
第３図は、本発明の実施例に係るリロードタイマ／カウ
ンタ回路の構成図である。
ンタ回路の構成図である。
図において、２１はデータカウントレジスタであり、リ
ード／ライト可能な例えば８ビツトのカウントレジスタ
である。なお、８ピツトリロードモードではデータ保持
レジスタとして機能し、１６ビツトモードではカウント
レジスタとして機能する。
ード／ライト可能な例えば８ビツトのカウントレジスタ
である。なお、８ピツトリロードモードではデータ保持
レジスタとして機能し、１６ビツトモードではカウント
レジスタとして機能する。
２２はリロードタイマカウントレジスタであり、リード
／ライト可能な例えば８ビツトのカウントレジスタであ
る。なお、８ピツトリロードモードおよび１６ビツトモ
ードではカウントレジスタとして機能する。
／ライト可能な例えば８ビツトのカウントレジスタであ
る。なお、８ピツトリロードモードおよび１６ビツトモ
ードではカウントレジスタとして機能する。
２３は、リロードタイマ／カウントコントロールステー
タスレジスタであり、リロードタイマ／カウンタのモー
ド設定及び動作制御をする例えば８ビツトのカウントレ
ジスタである。２４は、すロードタイマ／カウントモー
ドレジスタであり、リロードクイマ／カウンタの機能モ
ード制御をする例えば８ピントのカウントレジスタであ
る。
タスレジスタであり、リロードタイマ／カウンタのモー
ド設定及び動作制御をする例えば８ビツトのカウントレ
ジスタである。２４は、すロードタイマ／カウントモー
ドレジスタであり、リロードクイマ／カウンタの機能モ
ード制御をする例えば８ピントのカウントレジスタであ
る。
２５はデータバスであり、ＣＰＵＩ Ｏ１からのデータ
等を伝送する信号線である。２６は制御回路であり、内
部クロック信号線ＣＫＩ及び外部クロック信号線ＣＫＯ
に伝送されるクロック信号を、リロードタイマ／カウン
トコントロールスｆ −’）スレジスタ２３又は、リロ
ードタイマ／カウントモードレジスタ２４の起動制御線
１３又は動作制御線１２を介して、内部クロックモード
と外部クロックモードを選択、制御する機能を有してい
る。
等を伝送する信号線である。２６は制御回路であり、内
部クロック信号線ＣＫＩ及び外部クロック信号線ＣＫＯ
に伝送されるクロック信号を、リロードタイマ／カウン
トコントロールスｆ −’）スレジスタ２３又は、リロ
ードタイマ／カウントモードレジスタ２４の起動制御線
１３又は動作制御線１２を介して、内部クロックモード
と外部クロックモードを選択、制御する機能を有してい
る。
２７はデータ制御線であり、データカウントレジスタ２
１のデータをリロードタイマカウントレジスタ２２等に
転送する制御線である。
１のデータをリロードタイマカウントレジスタ２２等に
転送する制御線である。
また、Ｒ／Ｗは書き込み読み出し信号線、ＣＫ■は内部
クロック信号線であり、例えばソースクロック周期とし
て、２．４，８．３２ （μｓ〕を用いる。なお、ＣＫ
Ｏは外部クロック信号線である。
クロック信号線であり、例えばソースクロック周期とし
て、２．４，８．３２ （μｓ〕を用いる。なお、ＣＫ
Ｏは外部クロック信号線である。
ｐ、はモード切換信号線、１２は動作制御線、！、は起
動制御線、１４はキャリー接続線、ｌ。
動制御線、１４はキャリー接続線、ｌ。
は割り込み要求信号線である。
これ等により本発明の実施例に係るリロードタイマ／カ
ウンタ回路を構成する。
ウンタ回路を構成する。
第４図は、本発明の第１の実施例に係るリロードタイマ
／カウンタ回路のタイマ動作を説明する図である。
／カウンタ回路のタイマ動作を説明する図である。
図において、第３図と同じ符号のものは同し機能を有し
ているので説明を省略する。
ているので説明を省略する。
なお、第１の実施例では、データカウントレジスタ２１
がデータ保持レジスタ２１ａとして機能し、キャリー接
続線１４が電気的に開放され、タイマー動作をするもの
である。なお、タイマー動作中にリロードタイマ／カウ
ントコントロールステータスレジスタ２３に割り込み要
求する場合は、リロードタイマカウントレジスタ２２か
らキャリー接続線１４および割り込み信号線ｌ、を介し
て行うことができる。
がデータ保持レジスタ２１ａとして機能し、キャリー接
続線１４が電気的に開放され、タイマー動作をするもの
である。なお、タイマー動作中にリロードタイマ／カウ
ントコントロールステータスレジスタ２３に割り込み要
求する場合は、リロードタイマカウントレジスタ２２か
らキャリー接続線１４および割り込み信号線ｌ、を介し
て行うことができる。
次に第５図の本発明の第１の実施例のタイマー動作に係
るフローチャートを参考にして、その動作を説明する。
るフローチャートを参考にして、その動作を説明する。
まずＰｌで、ユーザの使用態様等によりＣＰＵ１０１を
介して、タイマーモード設定命令をデータバス２５．書
き込み読み出し信号線Ｒ／Ｗを経由して、リロードタイ
マ／カウントコントロールステータスレジスタ２３や、
リロードタイマ／カウントモードレジスタ２４に入力す
る。
介して、タイマーモード設定命令をデータバス２５．書
き込み読み出し信号線Ｒ／Ｗを経由して、リロードタイ
マ／カウントコントロールステータスレジスタ２３や、
リロードタイマ／カウントモードレジスタ２４に入力す
る。
次に、Ｐ２でリロードタイマ／カウントモードレジスタ
２４に接続されるモード切換制御線ρを介して、データ
カウントレジスタ２１をデータ保持レジスタ２１ａの機
能モードに設定し、これとりロードタイマカウントレジ
スタ２２とを設定する。
２４に接続されるモード切換制御線ρを介して、データ
カウントレジスタ２１をデータ保持レジスタ２１ａの機
能モードに設定し、これとりロードタイマカウントレジ
スタ２２とを設定する。
次いでＰ３で、リロードタイマ／カウントコントロール
ステータスレジスタ２３から接続される起動制御線１３
を介して、内部クロック又は外部クロック等のクロック
モードを選択する。
ステータスレジスタ２３から接続される起動制御線１３
を介して、内部クロック又は外部クロック等のクロック
モードを選択する。
なお、Ｐ４で例えば内部クロックモードを選択すると、
Ｐ、で起動と共にデータ保持レジスタ２１ａからの数値
ロードし、カウントを開始し、８ピツトリロ一ドタイマ
動作をする。
Ｐ、で起動と共にデータ保持レジスタ２１ａからの数値
ロードし、カウントを開始し、８ピツトリロ一ドタイマ
動作をする。
また、Ｐ４″で外部クロックモードを選択すると、Ｐｓ
’で８ビントリロ一ドカウンタ動作をすることができる
。
’で８ビントリロ一ドカウンタ動作をすることができる
。
第６図は、本発明の第２の実施例に係るリロードタイマ
／カウンタ回路のカウンタ動作を説明する図である。
／カウンタ回路のカウンタ動作を説明する図である。
図において、第３図と同じ符号のものは同じ機能を有し
ているので説明を省略する。
ているので説明を省略する。
なお、第２の実施例では、データカウントレジスタ２１
をカウントレジスタ２１ｂ、リロードタイマ／カウンタ
２２をカウントレジスタ２２ａ機能にし、カウントレジ
スタ２２ａの上位桁（ＭＳＢ）と、カウントレジスタ２
１ｂの下位桁（ＬＳＢ）とをキャリー接続線１４を介し
て接続され、カウンタ動作を行うものである。
をカウントレジスタ２１ｂ、リロードタイマ／カウンタ
２２をカウントレジスタ２２ａ機能にし、カウントレジ
スタ２２ａの上位桁（ＭＳＢ）と、カウントレジスタ２
１ｂの下位桁（ＬＳＢ）とをキャリー接続線１４を介し
て接続され、カウンタ動作を行うものである。
なお、カウント動作中に、リロードタイマ／カウントコ
ントロールステータスレジスタ２３に割り込み要求をす
る場合は、カウントレジスタ２１ｂから割り込み信号線
ｌ、を介して行うことができる。
ントロールステータスレジスタ２３に割り込み要求をす
る場合は、カウントレジスタ２１ｂから割り込み信号線
ｌ、を介して行うことができる。
次に第７図の本発明の第２の実施例のカウンタ動作に係
るフローチャートを参考にして、その動作を説明する。
るフローチャートを参考にして、その動作を説明する。
まず、Ｐｌでユーザの使用態様等によりＣＰＵ１０１を
介して、カウンタモード設定命令をデータバス２５．書
き込み読み出し信号線Ｒ／Ｗを経由して、リロードタイ
マ／カウントコントロールステータスレジスタ２３や、
リロードタイマ／カウントモードレジスタに入力する。
介して、カウンタモード設定命令をデータバス２５．書
き込み読み出し信号線Ｒ／Ｗを経由して、リロードタイ
マ／カウントコントロールステータスレジスタ２３や、
リロードタイマ／カウントモードレジスタに入力する。
次に、Ｐ２でリロードタイマ／カウントモードレジスタ
２４に接続されるモード切換制御線ｒを介して、データ
カウントレジスタ２１をカウントレジスタ２１ｂの機能
モードに制御し、併せてリロードタイマ／カウントレジ
スタ２２をカウントレジスタ２２ａのａ能モードにし、
カウントレジスタ２２ａのＭＳＢとカウントレジスタＬ
ＳＢとをキャリー接続線１４を介して接続する。
２４に接続されるモード切換制御線ｒを介して、データ
カウントレジスタ２１をカウントレジスタ２１ｂの機能
モードに制御し、併せてリロードタイマ／カウントレジ
スタ２２をカウントレジスタ２２ａのａ能モードにし、
カウントレジスタ２２ａのＭＳＢとカウントレジスタＬ
ＳＢとをキャリー接続線１４を介して接続する。
次いでＰ３で、起動制御線ＩＶ、３を介して、内部クロ
ック又は外部クロック等のクロックモードを選択する。
ック又は外部クロック等のクロックモードを選択する。
なお、Ｐ４で例えば外部クロックモードを選択すると、
Ｐ、でカウントレジスタ２１ｂとカウントレジスタ２２
ａとはカウント動作を開始し、１６ビツト力ウンタ動作
をする。
Ｐ、でカウントレジスタ２１ｂとカウントレジスタ２２
ａとはカウント動作を開始し、１６ビツト力ウンタ動作
をする。
また、Ｐ４″で内部クロックモードを選択すると、Ｐ、
゛で１６ビツトタイマ動作をさせることができる。
゛で１６ビツトタイマ動作をさせることができる。
このようにして、機能モード制御をするりロードタイマ
／カウントモードレジスタ２４がデータカウントレジス
タ２１をデータ保持レジスタ２１ａに、又、リロードタ
イマカうントレジスタ２２をカウントレジスタ２２の機
能に設定し、さらに動作制御をするりロードタイマ／カ
ウントコントロールステータスレジスタ２３がデータ保
持レジスタ２１ａ及びカウントレジスタ２２を起動し、
内・外部クロックを選択することにより、８ピツトリロ
一ドタイマ動作や８ビントリロ一ドカウンタ動作をさせ
ることができる。
／カウントモードレジスタ２４がデータカウントレジス
タ２１をデータ保持レジスタ２１ａに、又、リロードタ
イマカうントレジスタ２２をカウントレジスタ２２の機
能に設定し、さらに動作制御をするりロードタイマ／カ
ウントコントロールステータスレジスタ２３がデータ保
持レジスタ２１ａ及びカウントレジスタ２２を起動し、
内・外部クロックを選択することにより、８ピツトリロ
一ドタイマ動作や８ビントリロ一ドカウンタ動作をさせ
ることができる。
また、リロードタイマ／カウントレジスタ２４が、デー
タカウントレジスタ２１．リロードタイマ／カウントレ
ジスタ２２を、カウントレジスタ２１ｂ、２２ａの機能
に設定し、該レジスタ２１ｂ、２２ａ間をキャリー接続
線１４により接続し、リロードタイマ／カウントコント
ロールステータスレジスタ２３が該レジスタ２１ｂ、２
２ａを起動することにより１６ビツト力ウント動作をさ
せることができる。
タカウントレジスタ２１．リロードタイマ／カウントレ
ジスタ２２を、カウントレジスタ２１ｂ、２２ａの機能
に設定し、該レジスタ２１ｂ、２２ａ間をキャリー接続
線１４により接続し、リロードタイマ／カウントコント
ロールステータスレジスタ２３が該レジスタ２１ｂ、２
２ａを起動することにより１６ビツト力ウント動作をさ
せることができる。
このため、カウンタ／タイマ動作の三機能を４個の例え
ば８ピントのカウントレジスタ２１２２．２３．２４に
より行うことが可能となる。
ば８ピントのカウントレジスタ２１２２．２３．２４に
より行うことが可能となる。
〔発明の効果］
以上説明したように本発明によれば、少なくとも４個の
カウントレジスタにより、タイマ／カウント動作の両機
能を併せ持つカウンタ回路を構成することができる。
カウントレジスタにより、タイマ／カウント動作の両機
能を併せ持つカウンタ回路を構成することができる。
このため、論理回路の削減及び製造コストの低減を図る
ことが可能となり、これにより、ユーザの使用態様にマ
ンチしたワンチップマイクロコントローラ等を製造する
ことが可能となる。
ことが可能となり、これにより、ユーザの使用態様にマ
ンチしたワンチップマイクロコントローラ等を製造する
ことが可能となる。
第１図は、本発明の実施例に係るカウンタ回路の原理図
、 第２図は、本発明の各実施例のりロードタイマ／カウン
タ回路に係る説明図、 第３図は、本発明の各実施例に係るリロードタイマ／カ
ウンタ回路の構成図、 第４図は、本発明の第１の実施例に係るリロードタイマ
／カウンタ回路のタイマー動作を説明する図、 第５図は、本発明の第１の実施例のタイマー動作に係る
フローチャート、 第６図は、本発明の第２の実施例に係るリロードタイマ
／カウンタ回路のカウンタ動作を説明する図、 第７図は、本発明の第２の実施例のカウンタ動作に係る
フローチャート、 第８図（ａ）、 （ｂ）は、従来例に係るリロードタ
イマ／カウンタ回路を説明する図である。 （符号の説明） １１．２１・・・データカウントレジスタ（第１のレジ
スタ）、 １２．２２・・・リロードタイマ／カウントレジスタ（
第２のレジスタ）、 １３．２３・・・リロードタイマ／カウントコントロー
ルステータスレジスタ（第３ のレジスタ）、 １４．２４・・・リロードタイマ／カウントモードレジ
スタ（第４のレジスタ）、 １５．２５・・・データバス、 １［３，２６・・・制御回路（制御手段）、４．１７．
２７・・・データ制御線（制御線）、！、２．６・・・
カウントレジスタ、 ３．７・・・ステータスレジスタ、 ５・・・データレジスタ、 １００・・・ワンチップマイクロコントローラ、＋０１
・・・ＣＰＵ（中央演算処理装置）、１０２・・・ＲＯ
Ｍ／ＲＡＭ（読み出し専用記憶装置／随時読み出し書き
込み記↑ａ装置）、１０３・・・周辺装置、 １０３ａ・・・リロードタイマ／カウンタ回路、ＣＫ・
・・クロック信号、 ＣＫＩ・・・内部クロック信号線、 ＣＫＯ・・・外部クロック信号線、 Ｒ／Ｗ・・・書き込み読み出し信号線、１１・・・モー
ド切換信号線、 ｐ２・・・動作制御線、 ｒｌ・・・起動制御線、 ！、・・・キャリー接続線、 ｌ、・・・割り込み要求信月線。
、 第２図は、本発明の各実施例のりロードタイマ／カウン
タ回路に係る説明図、 第３図は、本発明の各実施例に係るリロードタイマ／カ
ウンタ回路の構成図、 第４図は、本発明の第１の実施例に係るリロードタイマ
／カウンタ回路のタイマー動作を説明する図、 第５図は、本発明の第１の実施例のタイマー動作に係る
フローチャート、 第６図は、本発明の第２の実施例に係るリロードタイマ
／カウンタ回路のカウンタ動作を説明する図、 第７図は、本発明の第２の実施例のカウンタ動作に係る
フローチャート、 第８図（ａ）、 （ｂ）は、従来例に係るリロードタ
イマ／カウンタ回路を説明する図である。 （符号の説明） １１．２１・・・データカウントレジスタ（第１のレジ
スタ）、 １２．２２・・・リロードタイマ／カウントレジスタ（
第２のレジスタ）、 １３．２３・・・リロードタイマ／カウントコントロー
ルステータスレジスタ（第３ のレジスタ）、 １４．２４・・・リロードタイマ／カウントモードレジ
スタ（第４のレジスタ）、 １５．２５・・・データバス、 １［３，２６・・・制御回路（制御手段）、４．１７．
２７・・・データ制御線（制御線）、！、２．６・・・
カウントレジスタ、 ３．７・・・ステータスレジスタ、 ５・・・データレジスタ、 １００・・・ワンチップマイクロコントローラ、＋０１
・・・ＣＰＵ（中央演算処理装置）、１０２・・・ＲＯ
Ｍ／ＲＡＭ（読み出し専用記憶装置／随時読み出し書き
込み記↑ａ装置）、１０３・・・周辺装置、 １０３ａ・・・リロードタイマ／カウンタ回路、ＣＫ・
・・クロック信号、 ＣＫＩ・・・内部クロック信号線、 ＣＫＯ・・・外部クロック信号線、 Ｒ／Ｗ・・・書き込み読み出し信号線、１１・・・モー
ド切換信号線、 ｐ２・・・動作制御線、 ｒｌ・・・起動制御線、 ！、・・・キャリー接続線、 ｌ、・・・割り込み要求信月線。
Claims (2)
- （１）制御線（１７）により接続された第１、２のレジ
スタ（１１、１２）と、該第１、２のレジスタ（１１、
１２）の動作制御をする第３のレジスタ（１３）と、該
第１、２のレジスタ（１１、１２）の機能モード制御を
する第４のレジスタ（１４）と、クロック信号（ＣＫ）
を制御する制御手段（１６）とを具備し、 前記第３、４のレジスタ（１３、１４）の制御１により
、第１、２のレジスタ（１１、１２）をタイマ動作又は
カウンタ動作をさせることを特徴とするカウンタ回路。 - （２）前記第１、２、３及び４のレジスタ（１１、１２
、１３、１４）が直接データバス（１５）に接続される
ことを特徴とする請求項１記載のカウンタ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162093A JPH0210417A (ja) | 1988-06-28 | 1988-06-28 | カウンタ回路 |
| EP19890306443 EP0349236A3 (en) | 1988-06-28 | 1989-06-26 | Reload-timer/counter circuit |
| KR1019890008961A KR920004344B1 (ko) | 1988-06-28 | 1989-06-28 | 재부하타이머 및 카운터회로 |
| US08/110,649 US5383230A (en) | 1988-06-28 | 1993-08-09 | Reload-timer/counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162093A JPH0210417A (ja) | 1988-06-28 | 1988-06-28 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210417A true JPH0210417A (ja) | 1990-01-16 |
Family
ID=15747941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162093A Pending JPH0210417A (ja) | 1988-06-28 | 1988-06-28 | カウンタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5383230A (ja) |
| EP (1) | EP0349236A3 (ja) |
| JP (1) | JPH0210417A (ja) |
| KR (1) | KR920004344B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0764957A (ja) * | 1993-08-23 | 1995-03-10 | Mitsubishi Electric Corp | タイマ装置 |
| JP3638769B2 (ja) * | 1997-12-01 | 2005-04-13 | 株式会社ルネサステクノロジ | 通信制御装置 |
| KR100266691B1 (ko) * | 1998-05-25 | 2000-09-15 | 김영환 | 홀드/리셋 모드 선택 카운터 및 그 실행방법 |
| KR100421050B1 (ko) * | 2001-10-12 | 2004-03-04 | 삼성전자주식회사 | 범용직렬버스 호스트가 즉각적으로 리셋동작을 수행토록범용직렬버스의 신호 상태를 구현하는 로직 회로를구비하는 범용직렬버스 장치 |
| WO2014093862A1 (en) * | 2012-12-13 | 2014-06-19 | Coherent Logix, Incorporated | Reconfiguration of clock generation circuitry |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123218A (ja) * | 1986-11-12 | 1988-05-27 | Nec Corp | タイマ／カウンタ回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3937932A (en) * | 1974-04-15 | 1976-02-10 | Barber-Colman Company | Digital frequency generator |
| US4161787A (en) * | 1977-11-04 | 1979-07-17 | Motorola, Inc. | Programmable timer module coupled to microprocessor system |
| US4408272A (en) * | 1980-11-03 | 1983-10-04 | Bell Telephone Laboratories, Incorporated | Data control circuit |
| US4450521A (en) * | 1981-04-13 | 1984-05-22 | Texas Instruments Incorporated | Digital processor or microcomputer using peripheral control circuitry to provide multiple memory configurations and offset addressing capability |
| US4538235A (en) * | 1982-08-19 | 1985-08-27 | Rockwell International Corporation | Microcomputer retriggerable interval counter |
| JPS59111420A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | タイマ・カウンタ |
| JPH06103507B2 (ja) * | 1984-11-02 | 1994-12-14 | 株式会社日立製作所 | パルス入出力プロセッサ及びそれを用いたマイクロコンピュータ |
| US4686691A (en) * | 1984-12-04 | 1987-08-11 | Burroughs Corporation | Multi-purpose register for data and control paths having different path widths |
| US5081297A (en) * | 1986-05-06 | 1992-01-14 | Grumman Aerospace Corporation | Software reconfigurable instrument with programmable counter modules reconfigurable as a counter/timer, function generator and digitizer |
| US4879733A (en) * | 1988-01-28 | 1989-11-07 | Motorola, Inc. | Timer architecture for multi-task computers and for serial data decoding |
| JP2725205B2 (ja) * | 1988-07-08 | 1998-03-11 | シーメンス、アクチエンゲゼルシヤフト | マイクロコントローラのカウンタ・タイマー回路 |
-
1988
- 1988-06-28 JP JP63162093A patent/JPH0210417A/ja active Pending
-
1989
- 1989-06-26 EP EP19890306443 patent/EP0349236A3/en not_active Withdrawn
- 1989-06-28 KR KR1019890008961A patent/KR920004344B1/ko not_active IP Right Cessation
-
1993
- 1993-08-09 US US08/110,649 patent/US5383230A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63123218A (ja) * | 1986-11-12 | 1988-05-27 | Nec Corp | タイマ／カウンタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002132A (ko) | 1991-01-31 |
| EP0349236A2 (en) | 1990-01-03 |
| US5383230A (en) | 1995-01-17 |
| EP0349236A3 (en) | 1991-08-21 |
| KR920004344B1 (ko) | 1992-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6145020A (en) | Microcontroller incorporating an enhanced peripheral controller for automatic updating the configuration date of multiple peripherals by using a ferroelectric memory array | |
| JP4822472B2 (ja) | データ処理システム | |
| JPS5933553U (ja) | プロセツサ | |
| JPH11509950A (ja) | Ｎ本未満のｉ／ｏピンを伴うｎビットのデータバス幅をもつマイクロコントローラ及びそのための方法 | |
| US5623687A (en) | Reset configuration in a data processing system and method therefor | |
| US5062034A (en) | Device for emulating a microcontroller using a parent bond-out microcontroller and a derivative non-bond-out microcontroller | |
| KR0142033B1 (ko) | 마이크로 컴퓨터 | |
| JPH0210417A (ja) | カウンタ回路 | |
| US20080086582A1 (en) | Bus width configuration circuit, display device, and method configuring bus width | |
| JPH0425585B2 (ja) | ||
| JP2648003B2 (ja) | タイマカウンタ | |
| JP3565603B2 (ja) | マイクロコントローラシステム及びマイクロコントローラ | |
| JPH04199228A (ja) | 半導体集積回路装置 | |
| JPS60120457A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPS63298632A (ja) | マイクロプロセツサ | |
| JPS61156362A (ja) | マイクロコンピユ−タ | |
| JPH04205118A (ja) | データ処理システム | |
| JP2000207379A (ja) | Ｃｐｕ及びマイコンシステム | |
| JPH05143284A (ja) | Ｍｐｕ・ｐｌａ内蔵ｉｃ | |
| JPS62250581A (ja) | 半導体集積回路装置 | |
| JPS6381536A (ja) | １チツプマイクロコンピユ−タ | |
| JPH04199449A (ja) | デバイス制御装置 | |
| JPS6398064A (ja) | 汎用制御装置 | |
| JPH0697435B2 (ja) | エバリエーションチップ | |
| JPS6269317A (ja) | マイクロプロセツサ |