KR100421050B1

KR100421050B1 - 범용직렬버스 호스트가 즉각적으로 리셋동작을 수행토록범용직렬버스의 신호 상태를 구현하는 로직 회로를구비하는 범용직렬버스 장치

Info

Publication number: KR100421050B1
Application number: KR10-2001-0063052A
Authority: KR
Inventors: 김원태; 황우선
Original assignee: 삼성전자주식회사
Priority date: 2001-10-12
Filing date: 2001-10-12
Publication date: 2004-03-04
Also published as: US20030110319A1; US7162555B2; US7451257B2; US20070079033A1; KR20030031255A

Abstract

본 발명은 USB 호스트와 USB 케이블을 통해 연결되어 상호 데이터를 주고받는 USB 디바이스에 관한 것이다. 본 발명의 USB 디바이스는 USB 인코딩 데이터를 출력하는 USB 인코더, USB 디바이스의 리셋이 필요한 경우 소정의 로직레벨로 활성화되는 리셋 제어 신호를 발생하는 리셋 제어부, 리셋 제어 신호에 응답하여, USB 인코딩 데이터와 로직로우 신호 중 어느 하나를 선택하여 출력하는 데이터 출력부를 구비한다. 본 발명의 USB 디바이스에 의하면, 물리적인 USB 케이블의 분리 없이 USB 호스트가 USB 디바이스와의 즉각적인 리셋동작을 수행하도록 신호 상태를 구현하는 로직 회로를 포함함으로써, 사용자가 PC에서 간편하게 USB 디바이스의 리셋을 실행하거나 소정의 상황이 발생시 자동으로 리셋을 실행할 수 있다.

Description

범용직렬버스 호스트가 즉각적으로 리셋동작을 수행토록 범용직렬버스의 신호 상태를 구현하는 로직 회로를 구비하는 범용직렬버스 장치{Universal serial bus device having logical circuit for conversive and immediate USB Host reset operation}

본 발명은 범용 직렬 버스(Universal Serial Bus, 이하 USB라 함) 디바이스에 관한 것으로, 보다 상세하게는 USB 호스트와의 분리 및 연결 기능, 즉 리셋 기능을 위한 로직 회로를 구비하는 USB 디바이스에 관한 것이다.

도 1은 일반적인 범용 직렬 버스 디바이스와 범용 직렬 버스 호스트를 관계를 보여주는 개략도이다. 도 1을 참조하면, USB 디바이스(114)를 포함하는 시스템(10)과 USB 호스트(210)를 포함하는 개인용 컴퓨터(20, 이하 PC라 함)가 USB 케이블(220)을 통하여 연결된다. USB 디바이스(114)는 트랜시버(116)를 통해 USB 케이블(220)을 거쳐 USB 호스트(210)에 연결된다. USB 호스트(210)는 주로 PC(20)에 내장된다.

도 1과 같은 구성을 가지는 경우에, 시스템(10)에 리셋(reset)을 걸면 ASIC칩(110)이 리셋 동작을 수행하게 되고 마이크로 컨트롤러(CPU, 112)에도 리셋이 걸린다. 그러나 이 경우 USB 케이블(210)로 연결되어 있는 PC(20)에서는 시스템(10)의 리셋을 인지할 수 없다. 그 결과 USB 디바이스(114)의 구성(configuration)을 변경하기 위하여 시스템(10)에 리셋을 걸었다면 USB 호스트(210) 및 PC(20)에서는 이를 인지하지 못하고 변경전의 USB 디바이스(114)의 구성 정보를 가지고 있게 된다.

사용자가 PC(20)와 시스템(10)을 연결하는 USB 케이블(220)의 연결을 해제하였다가 다시 연결하여야 비로소 PC(20)는 USB 디바이스(114)의 구성 정보를 새로이 요청하게 된다. 사용자는 시스템(10)의 USB 디바이스(114)의 구성 정보를 바꾸기 위하여 시스템(10)의 리셋이 필요할 때마다 USB 케이블(220)의 해제와 연결 동작을 하여야 한다.

또한 USB 디바이스(114)의 오동작이나 시스템(10)에 이상이 있을 경우에도 리셋 과정이 필요하며, 이를 위하여 상기와 마찬가지로 USB 케이블(220)의 해제와 연결 동작을 하여야 한다. 즉, USB 케이블(220)을 플러그(120)에서 뽑고 플러그(120)에 꽂는 과정이 필요하다. USB 케이블(220)을 플러그(120)에 다시 꽂으면, PC(20)는 핫 플러그 앤 플레이(Hot Plug and Play)를 수행하여 USB 디바이스(114)를 인식하고 USB 디바이스(114)로부터 구성 정보를 수신한다. 핫 플러그 앤 플레이란 케이블이 플러그-인(plug-in) 되자마자 곧바로 연결된 디바이스를 인식하는 일련의 동작을 말한다.

상술한 바와 같이, 종래의 USB 디바이스는 리셋을 위하여 케이블을 분리하였다가 연결하는 언플러그(unplug)와 플러그 동작을 수행해야 하는 불편함이 있다. 이러한 불편함을 개선하기 위하여 USB 시스템이나 USB 디바이스에 스위치를 구비하여 사용자가 스위치를 누름으로써 USB 케이블의 분리 및 연결을 에뮬레이션하는 종래 기술도 있다. 그러나, 이 방식 또한 사용자가 물리적으로 스위치를 눌러 주어야 한다.

또한 종래의 USB 디바이스는 리셋 동작 시간을 조절하기가 곤란하며, 사용자가 물리적으로 USB 케이블을 분리 및 연결하거나 스위치를 눌러야 하므로 리셋 실행 과정이 불편한 단점이 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 물리적인 USB 케이블의 분리 없이 USB 호스트로 하여금 USB 디바이스의 리셋을 실행할 수 있는 로직 회로를 USB 디바이스에 포함함으로써, 사용자가 PC에서 간편하게 USB 디바이스에 명령을 내려 USB 호스트가 분리/연결 상황임을 인식하고 리셋을 실행하거나 또는 소정의 상황이 발생시 소프트웨어적으로 자동으로 분리/연결/리셋을 실행할 수 있게 하는 USB 디바이스를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 일반적인 범용 직렬 버스 디바이스와 범용 직렬 버스 호스트의 관계를 보여주는 개략도이다.

도 2는 본 발명의 일 실시예에 따른 범용 직렬 버스 디바이스를 나타내는 블록도이다.

도 3은 본 발명의 다른 일 실시예에 따른 범용 직렬 버스 디바이스를 나타내는 블록도이다.

도 4는 도 2 및 도 3에 도시된 리셋 제어부를 나타내는 블록도이다.

도 5는 도 4에 도시된 레지스터 기입 제어부를 나타내는 도면이다.

도 6은 도 4에 도시된 타이머 레지스터의 설정 예를 보여주는 테이블이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일면은 USB 호스트와 USB 케이블을 통해 연결되어 상호 데이터를 주고받는 USB 디바이스에 관한 것이다. 본 발명의 일면에 따른 USB 디바이스는 USB 인코딩 데이터를 출력하는 USB 인코더; 상기 USB 디바이스의 리셋이 필요한 경우, 소정의 로직레벨로 활성화되는 리셋 제어 신호를 발생하는 리셋 제어부; 상기 리셋 제어 신호에 응답하여, 입력되는 상기 USB 인코딩 데이터와 로직로우 신호 중 어느 하나를 선택하여 출력하는 데이터 출력부를 구비하는 것을 특징으로 한다.

바람직하기로는 상기 USB 디바이스는 상기 로직로우 신호를 발생하여 상기 데이터 출력부로 출력하는 로직로우 신호 발생부를 더 구비한다.

또한 바람직하기로는, 상기 리셋 제어부는 상기 리셋 제어 신호가 활성화되는 시간을 조절하기 위한 타이머 레지스터; 및 상기 타이머 레지스터에 설정된 값에 상응하는 시간 동안에 상기 로직레벨의 상기 리셋 제어 신호를 발생하는 타이머를 구비한다.

또한 바람직하기로는, 상기 USB 디바이스는 상기 리셋 제어 신호가 활성화되어 있는 동안에, 상기 USB 디바이스의 내부 레지스터들과 FIFO 블록으로의 기입 동작을 방지하도록 제어하는 레지스터 기입 제어부를 더 구비한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 범용 직렬 버스(Universal Serial Bus, USB) 호스트와 USB 케이블을 통해 연결되어 상호 데이터를 주고받는 USB 디바이스에 관한 것이다. 본 발명의 다른 일면에 따른 USB 디바이스는 차동의 USB 인코딩 데이터를 발생하여 상기 USB 호스트로 전송하는 USB 인코더; 및 상기 USB 디바이스의 리셋이 필요한 경우, 로직로우 신호를 발생하여 상기 차동의 USB 인코딩 데이터 대신에 상기 로직로우 신호를 소정의 리셋 기간 동안 상기 USB 호스트로 전송함으로써 상기 USB 호스트로 하여금 플러그 앤 플레이(plugplay)기능을 수행토록 하는 리셋 제어 회로를 구비하며, 상기 리셋 제어 회로는 로직 회로로 구현되는 것을 특징으로 한다.

바람직하기로는 상기 리셋 제어 회로는 상기 리셋 기간과 상기 리셋의 시작을 제어하기 위한 타이머 레지스터; 및 상기 타이머 레지스터에 설정된 값에 따라 동작하여, 상기 로직로우 신호를 발생하는 타이머를 포함하는 것을 특징으로 한다.

또한 바람직하기로는, 상기 리셋 제어 회로는 상기 리셋 기간 동안에, 상기 USB 디바이스의 내부 레지스터들과 FIFO 블록으로의 기입 동작을 방지하도록 제어하는 레지스터 기입 제어부를 포함한다.

또한 바람직하기로는, 상기 리셋 제어 회로는 상기 USB 디바이스를 포함하는 시스템의 마이크로컨트롤러로부터 상기 USB 디바이스의 리셋에 대한 제어를 받는다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

일반적인 USB 디바이스(114)와 USB 호스트(210)와의 관계를 좀 더 살펴보기 위하여 다시 도 1을 참조한다. USB 케이블(220)은 VDD, VSS, D+, D-의 4개의 라인으로 구성되며, VDD, VSS는 USB 호스트(210)로부터 USB 디바이스(114)로 전원을 공급하는 전원선으로 동작된다. 그리고, 데이터 라인 D+, D-는 차동의 USB 데이터를 USB 호스트(210)에서 USB 디바이스(114)로 또는 USB 디바이스(114)에서 USB 호스트(210)로 전송하는데 사용된다.

본 발명의 핵심은 USB 케이블을 물리적으로 분리하지 않으면서 리셋을 실행하는데 있다. 즉, USB 케이블이 연결된 상태에서 케이블 연결이 끊어진 상태를 구현하는 것이다.

USB 규격 1.1(USB spec. 1.1)에서는 풀 스피드 USB 디바이스의 경우 D+가 로직로우이고 D-가 로직로우인 상태가 2us ~ 2.5us이상 유지되면 USB 케이블이 분리되었다고 인식하고 USB 호스트가 USB 디바이스로 리셋 명령을 내릴 때에는 D+가 로직로우이고 D-가 로직로우인 상태가 10ms 이상 유지하도록 규정되어 있다.

따라서, USB 케이블이 연결된 상태에서 D+ 및 D-가 모두 로직로우인 상태를 2.5us 이상 발생시켜준 후에 D+가 로직하이이고 D-가 로직로우인 상태를 만들어주면 PC 내의 USB 호스트는 풀 스피드 USB 디바이스가 분리된 뒤 연결된 것으로 인식하여 플러그 앤 플레이 동작을 수행한다.

도 2는 본 발명의 일 실시예에 따른 USB 디바이스를 나타내는 블록도이다. 설명의 편의를 위하여 본 발명의 일 실시예에 따른 USB 디바이스(30) 외에 트랜시버(40) 및 플러그(50)도 함께 도 2에 도시된다.

도 2를 참조하면, USB 디바이스(30)는 USB 디코더(310), USB 인코더(320), 로직로우 신호 발생부(330), 출력 인에이블부(340), 데이터 선택부(350), 출력 플립플롭부(360) 및 리셋 제어부(370)를 구비한다.

USB 디코더(310)는 USB 호스트로부터 트랜시버(40)를 거쳐 USB 디바이스(30)로 입력되는 데이터(D+IN, D-IN)를 수신하여 디코딩한다. USB 인코더(320)는 USB 호스트로 전송할 데이터를 인코딩하여 데이터 출력부(350, 360)로 출력한다. 로직로우 신호 발생부(330)는 로직로우 신호('0')를 발생하여 데이터 출력부(350, 360)로 출력한다.

리셋 제어부(370)는 USB 디바이스(30)의 리셋이 필요한 경우, 리셋 제어 신호(DISCONNECT)를 로우레벨로 활성화한다. 데이터 출력부(350, 360)는 리셋 제어 신호(DISCONNECT)에 따라, 입력되는 USB 인코딩 데이터(VPOUT, VMOUT)와 로직로우 신호('0') 중에서 어느 하나를 선택하여 트랜시버(40)로 출력한다. 즉, 리셋 제어 신호(DISCONNECT)가 하이레벨로 비활성화되어 있을 때에는 USB 인코딩데이터(VPOUT, VMOUT)를 선택하여 출력하고, 리셋 제어 신호(DISCONNECT)가 로우레벨로 활성화되어 있을 때에는 로직로우 신호('0')를 선택하여 출력한다. USB 인코딩 데이터(VPOUT, VMOUT)는 USB 케이블의 데이터 라인 D+, D-로 전송될 차동 데이터이다.

리셋 제어부(370)는 USB 디바이스(30)가 포함되어 있는 시스템의 마이크로 컨트롤러(CPU)의 제어를 받아 동작하는 것이 바람직하다.

데이터 출력부(350, 360)는 데이터 선택부(350) 및 출력 플립플롭부(360)를 구비한다. 데이터 선택부(350)는 3개의 멀티플렉서인 제1 내지 제3 멀티플렉서(MUX1~MUX3)를 포함한다. 출력 플립플롭부(360)는 제1 내지 제3 플립플롭(361~363)을 포함한다.

제1 멀티플렉서 및 제2 멀티플렉서(MUX1, MUX2)는 리셋 제어 신호(DISCONNECT)에 응답하여, 각각 USB 인코딩 데이터(VPOUT, VMOUT)와 로직로우 신호('0') 중 어느 하나를 선택하여 제1 및 제2 플립플롭(361,362)으로 보낸다. 제3 멀티플렉서(MUX3)는 리셋 제어 신호(DISCONNECT)에 응답하여 제1 출력 인에이블 신호(TXEN)와 로직로우 신호('0') 중 어느 하나를 선택하여 제3 플립플롭(363)으로 보낸다. 제1 출력 인에이블 신호(TXEN)는 출력 인에이블부(340)로부터 발생되는 신호로서, USB 인코딩 데이터(VPOUT, VMOUT)를 USB 디바이스(30)로부터 USB 호스트로 보내고자 할 때 로우레벨로 활성화되는 액티브 로우(active low) 신호이다.

제1 내지 제3 플립플롭(361~363)은 수신된 데이터를 클럭(CLK)에 맞추어 트랜시버(40)로 전송한다. USB 규격은 풀 스피드의 경우 12Mbps이므로, 제1 내지 제3플립플롭(361~363)으로 입력되는 클럭(CLK)으로 12MHz 클럭을 사용하면 된다.

트랜시버(40)는 USB 호스트로부터 수신되는 D+/D- 데이터를 USB 디바이스(30)로, USB 디바이스(30)로부터 데이터(D+OUT, D-OUT)를 수신하여 D+/D- 데이터를 만들어 USB 호스트로 전송한다. USB 호스트로부터 데이터를 수신할 것인지 USB 호스트로 데이터를 전송할 것인지는 제2 출력 인에이블 신호(ENL)를 통해 트랜시버의 버퍼들(411~414)을 제어함으로써 결정된다.

제2 출력 인에이블 신호(ENL) 역시 제1 출력 인에이블 신호(TXEN)와 마찬가지로 액티브 로우 신호이다. 즉, 제2 출력 인에이블 신호(ENL)가 로직로우로 되면 출력 버퍼들(413, 414)을 통해 USB 디바이스(30)로부터 출력되는 데이터(D+OUT, D-OUT)가 D+/D- 데이터로 변환되어 USB 호스트로 전송되고, 제2 출력 인에이블 신호가 로직하이 상태이면 입력 버퍼들(411, 412)을 통해 USB 호스트로부터 USB 디바이스(30)로 데이터가 전송된다.

도 2를 다시 참조하여 본 발명의 일 실시예에 따른 USB 디바이스(30)의 동작을 설명하면 다음과 같다.

리셋 동작이 아닌 일상적인 동작의 경우, 리셋 제어부(370)는 로직하이('1')의 값을 가지는 리셋 제어 신호(DISCONNECT)를 출력한다. 리셋 제어 신호(DISCONNECT)가 '1'이므로 제1 멀티플렉서 내지 제3 멀티플렉서(MUX1~MUX3)는 입력 단자 '1'로 들어오는 데이터를 수신하여 출력한다. 이에 따라, USB 인코딩 데이터(VPOUT, VMOUT)와 제1 출력 인에이블 신호(TXEN)가 제1 내지 제3 플립플롭(361~362)을 거쳐 트랜시버(40)로 입력된다. 이 때, 제1 출력 인에이블 신호(TXEN)가 로직로우이면, 출력 버퍼들(413,414)이 동작하여 USB 인코딩 데이터(VPOUT, VMOUT)가 USB 케이블을 통하여 USB 호스트로 전송된다.

반면, 리셋 동작인 경우 리셋 제어부(370)는 '0'의 값을 가지는 리셋 제어 신호(DISCONNECT)를 출력한다. 리셋 제어 신호(DISCONNECT)가 '0'이므로 제1 멀티플렉서 내지 제3 멀티플렉서(MUX1~MUX3)는 입력 단자 '0'으로 들어오는 데이터를 수신하여 출력한다. 제1 멀티플렉서 내지 제3 멀티플렉서(MUX1~MUX3)의 입력 단자'0'으로 들어오는 데이터는 로직로우 신호 발생부(330)에서 발생된 로직로우 신호('0')이다. 이에 따라, USB 인코딩 데이터(VPOUT, VMOUT)와 제1 출력 인에이블 신호(TXEN) 대신 신호 '0'가 제1 내지 제3 플립플롭(361~363)을 거쳐 트랜시버(40)로 입력된다.

제2 출력 인에이블 신호(ENL)가 '0'이므로 USB 호스트로 데이터를 출력하는 방향으로 트랜시버(40)의 버퍼들(411~414)이 제어되고, 이 때 USB 인코딩 데이터 (VPOUT, VMOUT) 대신에 들어오는 '0' 신호들이 각각 D+, D-로 전송된다. 따라서, USB 케이블은 D+도 '0'이고 D-도 '0'인 SE0(Single Ended Zero) 상태가 되며, 이 상태가 2.5us 이상 지속되면, USB 호스트는 USB 케이블이 해제되었다고 인식하게 된다.

도 3은 본 발명의 다른 일 실시예에 따른 USB 디바이스를 나타내는 블록도이다. 이를 참조하면, 본 발명의 다른 일 실시예에 따른 USB 디바이스(60)는 USB 디코더(310), USB 인코더(320), 출력 인에이블부(340), 데이터 선택부(610), 출력 플립플롭부(360) 및 리셋 제어부(370)를 구비한다.

도 3에 도시된 USB 디바이스(60)는 데이터 선택부(610)의 구성이 도 2에 도시된 선택부(350)의 구성과 다르고 리셋 제어부(370)가 로직로우 신호 발생부(330)의 역할까지 겸하고 있다는 점에서 도 2에 도시된 USB 디바이스(30)와 차이가 있다.

도 2에 도시된 데이터 선택부(350)는 멀티플렉서들로 구성되는 반면에, 도 3에 도시된 데이터 선택부(610)는 앤드 게이트들로 구성된다.

데이터 선택부(610)는 제1 내지 제3 앤드 게이트(AND1~AND3)를 구비한다. 제제1 내지 제3 앤드 게이트(AND1~AND3) 각각의 일 입력 단자로는 리셋 제어부(370)에서 출력되는 리셋 제어 신호(DICONNECT)가 입력된다. 제1 내지 제3 앤드 게이트(AND1~AND3) 나머지 입력 단자로는 각각 USB 인코딩 데이터(VPOUT, VMOUT), 제1 출력 인에이블 신호(TXEN)가 입력된다.

리셋 제어부(370)는 USB 디바이스(30)의 리셋이 필요한 경우, 리셋 제어 신호(DISCONNECT)를 로우레벨로 활성화한다. 따라서, 데이터 선택부(610)의 제1 내지 제3 앤드 게이트(AND1~AND3)의 출력은 전부 로우레벨이 되어, 결국 USB 인코딩 데이터(VPOUT, VMOUT) 및 제1 출력 인에이블 신호(TXEN) 대신에 로우레벨 신호가 제1 내지 제3 플립플롭(361~363)을 거쳐 트랜시버(40)로 전달된다.

리셋 제어부(370)는 USB 디바이스(60)가 포함되어 있는 시스템의 마이크로 컨트롤러(CPU)의 제어를 받아 동작하는 것이 바람직하다.

도 3에 도시된 나머지 블록들은 도 2에 도시된 블록들과 기능과 구성이 동일하므로, 상세한 설명은 생략한다.

도 3을 다시 참조하여 본 발명의 다른 일 실시예에 따른 USB 디바이스(60)의 동작을 설명하면 다음과 같다.

리셋 동작이 아닌 일상적인 동작의 경우, 리셋 제어부(370)는 로직하이('1')의 값을 가지는 리셋 제어 신호(DISCONNECT)를 출력한다. 리셋 제어 신호(DISCONNECT)가 '1'이므로 제1 앤드 게이트 내지 제3 앤드 게이트(AND1~AND3)는 USB 인코딩 데이터(VPOUT), USB 인코딩 데이터(VMOUT)와 제1 출력 인에이블 신호(TXEN)를 출력한다. 이에 따라, 차동의 USB 인코딩 데이터(VPOUT, VMOUT)와 제1 출력 인에이블 신호(TXEN)가 제1 내지 제3 플립플롭(361~362)을 거쳐 트랜시버(40)로 입력된다. 이 때, 제1 출력 인에이블 신호(TXEN)가 로직로우이면, 출력 버퍼들(413,414)이 동작하여 USB 인코딩 데이터(VPOUT, VMOUT)가 USB 케이블을 통하여 USB 호스트로 전송된다.

반면, 리셋 동작인 경우 리셋 제어부(370)는 '0'의 값을 가지는 리셋 제어 신호(DISCONNECT)를 출력한다. 리셋 제어 신호(DISCONNECT)가 '0'이므로 제1 앤드 게이트 내지 제3 앤드 게이트(AND1~AND3)의 출력은 모두 '0'이 된다. 이에 따라, USB 인코딩 데이터(VPOUT, VMOUT)와 제1 출력 인에이블 신호(TXEN) 대신 신호 '0'이 제1 내지 제3 플립플롭(361~363)을 거쳐 트랜시버(40)로 입력된다.

제2 출력 인에이블 신호(ENL)가 '0'이므로 USB 호스트로 데이터를 출력하는 방향으로 트랜시버(40)의 버퍼들(411~414)이 제어되고, '0' 신호들이 각각 D+, D-로 전송된다. 따라서, USB 케이블은 D+도 '0'이고 D-도 '0'인 SE0(Single Ended Zero) 상태가 되며, 이 상태가 2.5us 이상 지속되면, USB 호스트는 USB 케이블이해제되었다고 인식하게 된다.

도 4는 도 2 및 도 3에 도시된 리셋 제어부(370)를 나타내는 블록도이다. 이를 참조하면, 리셋 제어부(370)는 타이머 레지스터(372)와 타이머(374)를 구비한다.

타이머(374)는 타이머 레지스터(372)의 설정 값에 의해 제어되어, 로직로우('0')의 리셋 제어 신호(DISCONNECT)를 발생시키는 시간, 즉 SE0를 유지시키는 시간을 조절한다. SE0를 유지시키는 시간은 리셋 동작 기간이라 할 수 있으며, 풀 스피드 USB 디바이스의 경우에는 2.5us 이상이며 이를 유지하기 위해 타이머(374)를 이용하는 것이다. 타이머(374)의 SE0 기간(period)을 설정해주기 위해 내부 레지스터의 일종인 타이머 레지스터(372)를 사용한다.

타이머 레지스터(372)는 3개의 8비트 레지스터(DISR1, DISR2, DISR3)를 두어서 다양한 기간 설정이 가능하다. 본 발명의 일 실시예에서는 타이머 레지스터(372)가 3개의 8비트 레지스터(DISR1, DISR2, DISR3)로 구성되지만, 레지스터의 수 및 비트의 수가 다양하게 변경될 수 있음은 당업자에게는 자명하다.

레지스터(DISR1)의 최상위비트(MSB)에 '1'이 기입되면, 타이머(374)가 동작을 시작한다. 즉, 레지스터(DISR1)의 비트 [7]은 타이머(374)의 동작 개시를 조절한다. 그리고, 레지스터(DISR1)의 비트들 [6:0], 레지스터(DISR2)의 비트들 [7:0] 및 레지스터(DISR3)의 비트들 [7:0]은 SE0 기간을 조절한다.

타이머(374)가 동작을 시작하여 리셋 제어 신호(DISCONNECT)를 로직로우('0')로 만들면, 리셋 동작 기간에는 타이머 레지스터(372)에 기입을 할수 없도록 하는 것이 바람직하다. 또한, 내부의 다른 레지스터나 엔드포인트 FIFO(First In First Out) 블록에 대한 기입도 방지하는 것이 바람직하다. 이를 위하여 본 발명의 USB 디바이스(30, 60)는 레지스터 기입 제어부(710)를 더 구비한다. 엔드포인트 FIFO 블록은 USB 호스트로 전송할 데이터나 USB 호스트로부터 수신된 데이터가 일시적으로 저장되는 메모리 블록이다.

도 5는 도 4에 도시된 레지스터 기입 제어부(710)를 나타내는 도면이다.

레지스터 기입 제어부(710)는 리셋 제어 신호(DISCONNECT)에 응답하여 레지스터 기입 제어 신호(REG_WRT) 및 FIFO 기입 제어 신호(FIFO_WRT)를 발생한다.

레지스터 기입 제어 신호(REG_WRT)는 리셋 제어 신호(DISCONNECT)를 레지스터 기입 신호(UC_WRT) 및 칩 선택 신호(CS)와 게이팅한 신호이다. 칩선택 신호(CS)는 USB 디바이스(30, 40)가 포함된 시스템의 CPU가 USB 디바이스(30, 40)를 선택할 때 '1'로 활성화되는 신호이고, 레지스터 기입 신호(UC_WRT)는 CPU가 USB 디바이스(30, 40)의 내부 레지스터에 데이터를 기입하고자 할 때 '1'로 활성화되는 신호이다.

레지스터 기입 제어 신호(REG_WRT)를 발생하기 위하여 레지스터 기입 제어부(710)는 두 개의 논리곱 게이트들과 하나의 플립플롭을 사용한다.

리셋 제어 신호(DISCONNECT)가 '0'일 때, 레지스터 기입 제어 신호(REG_WRT)는 항상 '0'이 된다. 그리고, 레지스터 기입 제어 신호(REG_WRT)는 '0'일 때, USB 디바이스(30, 40)의 내부 레지스터에 대한 기입이 금지된다.

따라서, 레지스터 기입 제어 신호(REG_WRT)는 리셋 제어 신호(DISCONNECT)가'0'일 때 내부 레지스터에 기입이 안 되도록 하며, 또한 타이머 레지스터(372)에도 기입이 안 되므로 본 발명의 USB 디바이스(30, 60)는 안정적으로 SE0를 유지할 수 있다.

FIFO 기입 제어 신호(FIFO_WRT)는 리셋 제어 신호(DISCONNECT)를 입력 기입 신호(IN_WRT), 출력 기입 신호(OUT_WRT)와 게이팅한 신호이다. 레지스터 기입 제어 신호(REG_WRT)를 발생하기 위하여 레지스터 기입 제어부(710)는 하나의 논리합 게이트와 하나의 낸드 게이트를 사용한다.

논리합 게이트는 입력 기입 신호(IN_WRT)와 출력 기입 신호(OUT_WRT)를 논리합한다. 출력 기입 신호(OUT_WRT)는 USB 호스트로 데이터를 전송하기 위하여 FIFO 블록에 데이터를 쓰고자 할 때 '1'로 활성화되는 신호이고, 입력 기입 신호(IN_WRT)는 USB 호스트로부터 수신된 데이터를 FIFO 블록에 쓰고자 할 때 '1'로 활성화되는 신호이다. 낸드게이트는 논리합 게이트의 출력 신호를 리셋 제어 신호(DISCONNECT)와 부정논리곱 한다. 리셋 제어 신호(DISCONNECT)가 '0'으로 활성화되면 FIFO 기입 제어 신호(FIFO_WRT)는 '1'이 된다. FIFO 기입 제어 신호(FIFO_WRT)가 '1'일 때, FIFO 블록으로의 기입이 금지된다.

따라서, 리셋 동작 동안에는 USB 디바이스(30,60)의 각각의 엔드포인트 FIFO 블록 역시 기입이 방지된다.

타이머 레지스터(372)는 상기 기술한 바와 같이 3개의 8비트 레지스터(DISR1, DISR2, DISR3)를 포함한다. 레지스터(DISR1)의 비트 [7]을 제외한레지스터(DISR1)의 비트들 [6:0], 레지스터(DISR2)의 비트들 [7:0] 및 레지스터(DISR3)의 비트들 [7:0]을 WDT_CNT[22:0]으로 표시한다.

WDT_CNT[22:0]에 원하는 SE0 기간에 해당하는 값을 기입한다. 타이머(374)는 48MHz 클럭을 사용한다. 따라서, 클럭의 한 주기는 20.833ns 이다. 이를 바탕으로 SE0 기간을 적절하게 설정하기 위한 WDT_CNT[22:0]의 설정 예가 도 6의 타이머 값에 나타나 있다. 설명의 편의상 변수 타임아웃값(TOV)을 사용한다.

WDT_CNT[22:0] 중 비트 [0]을 '1'로 설정한 경우에, 타임아웃값(TOV)은 0이다. WDT_CNT[22:0] 중 비트 [1]을 '1'로 설정한 경우에, 타임아웃값(TOV)은 1이다. 이와 동일한 방법으로, WDT_CNT[22:0] 중 비트 [22]를 '1'로 설정한 경우에, 타임아웃값(TOV)은 22이다. 타이머(374)는 클럭(48MHz) 의 N 주기배 만큼 로직로우('0')의 리셋 제어 신호를 발생한다. N은 타임아웃값(TOV)과 다음 식과 같은 관계가 있다.

따라서, 결국 타이머(374)의 동작시 N*20.833ns 만큼의 기간 동안 SE0 상태가 된다. 도 6의 테이블을 다시 참조하면, SE0 기간은 N이 2⁰⁷인 경우 2.67us, N이 2⁰⁸인 경우 5.33us 그리고, 2²⁹인 경우 11.18s 가 된다.

레지스터(DISR1) [7]은 상술한 바와 같이 타이머(374)의 동작 시점을 조절하기 위한 비트로서, '1'을 기입하면 리셋 동작이 시작된다. 그리고, 리셋 동작이 끝날 때까지는 USB 디바이스의 어느 내부 레지스터에도 값을 기입할 수 없다. 리셋 동작이 끝나면 레지스터(DISR1) [7]이 0이 되고, 그 순간부터는 USB 디바이스의 내부 레지스터에 기입이 가능해진다. 리셋 동작이 끝난 뒤에는 인터럽트(interrupt)로 CPU에 그 사실을 알려주는 것이 바람직하다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 USB 디바이스에 의하면, USB 케이블이 연결되어 있는 상태에서 USB 연결이 끊어진 상태를 구현하여 USB 호스트로 하여금 핫 플러그 앤 플러그 동작을 수행케 하는 로직회로를 포함함으로써, 별다른 하드웨어적 비용이 필요 없으며 CPU 명령어로써 리셋 동작을 구현할 수 있는 효과가 있다.

또한 본 발명의 USB 디바이스 의하면, 사용자가 손으로 스위치를 누르거나 케이블을 물리적으로 동작시키는 것이 아니라, USB 호스트가 속해 있는 PC의 프로그램에서 간단히 USB 디바이스의 리셋을 선택하거나 또는 USB 디바이스가 속해 있는 시스템에 미리 저장되어 있는 자동 프로그램에 의하여 소정의 상황이 발생할 때 자동으로 USB 디바이스의 리셋 동작을 구현할 수 있는 효과가 있다.

Claims

범용 직렬 버스(Universal Serial Bus, USB) 호스트와 USB 케이블을 통해 연결되어 상호 데이터를 주고받는 USB 디바이스에 있어서,

USB 인코딩 데이터를 출력하는 USB 인코더;

상기 USB 디바이스의 리셋이 필요한 경우, 소정의 로직레벨로 활성화되는 리셋 제어 신호를 발생하는 리셋 제어부;

상기 리셋 제어 신호에 응답하여, 입력되는 상기 USB 인코딩 데이터와 로직로우 신호 중 어느 하나를 선택하여 출력하는 데이터 출력부;

상기 로직로우 신호를 발생하여 상기 데이터 출력부로 출력하는 로직로우 신호 발생부를 구비하며,

상기 데이터 출력부는

상기 리셋 제어 신호에 응답하여, 상기 USB 인코딩 데이터와 제1 출력 인에이블 신호로 구성되는 제1 그룹 데이터 및 상기 로직로우 신호로 구성되는 제2 그룹 데이터 중 어느 한 그룹의 데이터를 출력하는 데이터 선택부;

상기 데이터 선택부로부터 수신되는 데이터를 소정의 클럭(CLK)에 맞추어 트랜시버로 전달하는 출력 플립플롭부를 구비하는 것을 특징으로 하는 USB 디바이스.
삭제
제 1항에 있어서, 상기 리셋 제어부는

상기 리셋 제어 신호가 활성화되는 시간을 조절하기 위한 타이머 레지스터;

상기 타이머 레지스터에 설정된 값에 상응하는 시간 동안에 상기 로직레벨의 상기 리셋 제어 신호를 발생하는 타이머를 구비하는 것을 특징으로 하는 USB 디바이스.
제 3항에 있어서, 상기 타이머 레지스터는

3개의 8비트 레지스터로 이루어지며, 그 중 소정의 비트는 상기 타이머의 동작 시작을 제어하는 용도로 사용되고, 나머지 비트들은 상기 타이머의 동작 시간을 조절하기 위하여 사용되는 것을 특징으로 하는 USB 디바이스.
삭제
제 1항에 있어서, 상기 데이터 선택부는

상기 리셋 제어 신호에 응답하여, 차동 신호인 상기 USB 인코딩 데이터 중의 일 데이터와 상기 로직로우 신호 중 어느 하나를 선택하여 출력하는 제 1 멀티플렉서;

상기 리셋 제어 신호에 응답하여, 상기 USB 인코딩 데이터 중의 나머지 일 데이터와 상기 로직로우 신호 중 어느 하나를 선택하여 출력하는 제 2 멀티플렉서; 및

상기 리셋 제어 신호에 응답하여, 상기 제1 출력 인에이블 신호와 상기 로직로우 신호 중 어느 하나를 선택하여 출력하는 제 3 멀티플렉서를 포함하는 것을 특징으로 하는 USB 디바이스.
제 1항에 있어서,

상기 리셋 제어 신호는 로우레벨로 활성화되는 신호이고,

상기 데이터 선택부는

차동 신호인 상기 USB 인코딩 데이터 중의 일 데이터와 상기 리셋 제어 신호를 논리곱하는 제 1 앤드 게이트;

상기 USB 인코딩 데이터 중의 나머지 일 데이터와 상기 리셋 제어 신호를 논리곱하는 제 2 앤드 게이트; 및

상기 제1 출력 인에이블 신호와 상기 리셋 제어 신호를 논리곱하는 제 3 앤드 게이트를 포함하는 것을 특징으로 하는 USB 디바이스.
제 1항에 있어서, 상기 USB 디바이스는

상기 리셋 제어 신호가 활성화되어 있는 동안에, 상기 USB 디바이스의 내부 레지스터들과 FIFO 블록으로의 기입 동작을 방지하도록 제어하는 레지스터 기입 제어부를 더 구비하는 것을 특징으로 하는 USB 디바이스.
제 1항에 있어서, 상기 USB 디바이스는

상기 USB 디바이스를 포함하는 시스템의 마이크로컨트롤러로부터 상기 USB디바이스의 리셋에 대한 제어를 받는 것을 특징으로 하는 USB 디바이스.
범용 직렬 버스(Universal Serial Bus, USB) 호스트와 USB 케이블을 통해 연결되어 상호 데이터를 주고받는 USB 디바이스에 있어서,

차동의 USB 인코딩 데이터를 발생하여 상기 USB 호스트로 전송하는 USB 인코더; 및

상기 USB 디바이스의 리셋이 필요한 경우, 로직로우 신호를 발생하여 상기 차동의 USB 인코딩 데이터 대신에 상기 로직로우 신호를 소정의 리셋 기간 동안 상기 USB 호스트로 전송함으로써 상기 USB 호스트로 하여금 플러그 앤 플레이(plugplay)기능을 수행토록 하는 리셋 제어 회로를 구비하며,

상기 리셋 제어 회로는 로직 회로로 구현되고,

상기 리셋 기간 동안에, 상기 USB 디바이스의 내부 레지스터들과 FIFO 블록으로의 기입 동작을 방지하도록 제어하는 레지스터 기입 제어부를 포함하는 것을 특징으로 하는 USB 디바이스.
제 10항에 있어서, 상기 리셋 제어 회로는

상기 리셋 기간과 상기 리셋의 시작을 제어하기 위한 타이머 레지스터; 및

상기 타이머 레지스터에 설정된 값에 따라 동작하여, 상기 로직로우 신호를 발생하는 타이머를 포함하는 것을 특징으로 하는 USB 디바이스.
삭제
제 10항에 있어서, 상기 리셋 제어 회로는

상기 USB 디바이스를 포함하는 시스템의 마이크로컨트롤러로부터 상기 USB 디바이스의 리셋에 대한 제어를 받는 것을 특징으로 하는 USB 디바이스.