CN213122983U - 基于fpga实现的片上系统 - Google Patents

Abstract

本实用新型涉及一种基于FPGA实现的片上系统，在FPGA芯片设置了微控制器、系统总线、两个以上的片内外设以及与所述片内外设一一对应的I/O接口，所述I/O接口中至少包括一个上位机接口和一个下位机接口。一方面通过在FPGA芯片上设置微控制器的多个片内外设，提高了设计灵活性，并且，通过在同一FPGA芯片上同时配置上位机接口和下位机接口，有助于系统的小型化，扩宽用户设计应用场景，同时降低成本和FPGA应用现场的实施复杂度。

Description

基于FPGA实现的片上系统

技术领域

本实用新型涉及FPGA应用领域，尤其涉及一种基于FPGA实现的片上系统。

背景技术

随着FPGA(Field Programmable Gate Array，现场可编程门阵列)技术的飞速发展，基于MCU(Micro-controller Unit，微控制器)与FPGA的片上系统(System on Chip，SoC)架构的应用越来越广泛。利用FPGA可编程的特点，该架构具有良好的扩展性，MCU能根据不同应用场景自由扩展外部设备，在移动互联网、人工智能等应用领域也具有一定需求，现已成为一个技术热点，如何充分发挥MCU和FPGA的优势，对基于FPGA的片上系统进行配置，仍然是本领域存在的技术问题。

实用新型内容

为了满足不同种类的设备连接以及数据传输需求，本实用新型提供了一种基于FPGA实现的片上系统。

本实用新型提供的基于FPGA实现的片上系统，包括FPGA芯片，所述FPGA芯片上设置有微控制器、系统总线、通过所述系统总线连接所述微控制器的两个以上的片内外设以及与所述片内外设一一对应的I/O接口，所述I/O接口中至少有一个上位机接口和一个下位机接口。

可选的，所述FPGA芯片上设置有缓存器，所述缓存器挂载在所述系统总线上。

可选的，至少一个所述片内外设为片内USB外设。

可选的，所述上位机接口为与所述片内USB外设对应的I/O接口。

可选的，至少一个所述片内外设为片内I2C外设。

可选的，至少一个所述片内外设为片内I3C外设，与所述片内I3C外设对应的I/O接口通过I3C协议传输数据。

可选的，至少一个所述片内外设为片内SPI外设。

可选的，所述下位机接口通过I2C协议、I3C协议、SPI协议中的一种连接下位机。

可选的，所述FPGA芯片上设置有只读存储器，所述只读存储器挂载在所述系统总线上。

可选的，所述系统总线包括AHB总线、APB总线、wishbone总线以及avalon总线中的至少一种。

本实用新型提供的基于FPGA实现的片上系统，在FPGA芯片上设置了微控制器、系统总线、通过所述系统总线连接所述微控制器的多个片内外设以及与所述片内外设一一对应的I/O接口，所述I/O接口中至少包括一个上位机接口和一个下位机接口。一方面通过在FPGA芯片上设置微控制器的多个片内外设，提高了设计灵活性，并且，通过在同一FPGA芯片上同时配置上位机接口和下位机接口，有助于系统的小型化，扩宽用户设计应用场景，同时降低成本和FPGA应用现场的实施复杂度。

附图说明

图1是本实用新型实施例的基于FPGA实现的片上系统的结构示意图。

附图标记说明：

10-微控制器；20-系统总线；31-片内USB外设；32-片内I2C外设； 33-片内I3C外设；34-片内SPI外设；40-缓存器；50-只读存储器。

具体实施方式

以下结合附图和具体实施例对本实用新型的基于FPGA实现的片上系统作进一步详细说明。根据下面的说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

本领域存在通过各种通信协议进行信号控制和数据传输的需求，所述通信协议包括USB(Universal Serial Bus，通用串行总线)接口协议、I2C 总线协议、I3C总线协议、SPI(Serial Peripheral Interface，串行外设接口) 协议等，不同通信协议具有各自的优势。本实用新型为了满足不同种类的设备连接以及数据传输需求，提供了一种基于FPGA实现的片上系统。

图1是本实用新型实施例的基于FPGA实现的片上系统的结构示意图。参见图1，本实用新型实施例中，一种基于FPGA实现的片上系统包括FPGA 芯片，所述FPGA芯片上设置有微控制器10(MCU)、系统总线20、通过所述系统总线20连接所述微控制器10的两个以上的片内外设以及与所述片内外设一一对应的I/O接口(即配置为具有输入和/或输出功能的接口)，各个所述片内外设均由FPGA硬件资源实现，所述I/O接口中至少有一个上位机接口和一个下位机接口。在此，所述I/O接口物理上体现为 FPGA芯片上满足输入输出规则的引脚。所述上位机接口和所述下位机接口采用的可以是相同或者不同的通信协议。

可选方案中，所述FPGA芯片上可设置有缓存器40，所述缓存器40 挂载在所述系统总线20上，从而所述微控制器10可以通过系统总线20控制所述缓存器40，以进行数据的存入以及读取。缓存器40可以由FPGA 硬件资源中的块随机存储器实现。缓存器40的大小、初值等信息可以在用户设置片内外设的通道数目、输入输出(I/O)属性时进行配置。

所述系统总线20可以采用AHB(Advanced High Performance Bus)总线，以连接高速外设。但不限于此，在另外的实施例中，所述系统总线20 可以包括AHB总线、APB总线、wishbone总线(简称WB总线)以及avalon 总线中的至少一种。

利用FPGA固有的可编程性，所述FPGA芯片上的片内外设可以根据需要设置。由于USB接口协议具有数据传输速率高、即插即用、支持热插拔等优点，被广泛的应用在个人电脑、数码相机、图像设备等各类设备，现已几乎成为信号控制、数据传输时采用的一种必备接口。如图1所示，一实施例中，至少一个所述片内外设为片内USB外设31，所述片内USB 外设31在所述微控制器10的控制下接收来自与对应的I/O接口连接的USB 设备的数据并发送到所述缓存器40，以及在所述微控制器10的控制下将所述缓存器40的指定数据按照USB协议发送给所述USB设备。考虑到 USB接口的应用，可以将与所述片内USB外设31对应的I/O接口作为所述上位机接口。所述上位机接口用来连接上位机，所述上位机指的是在信号控制以及数据传输时发送读写指令的一方，例如可以是台式电脑或者工控机。所述FPGA芯片上的FPGA硬件资源可包括LCB(Logical Control Block，逻辑控制区块，如查找表、加法器、寄存器、多路选择器等)、时钟网络资源、时钟处理单元、块随机存储器(Block RAM)、DSP核和接口资源等。

所述片内USB外设31具体可以包括USB控制器(图1未示出)，所述USB控制器通过系统总线20连接所述微控制器10，从而所述微控制器 10可以通过系统总线20控制所述USB控制器，所述USB控制器可以按照 USB协议从上位机获得数据，将数据发送至所述缓存器40，并且，在微控制器10的控制下，所述USB控制器可以从缓存器40获取数据并按照USB 协议发送给所述上位机。所述USB控制器可以采用USB phy芯片或者利用FPGA芯片已公开的内核资源实现。

上述USB控制器进一步可包括USB数据识别单元，所述USB数据识别单元311用于对从上位机接收到的数据进行协议解析，识别出USB协议信息和有效数据，所述USB数据识别单元311可以通过本领域公开的协议分析方法实现(如中国专利CN109656862A公开的USB协议分析方法)或者内嵌的USB phy芯片实现，所述USB phy芯片采用方便购买的型号即可。所述USB控制器可以在微控制器10的控制下将所述有效数据发送至缓存器40，以及在所述微控制器10的控制下将缓存器40中的指定数据(根据所述微控制器发送的地址信号确定哪些是指定数据)发送至与对应I/O接口连接的USB设备(该USB设备例如为上位机)。所述FPGA芯片可以配置有不止一个上述片内USB外设31。

本实用新型实施例基于FPGA实现的片上系统中，所述下位机接口可以采用非USB接口。一实施例中，所述下位机接口通过I2C协议、I3C协议、SPI协议中的一种连接下位机(图1中为示例，以片内SPI外设连接的 SPI设备作为下位机)。此处下位机指的是在信号控制以及数据传输时接收读写指令的一方，用于接收和反馈上位机的指令，并且根据指令控制机器执行动作以及从机器传感器读取数据，例如可以是PLC，stm32等各类可编程芯片。I2C(Inter-Integrated Circuit，也可缩写为I²C)总线是微电子通信控制领域广泛采用的一种总线标准。MIPI联盟提出的I3C(Improved Inter Integrated Circuit，也可缩写为I³C)标准规范具有允许从设备启动带内中断，支持热接入、动态寻址、向后兼容I2C等特性。SPI是串行外设接口(Serial Peripheral Interface)的缩写，它是一种高速、全双工、同步的四线通信总线。

如图1所示，一实施例中，至少一个所述片内外设为片内I2C外设32，所述片内I2C外设32在所述微控制器10的控制下接收来自与对应的I/O 接口连接的I2C设备(未示出)的数据，并通过系统总线20发送到所述缓存器40，以及在所述微控制器10的控制下通过I2C总线协议将所述缓存器40的数据发送给所述I2C设备。与所述片内I2C外设对应的I/O接口通过I2C协议传输数据。

与I2C协议对应的I2C总线包含数据线SDA和时钟线SCL，二者均是双向的，片内I2C外设21对应的I/O接口占用FPGA芯片的两个引脚。微控制器10作为I2C总线的控制，控制I2C总线上的数据通信。

如图1所示，一实施例中，至少一个所述片内外设为片内I3C外设33，与所述片内I3C外设33对应的I/O接口通过I3C协议传输数据。所述片内 I3C外设33可以在所述微控制器10的控制下接收来自与对应的I/O接口连接的I3C设备(未示出)的数据，并通过系统总线20发送到所述缓存器 40，以及在所述微控制器10的控制下通过I3C总线协议将所述缓存器40 的数据发送给所述I3C设备。与所述片内I3C外设对应的I/O接口通过I3C 协议传输数据。

如图1所示，一实施例中，至少一个所述片内外设为片内SPI外设34，所述片内SPI外设34在所述微控制器10的控制下接收来自与对应的I/O 接口连接的SPI设备的数据，并通过系统总线20发送到所述缓存器40，以及在所述微控制器10的控制下通过SPI协议将所述缓存器40的数据发送给所述SPI设备。与所述片内SPI外设对应的I/O接口通过I3C协议传输数据。片内SPI外设34的输出支持8bit、16bit、32bit等数据格式，需要占用四个FPGA芯片的引脚。

上述片内USB外设31、片内I2C外设32、片内I3C外设33以及片内 SPI外设34可以采用FPGA芯片上的通用硬件资源(如FPGA的四位查找表、D类型触发器等)实现，具体可以采用本领域已公开的外设接口设计。

参见图1，本实用新型实施例基于FPGA实现的片上系统中，所述FPGA 芯片上还可设置有只读存储器50，所述只读存储器50挂载在所述系统总线上，从而可以由微控制器10读取。所述只读存储器50可以利用FPGA 的内核资源实现，也可以由嵌设于所述FPGA芯片中的闪存实现。此外，所述FPGA芯片上还可以设置有供所述片上系统的组件共用的时钟电路以及复位电路，所述时钟电路和复位电路通过连接所述微控制器10，可以为所述微控制器10提供时钟信号、上电复位信号以及系统复位信号。

本实用新型实施例的基于FPGA实现的片上系统，一方面配置了两个以上片内外设，使得设计灵活性高，并且，通过在同一FPGA芯片上同时配置上位机接口和下位机接口，有助于系统的小型化，方便分别依照上位机和下位机之间进行通信交互，扩宽用户设计应用场景，同时降低成本和 FPGA应用现场的实施复杂度。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型权利范围的任何限定，任何本领域技术人员在不脱离本实用新型的精神和范围内，都可以利用上述揭示的方法和技术内容对本实用新型技术方案做出可能的变动和修改，因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本实用新型技术方案的保护范围。

Claims (10)

1.一种基于FPGA实现的片上系统，其特征在于，包括FPGA芯片，所述FPGA芯片上设置有微控制器、系统总线、通过所述系统总线连接所述微控制器的两个以上的片内外设以及与所述片内外设一一对应的I/O接口，所述I/O接口中至少有一个上位机接口和一个下位机接口。

2.如权利要求1所述的片上系统，其特征在于，所述FPGA芯片上设置有缓存器，所述缓存器挂载在所述系统总线上。

3.如权利要求2所述的片上系统，其特征在于，至少一个所述片内外设为片内USB外设。

4.如权利要求3所述的片上系统，其特征在于，所述上位机接口为与所述片内USB外设对应的I/O接口。

5.如权利要求2所述的片上系统，其特征在于，至少一个所述片内外设为片内I2C外设。

6.如权利要求2所述的片上系统，其特征在于，至少一个所述片内外设为片内I3C外设。

7.如权利要求2所述的片上系统，其特征在于，至少一个所述片内外设为片内SPI外设。

8.如权利要求1所述的片上系统，其特征在于，所述下位机接口通过I2C协议、I3C协议、SPI协议中的一种连接下位机。

9.如权利要求1所述的片上系统，其特征在于，所述FPGA芯片上设置有只读存储器，所述只读存储器挂载在所述系统总线上。

10.如权利要求1所述的片上系统，其特征在于，所述系统总线包括AHB总线、APB总线、wishbone总线以及avalon总线中的至少一种。

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