CN112256616B - 支持usb和gpio转换的系统级芯片及通信方法 - Google Patents

Abstract

本发明涉及一种支持USB和GPIO转换的系统级芯片及一种通信方法。所述系统级芯片集成有MCU模块、FPGA模块、总线系统、USB接口以及GPIO接口，所述USB接口和GPIO接口均利用FPGA模块的硬件逻辑资源配置，所述系统级芯片还具有连接USB接口和GPIO接口的桥接系统，用于在MCU模块的控制下实现USB接口和GPIO接口之间的数据格式转换。所述系统级芯片兼顾MCU和FPGA的功能和优势，有助于满足多样化的系统功能性要求，并且，通过设置所述桥接系统，避免了使用USB转GPIO专用控制芯片产生的设计复杂性，使用户设计更为灵活，并且成本较低。所述方法采用上述系统级芯片进行通信。

Description

支持USB和GPIO转换的系统级芯片及通信方法

技术领域

本发明涉及FPGA应用领域，尤其涉及一种支持USB和GPIO转换的系统级芯片及一种通信方法。

背景技术

传统FPGA(Field Programmable GateArray，现场可编程门阵列)和CPU(中央处理器)分立器件的功能和性能越来越难以满足日益庞大、多样化的数据处理需求，为了满足性能、可扩展以及集成的要求，业界提出了综合FPGA和CPU优势的基于FPGA和MCU(Micro-controller Unit，微控制器)实现的系统级芯片(SoC，也称为片上系统)架构。MCU(微控制器)通常侧重于I/O接口的数量和可编程存储器的大小，适用于大量的输入输出(I/O)操作的场合，但其处理能力和I/O资源有限；FPGA有着丰富的I/O资源，以其固有的可编程性和并行处理的特点十分适合于中高端的控制系统应用。MCU如何利用FPGA的I/O资源以及处理优势已成为一个技术热点。

对于基于FPGA和MCU设计的系统级芯片，为了与不同种类的外部设备连接，所述系统级芯片需要配置不同类型的接口，但是，如果需要在不同接口的外部设备之间建立连接，目前的设计需要配置专用的转接口控制器(或控制芯片)实现，成本高，而且限制了用户设计的灵活度。

发明内容

本发明提出了一种支持USB和GPIO转换的系统级芯片，可以优化系统级芯片性能，降低成本，同时避免使用专用控制芯片导致的设计复杂性。本发明另外提出一种通信方法，采用了所述支持USB和GPIO转换的系统级芯片。

本发明提出的支持USB和GPIO转换的系统级芯片，所述系统级芯片集成有MCU模块、FPGA模块、总线系统、USB接口以及GPIO接口，所述USB接口和所述GPIO接口均利用所述FPGA模块的硬件逻辑资源配置，所述系统级芯片还具有桥接系统，所述桥接系统连接所述USB接口和GPIO接口，用于在所述MCU模块的控制下，实现所述USB接口和所述GPIO接口之间的数据格式转换。

可选的，所述MCU模块通过所述总线系统连接所述桥接系统，并通过所述桥接系统分时控制所述USB接口和所述GPIO接口，以分别获取USB串行数据和GPIO并行数据，所述MCU模块还通过所述桥接系统向所述USB接口或所述GPIO接口发送所述总线系统上传输的数据。

可选的，所述桥接系统包括：

第一编解码单元，所述第一编解码单元用于对来自所述USB接口的USB串行数据进行解码并发送至所述总线系统，以及对所述总线系统上的数据编码后发送给所述USB接口。

可选的，所述桥接系统包括：

第二编解码单元，所述第二编解码单元用于对来自所述GPIO接口的GPIO并行数据进行解码并发送至所述总线系统，以及对所述总线系统上的数据编码后发送给所述GPIO接口。

可选的，所述桥接系统还包括：

并串/串并转换单元，所述并串/串并转换单元用于对发送给所述USB接口的数据进行并行转串行转换，以及对发送给所述GPIO接口的数据进行串行转并行的转换。

可选的，所述系统级芯片采用所述FPGA模块中的IP核来实现所述USB接口。

可选的，所述系统级芯片采用了所述FPGA模块中的输入输出缓存器来实现所述GPIO接口。

可选的，所述系统级芯片还包括存储系统，所述存储系统包括只读存储器和随机存取存储器，所述只读存储器采用所述FPGA模块中的IP核来实现，所述随机存取存储器采用所述FPGA模块中的块存储器来实现。

可选的，所述系统级芯片还包括利用所述FPGA模块的资源实现的时钟和复位系统，所述时钟和复位系统由所述MCU模块和所述FPGA模块共享。

一方面，本发明提供一种通信方法，采用上述系统级芯片，其中，所述USB接口用于连接上位机，所述GPIO接口用于连接下位机，所述通信方法包括以下步骤：

所述上位机通过所述USB接口向所述MCU模块发送读写请求；

所述MCU模块通过所述USB接口接收所述读写请求，并判断所述上位机要求读数据还是写数据，然后控制所述桥接系统、所述USB接口以及所述GPIO接口的工作，以实现所述USB接口和所述GPIO接口之间的数据交互；

其中，若所述上位机要求读数据，则所述MCU模块控制所述GPIO接口，通过所述GPIO接口获取所述下位机的GPIO并行数据、经所述桥接系统处理后在所述总线系统上传输，然后所述MCU模块控制所述USB接口，使所述总线系统上传输的数据经所述桥接系统和所述USB接口处理为USB串行数据并发送给所述上位机；

若所述上位机要求写数据，则所述MCU模块控制所述USB接口，通过所述USB接口获取所述上位机的USB串行数据、经所述桥接系统处理后在所述总线系统上传输，然后所述MCU模块控制所述GPIO接口，使所述总线系统上传输的数据经所述桥接系统和所述GPIO接口处理为GPIO并行数据并发送给所述下位机。

本发明提供的支持USB和GPIO转换的系统级芯片，集成有MCU模块、FPGA模块、总线系统、USB接口以及GPIO接口，所述USB接口和所述GPIO接口均利用所述FPGA模块的硬件逻辑资源配置，所述系统级芯片还具有桥接系统，所述桥接系统连接所述USB接口和GPIO接口，用于在所述MCU模块的控制下，实现所述USB接口和所述GPIO接口之间的数据格式转换。所述系统级芯片一方面利用FPGA模块配置USB接口和GPIO接口，可以兼顾MCU和FPGA的功能和优势，有助于满足多样化的系统功能性要求，优化片上系统架构。并且，通过设置所述桥接系统，避免了使用USB转GPIO专用控制芯片产生的设计复杂性，使用户设计更为灵活，并且成本较低。

本发明提供的采用上述系统级芯片的通信方法，可实现连接USB接口的上位机和连接GPIO接口的下位机之间的数据传输，扩宽了应用场景，并且，由于避免了使用USB转GPIO专用控制芯片带来的设计复杂性，有助于提升软硬件互联的接口性能、降低系统功耗、提升系统性能。

附图说明

图1是本发明实施例的支持USB和GPIO转换的系统级芯片的架构示意图。

图2是本发明实施例的桥接系统的连接示意图。

图3是本发明实施例的系统级芯片中MCU模块与存储系统的信号连接示意图。

图4是本发明实施例的通信方法的流程示意图。

附图标记说明：

10-MCU模块；20-FPGA模块；30-总线系统；40-USB接口；50-GPIO接口；60-存储系统；61-只读存储器；62-随机存取存储器；70-时钟和复位系统；100-桥接系统。

具体实施方式

以下结合附图和具体实施例对本发明的支持USB和GPIO转换的系统级芯片及通信方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明实施例涉及一种支持USB(通用串行总线)和GPIO(通用输入/输出端口)转换的系统级芯片。图1是本发明实施例的支持USB和GPIO转换的系统级芯片的架构示意图。参见图1，本发明实施例的系统级芯片主要基于MCU(微控制器)和FPGA(现场可编程门阵列)配置，具体集成有MCU模块10、FPGA模块20、总线系统30、USB接口40以及GPIO接口50，所述USB接口40和所述GPIO接口50均利用所述FPGA模块20的硬件逻辑资源配置，所述系统级芯片还具有桥接系统100，所述桥接系统100连接所述USB接口40和GPIO接口50，用于在所述MCU模块10的控制下，实现所述USB接口40和所述GPIO接口50之间的数据格式转换。

本发明实施例中，所述USB接口40以及GPIO接口50可看作MCU模块10的片内外设，利用FPGA模块20的硬件逻辑资源配置USB接口40和GPIO接口50，充分利用了FPGA可提供丰富I/O资源、固有的可编程性和并行处理的的特点，有助于满足多样化的系统功能性要求。FPGA模块20的硬件逻辑资源主要包括可编程的LCB(Logical Control Block，逻辑控制区块，如查找表、加法器、寄存器、多路选择器等)、时钟网络资源、时钟处理单元、块随机存储器(Block RAM)、DSP(数字信号处理)核和接口资源等。

上述系统级芯片中，MCU模块10和FPGA模块20集成在同一芯片上，该芯片可以制造为FPGA芯片，所述MCU模块10嵌设在FPGA芯片中。MCU模块10包括MCU内核，MCU内核用于执行软件层面的指令，控制系统各组件工作。所述MCU模块10还可以包括一些外围组件，如闪存。FPGA芯片的物理引脚可以作为所述系统级芯片与外部设备的输入输出端口。也即，USB接口40可以通过FPGA模块20的资源连接至系统级芯片的输入输出端口。所述系统级芯片可以采用所述FPGA模块20硬件逻辑资源中的IP(知识产权)核来实现所述USB接口40，以及采用所述FPGA模块20硬件逻辑资源中的输入输出缓存器来实现所述GPIO接口50。在用于数据通信时，所述USB接口40和所述GPIO接口50中的一个可以连接上位机，而另一个连接下位机。作为示例，一实施例中，利用所述USB接口40来连接上位机，此处上位机指的是通信连接关系中的控制端，也称为主机，例如为一工控机或者个人计算机等，所述GPIO接口50被用来连接下位机，此处下位机指的是通信连接关系中的受控端，也称为从机，例如为PLC(可编程逻辑控制器)、stm32等各类可编程器件。用户可根据需求选择配置所述USB接口40和GPIO接口50的属性、个数、工作模式等，以满足不同的应用场景。

为了降低成本以及提高设计灵活性，本发明实施例的系统级芯片不采用专用控制芯片实现USB接口40和GPIO接口50两个接口之间的转换，而是在系统级芯片中配置了桥接系统100。本发明实施例中，所述桥接系统100分别与所述USB接口40和所述GPIO接口50连接，用于在所述MCU模块10的控制下，实现所述USB接口40和所述GPIO接口50之间的数据格式转换。以便于实现USB接口40和所述GPIO接口50之间的片内数据传输。

参见图1，所述系统级芯片还可设置有总线系统30，所述总线系统30可以包括多条内部总线，MCU模块10和FPGA模块20可以通过总线系统30交互。本发明实施例中，MCU模块10可通过所述总线系统30与所述桥接系统100连接。本发明实施例中，上述总线系统30中的内部总线可以采用先进高性能总线(Advanced High Performance Bus，AHB)，以连接高速外设。但不限于此，在另外的实施例中，所述总线系统30还可以采用wishbone总线(简称WB总线)以及avalon总线等。

图2是本发明实施例的MCU模块及外设接口的示意图。参见图1和图2，一实施例中，所述USB接口40和所述GPIO接口50均为MCU模块10的外设接口。所述MCU模块10通过所述总线系统30连接所述桥接系统100，并通过所述桥接系统100分时控制所述USB接口40和所述GPIO接口50，以分别获取USB串行数据和GPIO并行数据，所述MCU模块10还通过所述桥接系统100向所述USB接口40或所述GPIO接口50发送所述总线系统30上传输的数据。

可选方案中，所述桥接系统100主要通过MCU模块10的软件层面的设计来实现，所述桥接系统100进一步可包括以下组成单元中的至少一个：

第一编解码单元，所述第一编解码单元用于对来自所述USB接口40的USB串行数据进行解码并发送至所述总线系统30，以及对所述总线系统30上的数据编码后发送给所述USB接口30；

第二编解码单元，所述第二编解码单元用于对来自所述GPIO接口50的GPIO并行数据进行解码并发送至所述总线系统30，以及对所述总线系统30上的数据编码后发送给所述GPIO接口50；

并串/串并转换单元，所述并串/串并转换单元用于对所述总线系统30上要发送给所述USB接口40的数据进行并行转串行转换，以及对所述总线系统30上要发送给所述GPIO接口50的数据进行串行转并行的转换。

参见图1，上述系统级芯片还可设置有存储系统60，并且，所述存储系统60可包括分别挂载于所述总线系统30上的只读存储器61(ROM)和随机存取存储器62(RAM)，并且，所述只读存储器61和随机存取存储器62均可以由FPGA模块20的硬件逻辑资源实现。具体的，所述只读存储器61可采用所述FPGA模块20的IP核来实现，用于在MCU模块10的控制下进行数据和指令的访问。所述随机存取存储器62可采用所述FPGA模块20中的块随机存储器来实现，用于数据的交互、数据解码等。只读存储器61和随机存取存储器62的大小、初值等信息可以在用户设置MCU模块10的外设通道数目、I/O属性时自动进行配置。

为了满足不同应用场合的时钟和复位需求，以及充分利用FPGA模块20的资源，参见图1，本发明实施例中，所述系统级芯片还可设置有利用所述FPGA模块20的资源配置的时钟和复位系统70，所述时钟和复位系统70由所述MCU模块10和所述FPGA模块20共享。所述时钟和复位系统70具体可包括在FPGA模块20内设置的时钟电路，在工作时，由振荡器提供的时钟信号输入所述时钟电路，并输出系统时钟信号提供给MCU模块10。所述振荡器可采用外部振荡器或FPGA内部振荡器。所述时钟和复位系统70还包括设置于FPGA模块20上的全局复位系统，可用来为MCU模块10提供上电复位信号和系统复位信号。

图3是本发明实施例的系统级芯片中MCU模块与存储系统的信号连接示意图。参见图3，本发明实施例中，上述只读存储器61可包括多个端子，分别为：时钟信号、复位信号、地址信号、使能信号、外部应答信号、用户选择信号、总线应答信号以及预备输出信号，分别与MCU模块10的系统时钟信号、系统复位信号、地址信号、使能信号、外部应答信号、用户选择信号、总线应答信号以及预备输出信号端子耦接，并且，所述只读存储器61的时钟信号和复位信号端子还分别耦接至上述随机存取存储器62的时钟信号和复位信号端子，所述随机存取存储器62的地址信号、读写使能信号、数据信号、片选信号以及输出数据端子分别耦接至MCU模块10的地址信号、读写使能信号、数据信号、片选信号以及输出数据端子。利用FPGA模块20，用户可以对存储系统的容量和地址进行动态的分配，充分利用了FPGA的扩展性和易用性，亦提高了系统级芯片使用存储资源的灵活性。

上述系统级芯片集成设置了MCU模块10以及FPGA模块20，可以兼顾二者的功能和优势，具有设计灵活、使用简便的优势，有助于提升软硬件互联的接口性能、降低系统功耗、提升系统性能，降低成本，并且，所述系统级芯片通过上述桥接系统，可以实现USB接口端和GPIO接口端之间的数据格式转换，便于数据传输，避免了使用专用控制芯片产生的设计复杂性，使设计更为灵活。

本发明实施例还包括一种采用上述支持USB和GPIO转换的系统级芯片的通信方法。图4是本发明实施例的通信方法的流程示意图。参见图1至图4，本发明实施例的通信方法利用所述USB接口40连接上位机，利用所述GPIO接口50连接下位机，所述通信方法具体包括以下步骤：

第一步骤S1：所述上位机通过所述USB接口40向所述MCU模块10发送读写请求；

第二步骤S2：所述MCU模块10接收所述读写请求，并判断所述上位机要求的是读数据还是写数据，然后控制所述桥接系统100、所述USB接口40以及所述GPIO接口50的工作，实现所述USB接口40和所述GPIO接口50之间的数据交互；

其中，若所述上位机要求读数据，则所述MCU模块10控制所述GPIO接口50，通过所述GPIO接口50获取所述下位机的GPIO并行数据、经所述桥接系统100处理后在所述总线系统30上传输，然后所述MCU模块10控制所述USB接口40，使所述总线系统30上传输的数据经所述桥接系统100和所述USB接口40处理为USB串行数据并发送给所述上位机；

若所述上位机要求写数据，则所述MCU模块10控制所述USB接口40，通过所述USB接口40获取所述上位机的USB串行数据、经所述桥接系统100处理后在所述总线系统30上传输，然后所述MCU模块10控制所述GPIO接口50，使所述总线系统30上传输的数据经所述桥接系统100和所述GPIO接口50处理为GPIO并行数据并发送给所述上位机。

上述通信方法中，MCU模块10通过总线系统30连接到桥接系统100，桥接系统100然后分别连接到USB接口40和GPIO接口50(二者都设置在FPGA一侧)。其中USB接口40包括利用FPGA模块20的硬件逻辑资源实现的USB控制器，所述USB控制器在MCU模块10的控制下，用来完成总线数据和USB串行数据之间的映射，GPIO接口50包括利用FPGA模块20的硬件逻辑资源实现的GPIO控制器，所述GPIO控制器在MCU模块10的控制下，用来完成总线数据和GPIO并行数据之间的映射。

结合图1至图4，所述USB端口40接收/发送的数据为串行数据，所述GPIO端口50接收/发送的数据为并行数据。在进行数据传输的过程中，所述桥接系统100可利用第一编解码单元对由所述USB端口40映射至所述总线系统30的串行数据进行解码，利用并串/串并转换单元对要从总线系统30映射至所述USB端口40的并行数据进行并行转串行的转换，还利用所述第一编解码单元对要从总线系统30映射至所述USB端口40的串行数据进行编码。在进行数据传输的过程中，所述桥接系统100可利用第二编解码单元对由所述GPIO端口50映射至所述总线系统30的并行数据进行解码，利用并串/串并转换单元对要从总线系统30映射至所述GPIO端口50的串行数据进行串行转并行的转换，还利用所述第二编解码单元对要从总线系统30映射至所述GPIO端口50的并行数据进行编码。

上述数据传输方法，可以在需要进行USB和GPIO转换的应用场景使用，扩宽了应用场景，由于避免了使用USB转GPIO专用控制芯片带来的设计复杂性，有助于降低系统功耗、提升系统性能。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (9)

1.一种支持USB和GPIO转换的系统级芯片，其特征在于，所述系统级芯片集成有MCU模块、FPGA模块、总线系统、USB接口以及GPIO接口，所述USB接口和所述GPIO接口均利用所述FPGA模块的硬件逻辑资源配置，所述系统级芯片还具有桥接系统，所述桥接系统连接所述USB接口和GPIO接口，用于在所述MCU模块的控制下，实现所述USB接口和所述GPIO接口之间的数据格式转换；

所述MCU模块被配置为：通过所述USB接口接收上位机下发的数据请求，并基于所述数据请求控制所述USB接口、所述GPIO接口以及所述桥接系统工作，实现所述USB接口连接的上位机和所述GPIO接口连接的下位机之间的数据交互；

所述MCU模块通过所述总线系统连接所述桥接系统，并通过所述桥接系统分时控制所述USB接口和所述GPIO接口，以分别获取USB串行数据和GPIO并行数据，所述MCU模块还通过所述桥接系统向所述USB接口或所述GPIO接口发送所述总线系统上传输的数据。

2.如权利要求1所述的系统级芯片，其特征在于，所述桥接系统包括：

第一编解码单元，所述第一编解码单元用于对来自所述USB接口的USB串行数据进行解码并发送至所述总线系统，以及对所述总线系统上的数据编码后发送给所述USB接口。

3.如权利要求1所述的系统级芯片，其特征在于，所述桥接系统包括：

第二编解码单元，所述第二编解码单元用于对来自所述GPIO接口的GPIO并行数据进行解码并发送至所述总线系统，以及对所述总线系统上的数据编码后发送给所述GPIO接口。

4.如权利要求1所述的系统级芯片，其特征在于，所述桥接系统包括：

并串/串并转换单元，所述并串/串并转换单元用于对所述总线系统上要发送给所述USB接口的数据进行并行转串行转换，以及对所述总线系统上要发送给所述GPIO接口的数据进行串行转并行的转换。

5.如权利要求1所述的系统级芯片，其特征在于，所述系统级芯片采用所述FPGA模块的IP核来实现所述USB接口。

6.如权利要求1所述的系统级芯片，其特征在于，所述系统级芯片采用所述FPGA模块的输入输出缓存器来实现所述GPIO接口。

7.如权利要求1所述的系统级芯片，其特征在于，所述系统级芯片还包括存储系统，所述存储系统包括只读存储器和随机存取存储器，所述只读存储器采用所述FPGA模块的IP核来实现，所述随机存取存储器采用所述FPGA模块的块随机存储器来实现。

8.如权利要求1所述的系统级芯片，其特征在于，所述系统级芯片还包括利用所述FPGA模块的资源实现的时钟和复位系统，所述时钟和复位系统由所述MCU模块和所述FPGA模块共享。

9.一种通信方法，其特征在于，采用如权利要求1至8任一项所述的系统级芯片，其中，所述USB接口用于连接上位机，所述GPIO接口用于连接下位机，所述通信方法包括以下步骤：

所述上位机通过所述USB接口向所述MCU模块发送读写请求；

所述MCU模块通过所述USB接口接收所述读写请求，并判断所述上位机要求读数据还是写数据，然后控制所述桥接系统、所述USB接口以及所述GPIO接口的工作，以实现所述USB接口和所述GPIO接口之间的数据交互；

其中，若所述上位机要求读数据，则所述MCU模块控制所述GPIO接口，通过所述GPIO接口获取所述下位机的GPIO并行数据、经所述桥接系统处理后在所述总线系统上传输，然后所述MCU模块控制所述USB接口，使所述总线系统上传输的数据经所述桥接系统和所述USB接口处理为USB串行数据并发送给所述上位机；

若所述上位机要求写数据，则所述MCU模块控制所述USB接口，通过所述USB接口获取所述上位机的USB串行数据、经所述桥接系统处理后在所述总线系统上传输，然后所述MCU模块控制所述GPIO接口，使所述总线系统上传输的数据经所述桥接系统和所述GPIO接口处理为GPIO并行数据并发送给所述下位机。

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