JPS63123218A - タイマ／カウンタ回路 - Google Patents

タイマ／カウンタ回路

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JPS63123218A
JPS63123218A JP61270144A JP27014486A JPS63123218A JP S63123218 A JPS63123218 A JP S63123218A JP 61270144 A JP61270144 A JP 61270144A JP 27014486 A JP27014486 A JP 27014486A JP S63123218 A JPS63123218 A JP S63123218A
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秋田　育子
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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  • General Physics & Mathematics (AREA)
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  • Programmable Controllers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はタイマ／カウンタ回路に係わり、特にワンチッ
プマイクロコンピュータ等に内蔵されるタイマ／カウン
タ回路に関する。
［従来の技術］ 一般的にタイマ／カウンタ回路は内部または外部で発生
したクロック信号に応答してカウンタ内のカウント値を
インクリメントし、順次インクリメントされるカウント
値をタイマ・レジスタに予め記憶させである値と比較す
る。タイマ／カウンタ回路はこれらの２つの値が一致す
ると割り込み信号を発生してこれを外部に供給すると共
に、カウンタ内のカウント値をクリアし、再びＯＯＨか
らカウント動作を再開する。また、上記タイマ／カウン
タ回路は予め指定されているトリガ人力の発生したタイ
ミングでカウンタ内のカウント値をタイマ・レジスタに
取り込みこれを保持するキャプチャ動作もおこなうこと
ができる。したがって、上記クロック信号として一定周
期の信号を用いると、カウント値とタイマ・レジスタの
記憶内容とが一致した時発生する割り込み信号は、タイ
マ・レジスタの記憶内容に基づき定まる時間間隔毎に発
生するので、タイマ・レジスタに所望の時間間隔に対応
する値を記憶させることにより本回路をタイマとして機
能させることができる。また、タイマ／カウンタ回路に
外部信号をクロック信号として供給すると、カウンタの
カウント値は外部信号のパルス数を表すことになり、タ
イマ／カウンタ回路を外部の事象を計数するイベントカ
ウンタとして機能させることもできる。さらに、タイマ
／カウンタ回路をタイマとして機能させつつ外部信号を
トリガ人力させてそのときのカウント値をタイマ・レジ
スタに取り込むキャプチャ動作をさせると、そのカウン
ト値に基づき外部信号の発生間隔を測定することができ
、該外部信号を出力する外部機器の動作速度や位置を知
ることもてきる。
このように、タイマ／カウンタ回路は、クロック信号を
適宜選択し、また、比較動作やキャプチャ動作を制御す
ることにより様々な機能を実現することができ、しかも
マイクロコンピュータのプログラム処理と並列にリアル
タイムで実行できるので、ワンチップマイクロコンピュ
ータにおいては重要な周辺回路として位置づけられてい
る。
例えば、マイクロコンピュータを使用したプリンタ機器
では、ヘッドの移動に用いられるステップモータのコイ
ルに供給される磁界の位相を段階的に変化させるための
インターバルタイマ、また印字ヘッドの位置を判断する
ための位置カウンタ、さらに、印字時の印字ソレノイド
への通電時間の制御に用いるワンショットタイマなどに
使用されている。このように、近年、マイクロコンピュ
ータに多数のタイマ／カウンタを内蔵させる要求が高ま
っている。
次に、従来のタイマ／カウンタの動作を第２図を参照し
つつ説明する。まず、タイマ・レジスタ・モード制御部
１７にデータを設定してタイマ・レジスタ１５の動作を
指定し、タイマ・レジスタ１５にカウント値を設定する
。例えば、タイマ・レジスタ１５の動作をコンベア動作
に指定した場合を考える。カウンタ制御部１６にデータ
を設定してカウンタ１３をスタートさせる。カウンタ１
３はクロック信号が人力されるごとにカウンタ１３の内
容をインクリメンタ１１を経由してラッチ回路１２にラ
ッチさせた後、再びカウンタ１３に書き込む。コンパレ
ータ１４はカウンタ１３の内容とタイマ・レジスタ１５
の内容とを常に比較し、一致を検出すると、割り込み信
号を発生することによりコンベア動作を行う。一致検出
によりカウンタ１３の内容はクリアされ、再びＯＯＨか
らカウントアツプを開始する。したがって、タイマ／カ
ウンタはタイマ・レジスタ１５に設定されたカウント値
によって決定されるカウント時間を周期として繰り返し
一致信号を発生するインターバルタイマとして動作する
。次に、タイマ／レジスタ１５にキャプチャ動作をさせ
る場合を説明する。
タイマ・レジスタ・モード制御部１７で指定したトリガ
入力が発生すると、タイマ・レジスタ１５はカウンタ１
３のカウント値を取り込み保持するキャプチャ動作を行
い、キャプチャしたタイミングで割り込み信号を発生す
る。
以上述べたように、タイマ／カウンタのユニットにはカ
ウンタやタイマ・レジスタの動作及び入力信号を指定す
る制御部や計数値を記憶しておくカウンタ、カウンタの
内容を取り込みインクリメントするインクリメンタ、イ
ンクリメンとされたカウント値をラッチするラッチ回路
、タイマ／カウンタに割り込み信号を発生させるタイミ
ング情報を記憶し、また、カウンタのカウント値を取り
込み保持するタイマ・レジスタ、カウンタのカウント値
とタイマ・レジスタの内容とを比較するコンパレータな
ど種々の回路を必要としており、これらの回路はランダ
ムロジック回路で構成されていた。
［発明が解決しようとする問題点コ 上述した従来のタイマ・カウンタはカウンタ、インクリ
メンタ、タイマ・レジスタ、コンパレータ等をランダム
ロジックで構成されており、ランダムロジック回路は構
成トランジスタ数が多いうえ、各トランジスタも大型な
ので、集積回路化するとチップ上でかなりの面積を占め
、ワンチップ上に複数個のタイマ／カウンタを形成しよ
うとするとハードウェア量が増加し、チップ面積も大き
くなり、製品価格が上昇するという問題点があった。ま
た、ランダムロジック回路は回路機能が限られているの
で、カウンタの数やタイマ・レジスタの個数を変えた場
合には全ての回路を作り直し、集積回路ではマスクパタ
ーンも作り直す必要があるという問題点もあった。
本発明は上記問題点に鑑み、構成素子数の少ない、融通
性に冨んだタイマ／カウンタを提供することを目的にし
ている。
［問題点を解決するための手段、作用及び効果］本発明
に係わるタイマ／カウンタ回路は複数動作の内から選択
された動作に関する情報を記憶し該選択された動作に関
する情報に基づき動作制御信号を発生させる動作制御部
と、各々がデータ情報を記憶可能な複数のカウンタおよ
び複数のタイマ・レジスタと該カウンタ及びタイマ・レ
ジスタへのデータ情報の書き込み及び読み出しを上記動
作制御信号に応答して制御するバッファ回路とを有し上
記カウンタおよびタイマ・レジスタを複数の記憶素子の
配列体により実現したレジスタ・ブロックと、上記動作
制御信号に応答して上記複数のカウンタのいずれかから
読み出されたデータ情報をインクリメントするインクリ
メンタと、該インクリメンタによりインクリメントされ
たデータ情報を一時的に保持し動作制御信号に応答して
インクリメントされたデータ情報を上記いずれかのカウ
ンタに転送可能なラッチ回路と、インクリメントされた
データ情報と上記タイマ・レジスタに記憶されているデ
ータ情報との一致を検出したとき該検出結果を保持し所
定の信号を出力する一致フラグと、該フラグから出力さ
れる所定の信号に基づき上記動作制御信号に応答して上
記カウンタに記憶されているデータ情報をクリアするク
リア制御部とを備えたことを特徴としている。したがっ
て、本発明に係わるタイマ／カウンタ回路では複数のカ
ウンタ及びタイマ・レジスタを記憶素子の配列体で構成
した結果、その形成により消費されるチップ面積が減少
し、チップサイズの減少、さらには製造原価の低下を図
ることができる。しかも、カウンタとタイマ・レジスタ
とが同一の記憶素子で構成されているので、カウンタ数
とタイマ・レジスタの数とを容易に変更することができ
、タイマ／カウンタ回路の融通性を向上させることがで
きる。
［実施例］ 以下、本発明の実施令を図面を参照しつつ説明する。
第１図は本発明の一実施例を示すブロック図である。こ
の第１実施例のタイマ／カウンタはプログラム処理を行
う中央処理装置（以下、ＣＰＵという）７にデータバス
８を介して接続されており、タイマ／カウンタの動作を
指定するモードレジスタを含み、タイマ／カウンタの動
作及びタイミングを制御する動作制御部６と、カウンタ
の値をインクリメントするインクリメンタ１と、その結
果を保持するラッチ回路２と、カウンタ及びタイマ・レ
ジスタが記憶セルの配列により実現されるレジスタブロ
ック３と、タイマ・レジスタでの一致検出を保持する一
致フラグ６と、その値に基づきカウンタをクリアするク
リア制御部４とで構成されている。
本実施例のレジスタ・ブロック３は記憶素子へのリード
、ライト動作を行うバッファ回路３０と、４個のカウン
タ用の記憶セル３１Ａ至乃３１Ｄと、タイマ・レジスタ
用の記憶セル３２Ａ至乃３２Ｄとを有している。ここで
、カウンタおよびタイマ・レジスタは内容によりアドレ
ス可能な記憶素子（Ｃｏｎｔｅｎｔ　　Ａｄｄｒｅｓｓ
ａｂｌｅ　　Ｍｅｍｏｒｙ、以下、ＣＡＭという）また
はランダムアクセスメモリセル（以下、ＲＡＭという）
で構成されている。なお、第１図では各カウンタに対応
する部分を添字Ａ、　Ｂ、　Ｃ，Ｄを付して表しである
。各カウンタ及びタイマ・レジスタの機能と動作は同一
であるので、以下の説明ではカウンタＡとタイマ・レジ
スタＡとに着目して説明を続ける。
まず、タイマ／カウンタ回路を動作させるのには、ＣＰ
Ｕ７が実行するプログラム処理により、データバス８を
介してカウント数及び制御情報をレジスタ・ブロック３
のタイマ・レジスタ３２Ａと動作制御部５とに転送して
それぞれ設定する。
動作制御部５は設定された動作指定情報を基に動作制御
信号を発生し、カウンタの動作及び人力クロック信号の
選択を行う。
次に、第１図に示されている実施例におけるコンベア動
作を第３図のタイム・チャートを参照しつつ説明する。
第３図のタイム・チャートでは、動作制御部５のモード
・レジスタをコンベア動作を行うように設定し、その比
較値ｎをタイマ・レジスタ３２Ａに設定して、カウンタ
３１Ａをスタートさせた場合の動作を示しており、特に
、比較により一致が検出されるカウントサイクルでの各
部の信号が示されている。複数のカウンタのカウント動
作は、基準クロック信号を基にインクリメンタ１や内部
バス等を時分割に使用することで実現され、その基本動
作タイミングは１つのカウンタの１回のカウントアツプ
動作を２基準クロック時間（以下、これをカウントステ
ージという）で行い、４本のカウンタの一連のカウント
動作とＣＰＵ７のアクセスとに５カウントステージ（１
０基準クロック時間）を割り当てている。つまり、１カ
ウントサイクルを５つのカウントステージ（Ａ里方り及
びＣＰＵ）に分割し、これらの内ステージＡ里方りを４
本のカウンタに配分して各々個々のカウンタに割り付け
られたカウントステージでアクティブになる信号（以下
の記載中および第３図中、Ｃ９Ｔとする）を発生させ、
１回のカウントアツプを行う。ＣＳＴ信号が高レベルの
期間、レジスタアドレスは各々のカウントステージに対
応したタイマ・レジスタＡ里方りのアドレスを指す。基
準クロック信号を分周して各カウントステージの前半を
示すタイミング信号Ｔ１と後半を示すタイミング信号Ｔ
２とを発生させており、ＴＩ期間の基準クロックが高レ
ベルのとき、レジスタブロック３内部のデータラインを
プリチャージしく図中、レジスタデータではこのレベル
をＰで表現している）、基準クロックが低レベルのタイ
ミングでカウンタ３１Ａの内容を読みだし、インクリメ
ンタ１を経由してラッチ回路２にラッチする。
このとき、動作制御部５て予め指定したカウントクロッ
ク信号がアクティブであればインクリメンタ１に転送さ
れたカウンタ３１Ａの内容はインクリメントされたのち
にラッチされる。Ｔ２の期間ではラッチ回路２の内容が
内部バスに出力され、インクリメントされたカウント値
をカウンタ３１Ａに書き戻すと共に、タイマ番レジスタ
３２Ａに記憶されている内容を問い合わせてタイマ・レ
ジスタ３２Ａからの応答を判定する。ここで書き戻すカ
ウント値とタイマ・レジスタ３２Ａとの一致を検出した
場合には、一致検出信号１３０Ａを発生する。一致検出
信号１３０Ａは一致フラグ６に記憶され、その出力が割
り込み信号１３１ＡとしてＣＰＵ７に伝達されると共に
、クリア制御部４にも伝達され、クリア信号１４０が生
成される。
クリア信号１４０は次のカウントサイクルの対応するカ
ウントステージで発生され、ラッチ回路２の内容をクリ
アし、クリアされたラッチ回路２の内容がカウンタ３１
Ａに書き戻されることによりカウンタ３１Ａのクリア動
作が行われる。
ここで、ＣＰＵ７がタイマ・レジスタに対してアクセス
する場合には、ＣＰＵのアクセスに割り当てられたカウ
ントステージＣ３ＴＣＰＵにおいてＴ１期間の基準クロ
ックが高レベルのタイミングでバスをプリチャージする
と共に、データバス８を経由して送られたレジスタ指定
の情報をレジスタブロック３のアドレスとして伝え、基
準クロックの低レベルのタイミングでレジスタブロック
３の内容を読みだしてデータバス８に出力する。
データ書き込み時には、基準クロックが低レベルになる
タイミングでレジスタブロック３にデータバス８からデ
ータを書き込み、その内容を記憶させる。第１図の実施
例では、カウンタ値の判別に内容に寄ってアドレス可能
な記憶素子（ＣＡＭセル）を使用しており、その１ピツ
）　（ＣＡＭセル）分のトランジスタの接続を第４図に
示し、以下に説明する。
このＣＡＭセルは１０個のトランジスタＴＩ。
Ｔ２．　　・・・ＴＩＯで構成されており、１ビツトの
情報を記憶することができる。真値と否定値との入出力
線り、　Ｄバー、およびセル選択信号線ｓ５データ判別
出力線Ｃを有している。電源ＶＤＤとグランドとの間に
直列に接続されたトランジスタＴＩ、Ｔ２．Ｔ３．Ｔ４
は入力データに基づき反転可能なフリップフロップ回路
を構成しており、このフリップフロップ回路の反転状態
により１ビツトの情報を記憶する。かかる構成のセルか
ら記憶されている情報を読み出す場合にはセル選択信号
をセル選択信号線Ｓに供給してトランジスタＴ５、Ｔ６
を導通状態にしてフリップフロップ回路に記憶されてい
るデータをデータ入出力線り、　Ｄバーに読み出す。こ
れに対して、セルに情報を書き込む場合にはデータ入出
力線り、　　Ｄバーに書き込むべき情報の真値と否定値
とを供給し、セル選択信号を発生させてこれをセル選択
信号線に供給し、トランジスタＴ５．Ｔ６を導通させ、
上述のように書き込むべきデータを供給してフリップフ
ロップ回路の状態を上記書き込むべきデータに対応した
状態に設定する。ここで、セルに論理値１を記憶させる
場合には、トランジスタＴ１とＴ２との接続点を高レベ
ルに移行させ、トランジスタＴ３とＴ４との接続点を低
レベルに移行させる。
一方論理値Ｏを記憶させる場合には、これとは逆に、ト
ランジスタＴ１とＴ２との接続点を低レベルに、トラン
ジスタＴ３とＴ４との接続点を高レベルに各々移行させ
る。また、グランドからデータ判別出力線Ｃへの間に直
、並列には移設された４個のトランジスタＴ７至乃ＴＩ
Ｏはセルの記憶内容の判別をするためのものであり、デ
ータ入出力線り、　　Ｄバーおよびセルの記憶値に対応
してオン、オフ状態が変化する。その状態をデータ判別
出力Ｃも含めて別表１に示す。
ここで、データ判別出力Ｃのグランド電位状態を論理値
０、導通なしの状態を論理値１とすると、データ入出力
線り、　Ｄバーに反転した論理値の信号を印可した場合
には、データ判別出力Ｃにデータ入出力信号りとセル記
憶値との不一致を示す排他的論理和信号が得られ、比較
を判定させることができ、データ人出力り、Ｄバーとと
もに論理値０を印可した場合にはセル記憶値によること
なく、一致したときと等価な論理値１が得られ、記憶内
容との比較判定をマスクできる。また、データ入出力り
、Ｄバーとともに論理値１を印可した場合にはセル記憶
値によることなく論理値Ｏが得られ、無条件に不一致の
判定結果を出力させることができる。
この第４図のＣＡＭセルを行と列との構造に配置してデ
ータ判別出力Ｃを並列出力することに依って、語として
内容判定が可能なタイマ・レジスタ３１Ａ至乃３１Ｄが
実現される。
第５図は、第１図のレジスタ・ブロック３における素子
配列の例を示している。このレジスタ・ブロックではＣ
ＡＭセル配列の１行をカウンタまたはタイマ・レジスタ
１本分に対応させている。
応答信号１３０Ａ至乃１３０Ｄは第１図と同一の信号で
ある。選択信号１５０Ａ至乃１５０Ｄは各レジスタにデ
ータを設定する際にアドレスデコーダで生成された目的
とするレジスタのアドレス指定情報の解読出力信号であ
る。４個のトランジスタＴ２０至乃Ｔ２３は並列に接続
される各データ記憶セルのデータ判別出力Ｃの負荷であ
り、対応するデータのすへてのセルにおける判別出力Ｃ
が導通なし状態のときに論理値１を応答１言号１３０Ａ
至乃１３０Ｄとして発生させる。したがって、いずれか
のセルで不一致の判定がなされ、判別出力にグランド電
位が出力されれば論理値０が応答信号１３０Ａ至乃１３
０Ｄに発生される。バッファ回路３０はＣＰＵ７がデー
タを書き込んで設定するときカウンタのカウント値をイ
ンクリメンタ１に読み出すとき、およびインクリメント
されたカウント値をラッチ回路２からカウンタに書き戻
すときに動作し、記憶セルの１列につき２本のデータ入
出力線を介して記憶データの転送または記憶内容判定信
号の発生を行う。
次に、第１図に示す一実施例がキャプチャ動作を行う場
合について説明する。第６図は第１図のタイマ・レジス
タ１本分の素子配列及びキャプチャシグナルを生成させ
るためのキャプチャフリップフロップを示している。応
答信号１３０と選択信号１５０とキャプチャトリガ１５
１は上記実施例と同一の信号であり、通常アクセスの選
択アドレスデコーダ出力１５２はタイマ・レジスタに対
するＣＰＵのアクセス時にアクティブになる信号である
。第７図は本実施例がキャプチャ動作を行うときのタイ
ムチャート図であり、動作制御部５のモードレジスタを
キャプチャ動作をするように設定し、データＮをタイマ
・レジスタ３２Ａに設定してカウンタ３１Ａをスタート
させた場合の動作を示し、特に、キャプチャトリガの発
生によりカウンタ３１Ａのカウント値をタイマ・レジス
タ３２Ａが取り込み保持するタイミングでの各部の信号
が示されている。カウンタのインクリメント動作及びＣ
ＰＵ７がタイマ・レジスタに対してアクセスする動作は
上記説明と同様なので詳細な説明は省略する。
キャプチャ動作でもコンベア動作と同様に、第１図の動
作制御部５のモードレジスタに設定された動作指定情報
を基にレジスタ動作制御信号を発生し、カウント・ステ
ージに対応したレジスタの選択やインクリメントの動作
を行う。ここで、キャプチャトリガ信号１５１Ａが発生
すると、キャプチャフリップフロップ１５３がセットさ
れ、その出力が高レベルになり、該当するカウントステ
ージになるまでその値を保持する。該当するカウントス
テージになったとき、Ｔ２期間の基準クロックが高レベ
ルに移行するタイミングでキャプチャシグナルを発生す
ると共に、キャプチャフリップフロップ１５３をリセッ
トする。キャプチャシグナルはオア回路を通してセル選
択信号１５０をアクティブにし、このとき、カウント値
が第１図のレジスタブロック３のデータラインに出力さ
れ、カウンタ３１Ａに書き込まれており、同じ値がタイ
マ・レジスタ３２Ａにも記憶される。これによって、キ
ャプチャトリガ信号が発生するときのカウンタ３１Ａの
値をタイマ・レジスタ３２Ａに記憶させる動作になる。
以上、説明してきたように、上記一実施例は複数のカウ
ンタがインクリメンタ、内部バス等を時分割で使用して
カウント動作を行う手段と、所望時間に到達したことを
判断するための情報をＣＡＭをふくんだ記憶素子配列に
記憶させ、カウンタのインクリメント後にそのインクリ
メント結果をカウンタに格納すると共に、上記ＣＡＭの
記憶内容を問い合わせてＣＡＭ殻の応答を判定して割り
込み信号を発生する手段とを有することにより、少ない
トランジスタ数で構成されたタイマ／カウンタ回路を形
成することができ、これを半導体基板上に実現すると少
ないチップ面積で廉価な製品を製造することができる。
さらに、ＣＡＭはカウンタの記憶セルとしても利用可能
であり、同じ配列のレジスタ・ブロックであってもカウ
ンタの数とタイマ・レジスタの数を変更することができ
、融通性の高いタイマ／カウンタを構成できるという利
点もある。
（以下余白） （蕗下・危白ン
【図面の簡単な説明】
第１図は本発明の一実施例に係わるタイマ／カウンタ回
路のブロック図、第２図は従来例のブロック図、第３図
は一実施例がコンベア動作を行うときのタイムチャート
図、第４図はＣＡＭセルのトランジスタ配置を示す電気
回路図、第５図はＣＡＭセルを用いた素子配列図、第６
図はタイマ・レジスタのブロック回路図、第７図は一実
施例がキャプチャ動作を行うときのタイムチャート図で
ある。 １・・・・・・φ・・インクリメンタ、２・・・・・・
・・・ラッチ回路、 ３・・・・・・・・・レジスタブロック、４・・・・・
・・・・クリア制御部、 ５・・・・・・・・・動作制御部、 ６φ・・・・・・・・一致フラグ、 ７・・・・・・・・・中央処理装置、 ３１Ａ至乃３１Ｄ・・カウンタ、 ３２Ａ至乃３２Ｄ◆・タイマ・レジスタ。 第１図 Ｃ 第４図

Claims (3)

    【特許請求の範囲】
  1. （１）複数動作の内から選択された動作に関する情報を
    記憶し該選択された動作に関する情報に基づき動作制御
    信号を発生させる動作制御部と、各々がデータ情報を記
    憶可能な複数のカウンタおよび複数のタイマ・レジスタ
    と該カウンタ及びタイマ・レジスタへのデータ情報の書
    き込み及び読み出しを上記動作制御信号に応答して制御
    するバッファ回路とを有し上記カウンタおよびタイマ・
    レジスタを複数の記憶素子の配列体により実現したレジ
    スタ・ブロックと、上記動作制御信号に応答して上記複
    数のカウンタのいずれかから読み出されたデータ情報を
    インクリメントするインクリメンタと、該インクリメン
    タによりインクリメントされたデータ情報を一時的に保
    持し動作制御信号に応答してインクリメントされたデー
    タ情報を上記いずれかのカウンタに転送可能なラッチ回
    路と、インクリメントされたデータ情報と上記タイマ・
    レジスタに記憶されているデータ情報との一致を検出し
    たとき該検出結果を保持し所定の信号を出力する一致フ
    ラグと、該フラグから出力される所定の信号に基づき上
    記動作制御信号に応答して上記カウンタに記憶されてい
    るデータ情報をクリアするクリア制御部とを備えたタイ
    マ／カウンタ回路。
  2. （２）上記複数のカウンタが時分割処理によりインクリ
    メントされるデータ情報を記憶し、所望の時間間隔を表
    すデータ情報を内容によりアドレス可能な複数の記憶素
    子で構成されたタイマ・レジスタに保持し、いずれかの
    カウンタに記憶されていたデータ情報がインクリメント
    されたとき該インクリメントされたデータ情報を上記い
    ずれかのカウンタに書き込むとともに、上記タイマ・レ
    ジスタに問い合わせて上記タイマ・レジスタの各記憶素
    子からの応答出力を並列接続して一致信号とし該一致信
    号に基づき一致フラグが一致結果を保持し、上記所定信
    号に割り込み信号が含まれている特許請求の範囲第１項
    記載のタイマ／カウンタ回路。
  3. （３）上記複数のカウンタが時分割処理によりインクリ
    メントされるデータ情報を記憶し、選択された動作に関
    する情報がキャプチャ動作に関する情報であり、上記動
    作制御部から出力される動作制御信号にキャプチャ・ト
    リガ信号が含まれており、インクリメントされたデータ
    情報が上記キャプチャ・トリガ信号に基づき上記カウン
    タに書き込まれるとともにタイマ・レジスタにも同じ値
    が記憶される特許請求の範囲第１項記載のタイマ／カウ
    ンタ回路。
JP61270144A 1986-11-12 1986-11-12 タイマ／カウンタ回路 Granted JPS63123218A (ja)

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