JPH0296963A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、特に家庭用Ｖ
ＴＲ（ビディオ・テープ・レコーダ）等のサーボシステ
ムに利用して有効な技術に関するものである。

〔従来の技術〕

ＶＴＲ（特に、８鶴）　向（Ｄハートウェアユニット（
タイマー群）を内蔵したソフトウェアサーボマイクロコ
ンピュータの例としては、■ソニーから提供されている
ＣＸＰ８０１１６や日本電気−から提供されているμＰ
Ｄ７８１１２がある。

〔発明が解決しようとする課題〕

上記のソフトウェアサーボマイクロコンピュータは、い
ずれも特定の方式のＶＴＲに向けられた構成を採るもの
であるため用途が限定されてしまうという欠点がある。

例えば、ＶＨ５のような方式のＶＴＲにおいても、ヘッ
ドの数の相違や特定の波形やタイミング信号を形成する
ための方式が異なる場合には、それぞれに応じてハード
ウェアを組み直す必要がある。

この発明の目的は、汎用性を高めた家庭用ＶＴＲサーボ
システム等を構成する半導体集積回路装置を提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、制御レジスタに格納された制御ビットに応じ
て制御されるネットワークにより予め設定された複数の
内部回路間の接続のうちの１つを実現する。

〔作　用〕

上記した手段によれば、制御レジスタへのビット書き込
むというソフトウェアにより、特定用途向けの内部回路
を構成することができる。

〔実施例〕

第１図には、この発明をソフトウェアサーボマイクロコ
ンピュータに適用した場合のブロック図が示されている
。同図の各回路ブロックは、公知の半逗体集積回路の製
造技術によって、特に制限されないが、単結晶シリコン
のような１個の半導体基板上において形成される。

この実施例においては、ＶＴＲ用サーボシステムに必要
なハードウェアのうち、個々のタイマー等の機能につい
ては、異なるＶＴＲ方式間でも基本的な差はない。異な
るＶＴＲ方式において、必要なタイマーの個数や相互の
接続について差があるが、家庭用ＶＴＲ方式（ＶＨ３，
ＶＨ３−Ｃ１β及び８１ｍ）に限定すれば、全体の個数
についても大きな差はない。したがって、各方式間の相
違点は、相互の接続であるといんでも過言ではない。

この実施例では、このことに着目し、マイクロプロセッ
サＣＰＵから書き込み可能な制御ビットと内蔵ハードウ
ェア出力と内蔵ハードウェア入力とを多対子に対応させ
るネットワークを設けることにより、相互の接続をソフ
トウェアにより可能にする。

このため、半導体集積回路装置ＬＳＩは、マイクロコン
ピュータを構成するマイクロプロセッサＣＰＵ、上記マ
イクロプロセッサｃＰＵが実行する各種制御動作のため
のプログラム等が格納されるリード・オンリー・メモリ
ＲＯＭ、上記制御動作において必要なデータの格納等の
ために用いられるランダム・アクセス・メモリＲＡＭに
、同図において点線で囲まれた複数の汎用タイマーＴＭ
、入出力回路ＩＯＣ及びシリアルコミニケーションイン
ターフェイスからなる内蔵ハードウェアＨＷと、制御レ
ジスタＣＲＧに格納された制御ビットに応じてこれらの
内蔵ハードウェアＨＷの汎用タイマーＴＭ、入出力回路
ＩＯＣ等を相互に接続するためのネットワークＮＥＴが
設けられる。

内蔵ハードウェアＨＷの汎用タイマーＴＭは、タイマー
／カウンタとして動作する。その入力としては、外部イ
ベント、外部リセット、インプットキャプチャ信号等が
ある。この入力には、端子入力、シリアルクロック、シ
リアルデータ、あるいは波形生成回路の出力信号等を使
用する場合がある。タンマー／カウンタの出力としては
、オーバーフロー、コンベアマッッチ出力信号等がある
。

この出力は波形生成回路の入力に供給される場合がある
。ネットワークＮＥＴは、これらの中から接続する可能
性の高い経路が予め形成されており、制御レジスタＣＲ
Ｇの制御ビットに応じてそのうちの特定の信号経路が選
択される。マイクロプロセッサＣＰＵから制御レジスタ
ＣＲＧに書き込まれた制御ビットは、ネットワークから
内蔵ハードウェアＨＷへ人力する信号を複数の中から選
択するので、内蔵ハードウェアＨＷの相互の接続をソフ
トウェアで可変にできる。

第２図には、上記内蔵ハードウェアＨＷとネ。

トワークＮＥＴの基本的な一実施例のブロック図が示さ
れている。

この実施例では、端子入力は５ｏ−３３の４本とされる
。同図で破線で囲まれたフリーランニングタイマーが１
つ設けられる。ここには、フリーランニングカウンタＦ
ＲＣ，インプットキャプチャＩＣＡ、、ＩＣＢ、コンベ
アマツチｏｃｘ、ｏｃＹが設けられる。タイマー／イベ
ントカウンタ４本が用意され、それぞれはタイマーＴＭ
Ｏ〜ＴＭ３にコンベアマツチＯＣＯ〜ＯＣ３が設けられ
、コンベアマツチＯＣＯとＯＣＩには波形生成回路ＷＦ
ＯとＷＦＩが設けられる。

汎用の波形生成回路ＷＦＪないしＷＦＭが４本設けられ
る。制御ビットは、同図に凶で示されており、１２ビツ
トからなる。制御ビットは、同図で破線で示した信号伝
達経路のうち、１つを選ぶ。

例えば、インプットキャプチャＩＣＡの入力には、制御
ビットが２ビツト設けられ、その組み合わせにより、端
子入力ＳＯと８２及び波形生成回路ＷＦＯとＷＦＬの出
力との合計４つのうちの１つを指定する。このことは、
他のインプットキャプチャＩＣＢについても同様であり
、２ビツトからなる制御ビットに応じて、端子入力Ｓ１
と８３及び波形生成回路ＷＦＩとＷＦＭの中から、１つ
の信号伝達経路が指定される。

他の回路においては、例えばタイマーイベントカンウタ
ＴＭ２のイベント信号は、端子入力ＳＯと８２の中から
１つを選択でき、リセット信号は端子入力Ｓ２と波形生
成回路ＷＦＬの中から１つのを選択できる。タイマーカ
ウンタＴＭ３についても上記同様にイベント信号は、端
子入力Ｓ１と８３の中から１つを選択でき、リセット信
号は端子入力Ｓ３と波形生成回路ＷＦＭの中から１つの
を選択できる。波形生成回路ＷＦＪ−ＷＦＭは、同図の
ように２本のコンベアマツチ信号ＯＣＸ。

ＯＣＹ、ＯＣ２及びＯＣ３のうちの２つの中から１つを
選択し、波形生成のタイミングに使用する。

以上のような各回路においては、２つの入力信号経路の
中から１つを選択するので制御ビットは１ビツトから構
成される。

上記の実施例においては、端子入力の活用、空きタイマ
ーの活用、波形生成回路の活用という効果が得られる。

■端子入力の活用 イベント信号Ｅが６本、リセット信号Ｒが２本の計８本
に対し、上記第２図のように入力端子を５ｏ−３４の４
本のみを実装し、端子数の節約を実現できる。すなわち
、各タイマーは、内部信号をリセット信号、イベント信
号及びクロック信号として動作が可能であり、必ずしも
全ての信号を端子入力とする必要がないから、同図に点
線で示すような制御ビットで選択可能なネットワークを
設けることにより上記のような端子入力の活用が可能に
なる。

■空きタイマーの活用 タイマーＴＭＯは、端子入力ＳＯから周波数の高いイベ
ント信号が入力されたとき、これを適当な割合で分周し
て周波数を下げた波形を生成し、これをインプットキャ
プチャＩＣＡに供給するものとする。これに対して、周
波数の低いイベント信号が入力される場合には分周する
必要はないから、端子入力ＳＯをインプットキャプチャ
ＩＣＡのイベント信号へ直結する。このような場合には
、上記タイマー／カウンタＴＭＯを空きタイマーとして
他の用途に転用できる。

ＶＴＲサーボシステムの応用では、次のように具体化さ
れる。ＶＴＲにはテープ送り行うキャプスタンモータが
内蔵され、この回転速度をサーボ制御する必要がある。

この回転速度は、モータに取り付けられたエンコーダか
ら電磁気的に得られる信号の周期を、インプットキャプ
チャを利用して測定することで得られる。ＶＴＲの録画
／再生モードと、早送りと／巻き戻しモードとでは、テ
ープ速度が１桁から２桁も異なる。

それ故、第３図の（Ａ）のように、早送り／巻き戻しモ
ードでは、端子人力ＳＯにタイマーＴＭＯ（ＯＣＯｌＷ
ＦＯ）を用いて分周を行うものである。これに対して、
第３図の（Ｂ）のように、録画／再生モードのときには
、上記のような分周動作が不要であるから、端子入力Ｓ
ＯをインプットキャプチャＩＯＡに直結させることによ
り、上記分周用として用いたタイマー／イベントカウン
タＴＭ０１０ＣＯ１ＷＦＯを他の用途へ転用し、タイマ
ー数の節約を図ることができる。

■波形生成回路の活用 ネットワーク内の波形生成回路ＷＦＪ−ＷＦＭの４本に
対して、アウトプットコペアｏｃｘ、。

ＣＹ、ＯＣ２及びＯＣ３の４本に対応させる。各波形生
成回路ＷＦＪ−ＷＦＭにアウトプットコンペアを１本づ
つ対応させることも可能であるが、複数の波形生成回路
に１つのアウトプットコンベアを対応させることが、ア
ウトプットコンベアの数を節約する上で有効である。

ＶＴＲサーボシステムの応用では、次のように具体化さ
れる。ＶＴＲには、映像信号をテープから取り出す磁気
ヘッドが、回転ドラム上に複数個取り付けられている。

Ｎ　Ｔ　Ｓ　Ｃ方式の映像信号を扱うＶＨ３−Ｃ方式で
は、１５　Ｈｚの周期中に４個の磁気ヘッドが１回づつ
利用される。この磁気ヘッドの切り換えタイミングをサ
ーボシステムから映像処理系に与える必要がある。

第４図の（Ａ）に示すように、各ヘッドを活性化する信
号が近接したタイミングでは最大２本しか変化しないた
め、アウトプットコンベアをＯＣＸとＯＣＹの２本持ち
、第１のタイミングでは波形生成回路ＷＦＪとＷ　Ｆ　
Ｍに対応させ、第２のタイミングではアウトプットコン
ベアをＯＣＹを波形生成回路ＷＦＫに切り換え、第３の
タイミングではアウトプットコンベアをＯＣＸを波形生
成回路ＷＦＬに切り換え、第４のタイミングではアウト
プットコンベアをＯＣＹを波形生成回路ＷＦＬに切り換
える。このように対応の順次切り換えていくことで４つ
磁気ヘッドを切り換える制御信号を形成する４本の波形
生成回路ＷＦＪ−ＷＦＭを２つのアウトプットコンベア
ＯＣＸとＯＣＹで制御できる。

上記同じＮＴＳＣ方式の映像信号を扱う他の方式である
ＶＨ３方式では、３０Ｈｚの周期中に２個の磁気ヘッド
が１回づつ利用される。そのため、第４図の（Ｂ）に示
すように、各磁気ヘッドを活性させる制御信号を形成す
る波形整形回路ＷＦＪとＷＦＫの２本で済むため、空き
となった残りの２本の波形生成回路ＷＦＬとＷＦＭを他
の用途に転用できる。

第５図には、ネットワークＮＥＴの一実施例の回路図が
示されている。

例えば、１つの波形生成回路に対して２つのアウトプッ
トコンベア０ＣＡＸと０ＣＢＸを対応させる場合、上記
アウトプットコンベアＯＣＡ、　Ｘと０ＣＢＸの出力は
、それぞれアンド（ＡＮＤ）ゲート回路Ｇ１とＧ２の１
つの人力に供給される。

上記アンドゲート回路Ｇ１とＧ２の他方の入力には、ネ
ットワーク選択レジスタＮ５ＥＬの制御ビットＡと、そ
の反転信号が供給される。また、上記ゲート回路Ｇ２の
残り１つの入力には制御ビットＢが供給される。それ故
、制御ビットＡが論理゛ｌ”なら、ゲート回路Ｇ１がゲ
ートを開いてアウトプットコンベア０ＣＡＸの出力が伝
達され、制御ビットＡが論理“０”で、制’＜ＩＩＩビ
ットＢが論理“１”なら、ゲート回路Ｇ２がゲートを開
いてアウトプットコンベア０ＣＢＸの出力が伝達される
。なお、上記制御ビットＡとＢが共に論理“０”のとき
、何も伝達されない。２つのアウトプットコンベア０Ｃ
ＡＸと０ＣＢＸの出力のち、−方を選択的に伝達させる
場合、制御ピッ）Ｂが省略される。

上記ゲート回路Ｇ１と０２の出力信号は、オア（ＯＲ）
ゲート回路Ｇ３を通して、波形生成回路Ｗ　Ｆを構成す
るフリップフロップ回路ＦＦのクロック端子ＣＫに供給
される。フリップフロップ回路ＦＦのデータ端子りには
、制御ビット０■Ｌｉが供給される。この制御ビットは
、上記出力波形を論理“０”にするか、論理“１”にす
るかを指定するビットである。

フリップフロップ回路ＦＦの出力信号Ｑは、アンドゲー
ト回路Ｇ６に供給される。このアンドゲート回路Ｇ６の
他方の入力には、出力選択ビット０ＵＴｉが供給される
。この実施例では、出力回路ＯＢＩを他の波形生成回路
等の出力信号ＷＦｊやＰｌｊの出力にも用いようにする
ため、アンドゲート回路Ｇ４とＧ５が設けられる。上記
出力選択ビット０ＵＴｉは、他のアンドゲート回路Ｇ４
とＧ５に対しては反転して供給される。それ故、制御ビ
ット０ＵＴｉが論理“１″のときには、アンドゲート回
路Ｇ６がゲートを開き、他のアントゲート回路Ｇ４とＧ
５はゲートを閉じ、制御ピッ）ＯＵＴｉが論理“０”の
ときには、アンドゲート回路Ｇ６がゲートを閉じ、他の
アンドゲート回路Ｇ４とＧ５のいずれかがゲートを開（
関係にある。アンドゲート回路Ｇ５には他の出力選択ビ
ット０ＵＴｊが供給され、アンドゲート回路Ｇ４にはそ
の反転信号が供給される。それ故、出力選択ピッ）ＯＵ
Ｔｉが論理“Ｏ”で、０ＵＴｊが論理１１”ならアンド
ゲート回路Ｇ５がゲートを開いて信号ＷＦｊを伝達させ
る。出力選択ピッ）ＯＵＴｉが論理“０”で、０ＵＴｊ
が論理“０”ならアンドゲート回路Ｇ４がゲートを開い
て信号ＰＩｊを伝達させる。これらアンドゲート回路Ｇ
４〜Ｇ６の出力信号は、オアゲート回路Ｇ８を通して出
力回路ＯＢＩの入力に伝えられる。

出力回路ＯＢＩは、その制御端子にオアゲート回路Ｇ７
の出力信号が供給される。このオアゲート回路Ｇ７の入
力には、上記各出力信号に対応した制御ピント０ＵＴｉ
、、０ＵＴＩ　ｊ及びＰＩＤＤｊが供給される。上記出
力回路ＯＢＩは、上記オアゲート回路Ｇ７の出力信号が
論理“１”なら動作状、態になって人力信号を増幅して
出力端子ＯＵＴから送出する。これに対して、上記出力
回路ＯＢｌは、オアゲート回路Ｇ７の出力信号が論理“
Ｏ”なら非動作状態になって出力端子ＯＵＴをハイイン
ピーダンス状態もくしはロウレベル等の非活性化レベル
に固定する。

このよなう論理ゲート回路の組み合わせにより、複数の
信号伝達経路の中から制御ビットに応じて１つの信号伝
達経路が選ばれて、所望の回路が構成される。

第６図には、波形生成回路の動作の一例を説明するため
のタイミング図が示されている。

例えば第５図のフリップフロップ回路ＦＦは、制御ビッ
トＡによりアンドゲート回路Ｇｌを開いた状態とし、ア
ウトプットコンベア０ＣＡＸにより形成されるコンベア
マツチ信号Ａのハイレベルからロウレベルの変化タイミ
ングに同期して、制御ビット０ＬＶＬの論理“１”に応
してロウレベルからハイレベルに変化する信号を形成し
、次に出力されたコンベアマツチ信号Ａのハイレベルか
らロウレベルの変化タイミングに同期して、制御ビット
０ＬＶＬの論理“０′に応じてハイレベルからロウレベ
ルに変化する信号を形成する。

上記のように、１つのアウトプットコンベア０ＣＡＸに
より形成されるコンベアマツチ（ｔ　号Ａ　色制御ピッ
１−ＯＬＶＬの組み合わせにより、特定のタイミングで
発生する出力信号ＯＵＴを形成することができる。

同様な動作を２つのアウトプットコンベア０ＣＡＸと０
ＣＢＸにより形成されるコンベアマツチ信号ＡとＢと制
御ビット０ＬＶＬとにより行うことができる。この場合
には、制御ビットＡとＢを用いてゲート回路Ｇ１と０２
を切り換えてコンベアマツチ信号ＡとＢを切り換えてフ
リップフロップ回路ＦＦに供給するものである。

図示しないが、制御ビットとしては、ロックビットを設
けてその間、上記コンベアマツチ信号ＡとＢのフリップ
フロップ回路ＦＦの伝達を停止して波形の変化を禁止す
るようにする。このような機能は、第５図の回路におい
て、例えば図示しないロックビットを論理“１”にする
と、制御ビットＡとＢとが自動的に論理″０″になるよ
うにすることによって実現できる。

第７図には、家庭用ＶＴＲ向けとしてのタイマーネット
ワークの一実施例のブロック図が示されている。

この実施例では、周辺機能ハードウェアの汎用性を高め
るために、タイマーネットワークを内蔵し、タイマーネ
ットワークには、タイマーファンクショナルネットワー
クＦＮＥＴとタイマーファンクションネットワーク波形
生成ＦＮＷＦとからなる。

タイマーファンクションネットワークＦＮＥＴでは、８
本の外部入力端子５ｏ−３７と、８本のタイマー出カフ
ィードバック信号（ＷＦ２、ＷＦＪ、ＷＦ３、ＷＦＬＳ
ＷＦ？、ＷＦＱ、ＷＦ６及びＷＦＮ）とが１組のフリー
ランニングタイマー（インプットキャプチャＩＣＡ〜Ｉ
ＣＤ）と６組のタイマー／カウンタＴＭ２〜ＴＭ７とに
入力される。

タイマーファンクションネットワーク波形生成ＦＮＷＦ
では、８本の波形生成回路ＷＦＡ〜ＷＦＨと、８本の高
機能波形生成回路ＷＦＪ−ＷＦＲとがあり、１組のフリ
ーランニングタイマー（アウトプノトコンプア０ＣＡＸ
、ＢＸと０ＣＡＹ。

ＢＹ）と４組のタイマー／カウンタからのコンペアマツ
チ出力ＯＣＡ／Ｂ４〜ＯＣＡ／Ｂ７を利用して複雑な波
形生成することができる。

これらの２　ソトワークの接続は、制御レジスタＣＲＧ
に書き込まれる制御ビットに応じて選択的に行われる。

また、上記波形生成のための制御ビットも上記制御レジ
スタＣＲＧに格納される。制御レジスタＣＲＧには、以
下のレジスタが含まれるものである。

上記タイマーファンクションネットワークＦＮＥＴを制
御するレジスタの例としては、ネットワークセレクタレ
ジスタがあり、タイマーファンクション名ソトワーク波
形生成ＦＮＷＦのための制御レジスタの例としては、タ
イマー出力コントロールレジスタ、波形モードコントロ
ールレジスタがある。

１つのネットワークセレクトレジスタは、１６ビソトの
リード／ライト可能なレジスタからなり、その内容によ
って１組のフリーランニングタイマー（インプットキャ
プチャ４本）と６組のタイマー／カウンタへの入力が決
められる。このレジスタは、特に制限されないが、リセ
ットあるいはスタンバイモードにより０ＯＯＯＨに初期
化される。

他のネットワークセレクトレジスタは、１６ビソトのリ
ード／ライト可能なレジスタからなり、その内容によっ
て８本の波形生成回路への入力を決める。このレジスタ
は、リセットあるいはスタンバイモードにより、特に制
限されないが、００００Ｈに初期化される。

波形モードコントロールレジスタは、８ビツトのり−ド
／ライト可能なレジスタからなり、その内容によって波
形生成回路ＷＦＩ〜ＷＦＨの出力レベルを決める。この
レジスタは、リセットあるいはスタンバイモードにより
、特に制限されないが、ＯＯＨに初期化される。

タイマー出力コントロールレジスタは、１６ビツトのリ
ード／ライト可能なレジスタからなり、その内容によっ
て波形生成回路ＷＦＡ〜ＷＦＲの出力を端子に出力する
か否かの決める。このレジスタは、リセットあるいはス
タンバイモードによりと、特に制限されないが、０ＯＯ
ＯＨに初期化される。

他のネットワークセレクトレジスタは、４ビツトのリー
ド／ライト可能なレジスタからなり、その内容によって
８木の高機能波形生成回路ＷＦＪ〜ＷＦＲの入力を決め
る。このレジスタは、リセ・７トあるいはスタンバイモ
ードのとき、特に制限されないが、ＡＡＨにリセットさ
れる。

他の波形モードコントロールレジスタは、４本の８ビツ
トのリード／ライト可能なレジスタからなり、その内容
によって高機能波形生成回路ＷＦＪ−ＷＦＲの出力レベ
ルを決める。このレジスタは、リセットあるいはスタン
バイモードのとき、特に制限されないが、ＯＯＨに初期
化される。

第８図には、上記第７図のタイマーネットワークをＶ　
ＨＳ　−Ｃ方式に応用した場合の一実施例のブロック図
が示されている。

ドラムモータ及びキャプスタンモータ制御は、次の回路
ブロックにより行われる。

速度エラーの検出は、インプットキャプチャＸＣＢによ
りＣＦＧの、インプットキャプチャ■ＣＣによりＤＦＧ
の周期を測定し、指定速度とのずれを検出することによ
り行われる。このような指定速度とのずれは、マイクロ
プロセッサＣＰＵのデータ演算により求められる。

位相エラーの検出は、インプットキャプチャＩＣＤによ
りＲＥＦ３０　　（基準信号）の位相を測定して基準時
刻とする。ＲＥＦ３０は、タイマーＴＭ６により録画時
（ＲＥＣ）には１／２Ｖ、５ＹＮＣ同期で、それ以外で
は自助発振で生成される。

ビディオヘノドと基準信号との位相差は、ビディオヘッ
ドに最も近いＤＦＧの時刻をインプットキャプチャＩＣ
Ｃにより測定し、取り付は誤差分を補正して求める。基
準となるＤＦＧは、ＤＰＧによる割り込みにより特定さ
れる。

テープ上のビディオトラックと基準信号との位相差は、
インプットキャプチャＩＣＡによりＰＢＣＴＬの時刻を
測定し、Ｘ値補正して求められる。

モータ制御は、上記の速度エラー／位相エラーを、ソフ
トウェアにより合成しフィルタ処理を施して、モータの
制御電圧を計算する。制御電圧は、ＰＷＭ　（パルス幅
変調）を用いて出力する。

タイマーＴＭ６は、ＲＥＦ３０、ＲＥＣＣＴＬを生成す
る。ＲＥＦ３０の立ち上がりエツジは、基準時刻として
サーボシステム全体で用いられる。

再生モードでは、タイマーＴＭ６のアウトプットコンベ
アレジスタ１本を利用してシステムクロックに分周して
１．３０　Ｈｚの信号を得る（自動発振）。録画モード
では、１．／２Ｖ、５ＹＮＣのエツジでタイマーＴＭ６
をクリアし、２本のアウトプットコンベアレジスタを用
いてＲＥＦ　３０、ＲＥＣＣＴＬ信号の変化タイミング
を作り出す。

タイ？−ＴＭ７は、Ｖ、ＤＲＩＶＥ信号を生成する。タ
イマーＴＭ７は、ＲＥＦ３０信号の立ち上がりエツジに
よりクリアされ、タイマーＴＭ６と同期してカントアッ
プする。特殊再生モードでは、２本のアウトプットコン
ベアレジスタを用いてＶ、ＤＲＩＶＥ信号の変化タイミ
ングを作る。

Ｖ、ＤＲＩＶＥ信号は、波形生成回路により形成される
。

タイマーＴＭ５は、１／２Ｖ、５ＹＮＣと■。

５ＹＮＣ信号を生成する。タイマーＴＭ５は、Ｃ０５Ｙ
ＮＣ信号を入力して、Ｖ、５ＹＮＣ信号の立ち上がり／
立ち下がりタイミングを検出する。

ＦＲＴを用いてヘッド切り換え信号群を生成する。

フルサイズＶＨ３の場合と、Ｖ）（Ｓ−Ｃの場合とでは
信号本数が異なり、それに応じて前記のように制御アル
ゴリズムも異なる。

７／ＩｚサイズＶＨ３の場合、ＦＲＴをＲＥＦ３０信号
の立ち上がりエツジでクリアし、録画モードでは、ＲＥ
Ｆ３０がＶ、５ＹＮＣ同期のため、クリアタイミングが
必ずしも一定でないので注意する必要がある。４本のア
ウトプットコンベアレジスタの値を、それぞれＡ、５Ｗ
３０、Ｖ、５Ｗ３０の変化タイミングに設定し、波形生
成回路ＷＦを用いて波形を生成する。

ＶＨ３−Ｃの場合、ＦＲＴをフリーランニングタイマー
として作動させる。ヘッド切り換え群の変化タイミング
では、毎回ＤＦＧの時刻に加算して求める必要がある６
　４本のアウトプットコンベアレジスタは、ＤＦＧマイ
クロプロセッサに■。

５Ｗ３０、Ｖ、５Ｗ１５、ｖＨ８Ｗ１〜４のうち必要な
変化タイミングに設定して、波形生成回路の入力元を切
り換えながらそれぞれの波形を生成する。

上記の実施例から得られる作用効果は、下記の通りであ
る。

（１１制御レジスタに格納された制御ビットに応じて制
御されるネットワークにより任意の内部回路間を相互に
接続することにより、制御レジスタへのビット書き込む
というソフトウェアにより、特定用途向けの内部回路を
構成することができるという効果が得られる。

（２）上記（１１より、各タイマーは、内部信号をリセ
ット信号、イベント信号及びクロック信号として動作が
可能であり、必ずしも全ての信号を端子人力とする必要
がないから端子入力の活用が可能になるという効果が得
られる。

（３）上記（１）により、動作モードに応じて特定のタ
イマー／カウンタを空きタイマーとして他の用途に転用
できるという効果が得られる。

（４）上記（１１により、複数の波形生成回路に対して
、複数のアウトプットコペアを対応させることによりア
ウトプットコンベアの数を節約が可能になり、機能を維
持しつつ回路規模を小さくできるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、各タイマーを
構成する各回路の故や組み合わせ及びその具体的回路構
成は、種々の実施形態を採ることができる。また、各回
路ブロックを相互に接続するネットワークは、前記のよ
うな論理回路の組み合わせによるもの他、マルチプレク
サを利用するもの等制御信号に応じて信号伝達経路が切
り換えられるものであれば何であってもよい。タイマー
ネットワークは、前記のように内蔵のマイクロプロセッ
サにより制御されるもの他、特定の機能を持つ制御回路
や外部のマイクロプロセッサ等により制御されるものと
してもよい。

この発明は、汎用タイマー機能を持つ半導体集積回路装
置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を節単に説明すれば、以下の通りである
。すなわち、制御レジスタに格納された制御ビットに応
して制御されるネットワークにより任意の内部回路間を
相互に接続することにより、制御レジスタへのビット書
き込むというソフトウェアにより、特定用途向けの内部
回路を構成することができる。

【図面の簡単な説明】

第１図は、この発明に係る半導体集積回路装置の全体の
一実施例を示すブロック図、 第２図は、その内蔵ハードウェアとネットワークの基本
的な一実施例を示すブロック図、第３図は、タイマーの
利用方法の一例を説明するたの接続図、 第４図は、波形生成回路の利用方法の一例を説明するた
めの接続図、 第５図は、ネットワーク部の一実施例を説明するための
回路図、 第６図は、波形生成回路の動作の一例を説明するための
波形図、 第７図は、家庭用ＶＴＲ向けとしてのタイマネットワー
クの一実施例を示すブロック図、第８図は、上記タイマ
ーネ７　＋−ワークをＶ　ＨＳＣ方式に応用した場合の
一実施例を示すプロ・２り図である。 ＬＳＩ・・半導体集積回路装置、ＣＰＵ・・マイクロプ
ロセッサ、ＲＯＭ・・リード・オンリー・メモリ、ＲＡ
Ｍ・・ランダム・アクセス・メモリ、ＨＷ・・内蔵ハー
ドウェア、ＮＥＴ・・ネットワーク、ＣＲＧ・・制御レ
ジスタ、ＦＲＣ・・フリーランニングカウンタ、ＴＭ・
・タイマー／カウンタ、ＯＣ・・アウトプットコンベア
、ＩＣインプットキャプチャ、ＷＦ・・波形生成回路、
ＳＯ〜Ｓ７・・入力端子（サーボ）、Ｇ１〜Ｇ８・・ゲ
ート回路、ＦＦ・・フリップフロップ回路、○Ｂ１・・
出力回路 第１図

Claims (1)

1. 【特許請求の範囲】 １、制御レジスタに格納された制御ビットに応じて家庭
   用ＶＴＲサーボシテスムを構成する内部回路間を相互に
   接続するネットワークを備えてなることを特徴とする半
   導体集積回路装置。 ２、上記上記ネットワークは、制御ビットに応じてゲー
   トの切り換えが行われる論理回路の組み合わせから構成
   されるものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、上記制御レジスタへの制御ビットの格納及びタイマ
   ー動作のためのデータ処理は、内蔵のマイクロプロセッ
   サにより行われるものであることを特徴とする特許請求
   の範囲第１又は第２項記載の半導体集積回路装置。