JP2536816Y2

JP2536816Y2 - タイミング発生回路

Info

Publication number: JP2536816Y2
Application number: JP9920690U
Authority: JP
Inventors: 和人梅林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-09-21
Filing date: 1990-09-21
Publication date: 1997-05-28
Anticipated expiration: 2005-09-21
Also published as: JPH0458857U

Description

【考案の詳細な説明】〔産業上の利用分野〕この考案は、例えばDAT（デジタルオーディオテ
ープレコーダ）等に利用される各種タイミング信号を生
成するタイミング発生回路に関するものである。

〔従来の技術〕

第４図は例えばDAT読本（中島，小高著：オーム社）
の178頁〜184頁に示された、従来のタイミング発生回路
を含んだDAT（デジタルオーディオテープレコーダ）
の記録系のブロック図である。第４図において、１は入
力端子1aからアナログオーディオ信号を入力してデジタ
ル信号に変換するAD変換回路、２は入力したデジタル信
号の所定の処理を行なうデジタル信号処理回路、３は記
録アンプ回路、４はヘッドである。５は入力端子5aから
デジタル信号を入力し、PLL系クロックS_c1を生成すると
共にPLL系のロック信号（以下、PLLロック信号と称
す。）S_R等を出力するデジタルインターフェース回路、
6Aは水晶発振子７を有し、水晶系クロックS_c2（第５図
参照）を生成し、デジタルインターフェース回路５から
PLL系クロックS_c1、PLLロック信号S_Rを入力して、各種
タイミング信号を生成するタイミング発生回路である。

次に動作について説明する。入力端子1aから入力した
アナログオーディオ信号をAD変換回路１でデジタル信号
に変換し、次にデジタル信号処理回路２で、この信号の
並べ換えや誤り訂正符号を生成して付加する。更に、そ
の８ビットのデジタル信号を8-10変換し、記録アンプ回
路３で増幅し、ヘッド４に記録電流を流してテープ上に
記録する。

また、入力端子5aから入力されたデジタル信号の場
合、デジタルインターフェース回路５に内蔵されたPLL
回路で読み出しのためのクロックが生成される。このク
ロックにより復調されたデータはデジタルインターフェ
ース回路５からデジタル信号処理回路２に送られ、その
後は、アナログオーディオ入力の場合と同様に処理され
る。

一方、タイミング発生回路6Aはデジタル信号処理回路
２にて使われる各種のタイミング信号を生成する。アナ
ログオーディオ入力の場合、タイミング発生回路6Aは内
蔵の発振回路と水晶発振子７による水晶系クロックS_c2
を用いる。デジタル入力の場合、タイミング発生回路6A
は、デジタルインターフェース回路５内のPLL回路から
出力されるクロックとデジタル入力とがロックした場合
（PLL回路がロックした場合）即ち例えばPLLロック信号
S_Rが“L"レベルの場合、PLL回路のクロックであるPLL系
クロックS_c1を用い、例えばPLLロック信号S_Rが“H"レベ
ルでロックしない場合、内蔵の発振回路と水晶発振子７
による水晶系クロックS_c2を用いる。すなわち、タイミ
ング発生回路6Aは、デジタル入力の場合、デジタルイン
ターフェース回路５内のPLL回路がロックしたか否かに
より、水晶発振系とPLL系クロックを切換えて用いてい
る。

第５図は上記タイミング発生回路6Aの詳細な構成図で
ある。第５図において、８は水晶発振子７とにより水晶
系クロックS_c2を生成する発振回路、９はPLLロック信号
S_Rの状態によって切換えられ、水晶系クロックS_c2又はP
LL系クロックS_c1のいずれかを選択して出力するセレク
タ、10Aはセレクタ９から出力されるクロック、及びそ
れらのクロックよりはるかに高周波数のクロックに基づ
いて、各種タイミング信号を生成する計数タイミング回
路である。

次にかかる構成のタイミング発生回路6Aの動作につい
て説明する。セレクタ９は、発振回路８から水晶系クロ
ックS_c2とこの水晶系クロックS_c2と位相の異なるPLL系
クロックS_c1を入力し、PLLロック信号S_Rがアンロック状
態を表わしている場合には、水晶系クロックS_c2を選択
し、PLLロック信号S_Rがロック状態を表わしている場合
には、PLL系クロックS_c1を選択して出力する。計数タイ
ミング回路10Aは、セレクタ９で選択され出力される水
晶系クロックS_c2又はPLL系クロックS_c1を受けて、クロ
ックの一周期毎の、例えば立下りに同期するリセット信
号によりそれまでの計数値がリセットされる。この計数
タイミング回路10Aでは、リセット時、及びその直後に
開始される計数動作による計数値に応じた各種タイミン
グ信号を生成して、ディジタル信号処理回路２に出力す
る。

〔考案が解決しようとする課題〕

従来のタイミング発生回路は以上のように構成されて
いるので、PLLロック信号S_Rの状態即ちPLL回路がロック
したか否かにより水晶発振系とPLL系のクロックを切換
えて用いているが、計数タイミング回路10Aは、互いに
位相の異なる水晶発振系、或いはPLL系のクロックに同
期して、その一周期単位で動作するため、セレクタ９へ
の選択指示が切換わった後であって、それまでのクロッ
クの一周期終了時から次のクロックの一周期開始時まで
の間は、指示が切換わる以前のクロックに同期した状態
で、計数動作が継続される。したがって、タイミング発
生回路6Aからは、この間、水晶発振系とPLL系のいずれ
か選択されたクロックとは逆の系のクロックに同期した
タイミング信号（例えば、図３の信号S₂₁に破線によっ
て重ねて示すt₁〜t₂、t₃〜t₄部分のタイミング信号）が
出力されることになって、例えばデジタル信号処理回路
２を始めとするDAT装置の他の回路が誤動作するなどの
課題があった。

この考案は上記のような課題を解決するためになされ
たもので、新たに選択された入力信号と異なる選択され
てない方の入力信号に応じて不要なタイミング信号を生
成することのないタイミング発生回路を得ることを目的
とする。

〔課題を解決するための手段〕

この考案のタイミング発生回路は、計数動作による計
数値に応じてレベル変化させたタイミング信号を生成す
る計数タイミング手段と、複数のクロックと該クロック
の選択指示信号を入力し、選択指示信号が変化した後、
今迄選択されていたクロックの一周期終了時と新たに選
択されたクロックの一周期開始時との間では計数タイミ
ング手段をリセット状態に保持し、その前後では動作さ
せる信号を出力する切換制御手段を設けたものである。

〔作用〕

この考案におけるタイミング発生回路は、切換制御手
段による制御により、選択指示信号の変化後の新旧クロ
ックの一周期の終了時と開始時の間、計数タイミング手
段をリセット状態に保持して不要なタイミング信号を生
成しないようにし、その保持期間の前後においてタイミ
ング信号を生成する。

〔実施例〕

以下、この考案の一実施例を図について説明する。第
１図はこの考案の一実施例によるタイミング発生回路の
構成を示し、このタイミング発生回路６は例えば第４図
に示すタイミング発生回路6Aの代りに用いられる。８は
水晶発振子７とで水晶系クロックS_c2を出力する発振回
路、11はPLL系クロックS_c1，発振回路８からの水晶系ク
ロックS_c2を入力すると共に選択指示信号としてのPLLロ
ック信号S_Rの入力状態に応じて後述の計数タイミング回
路10をリセットしたり、リセット状態を保持したり、カ
ウント動作を行なわせる信号S₂₁を出力する切換制御回
路である。この計数タイミング回路10は、リセット端子
に“H"レベルの信号S₂₁を入力している期間ではカウン
ト動作し、カウント値に応じてレベル変化させた各種タ
イミング信号を生成して出力し、リセット端子に“L"レ
ベルの信号S₂₁を入力するとリセットし、“L"レベルの
信号S₂₁の入力期間、リセット状態を保持してカウント
動作を停止させ、不要なタイミング信号を生成しないよ
うにする。上記タイミング発生回路６は主に符号10,11
の構成要素で構成されている。

次に第１図を参照してこの一実施例の動作について説
明する。切換制御回路11はPLL回路（図示せず）からPLL
系クロックS_c1を入力していると共に発振回路８から水
晶系クロックS_c2を入力している。そして、切換制御回
路11は、上記PLL回路がロックしたか否かを表わすPLLロ
ック信号S_Rの入力レベルに応じてPLL系クロックS_c1か水
晶系クロックS_c2かの選択を行ない、選択したクロック
の一周期の開始時にリセット信号を発生し、リセット後
計数タイミング回路10を動作させる。計数タイミング回
路10は、そのリセット信号によりリセットして例えばカ
ウント値を０に設定し、その後PLL系クロックS_c1や水晶
系クロックS_c2よりはるかに高周波数のクロックをカウ
ントし、カウント値に応じたタイミング信号を出力す
る。

その後、PLLロック信号S_Rが切換わった場合には、切
換制御回路11は、今迄選択されてきた方のクロックが一
周期完了する迄の間、“H"レベルの信号S₂₁を出力して
計数タイミング回路10の今迄の動作を維持させてタイミ
ング信号を継続して出力させる。その後、切換制御回路
11は、今迄選択されてきた方のクロックが一周期完了し
た時点から新たに選択された他方のクロックの一周期開
始時点迄の間、“L"レベルの信号S₂₁を出力して、計数
タイミング回路10の動作をリセット状態のまま保持させ
ておき、不要なタイミング信号が発生しないようにす
る。更にその後、切換制御回路11は、選択された他方の
クロックに同期させて計数タイミング回路10を同様に動
作させ、タイミング信号を出力させる。

第２図は上記切換制御回路11の具体的な回路例であ
る。第２図において、12はPLL系クロックS_c1，水晶系ク
ロックS_c2のいずれかを選択して、信号S₁₂として出力す
るセレクタ、13は後述のＤ型フリップフロップ（以下、
D-FFと略称する。）18,19のＱ出力のいずれかを選択し
て出力するセレクタである。

14はセレクタ12からの出力信号S₁₂をＤ入力とするD-F
F、15はD-FF14のＱ出力をＤ入力とするD-FFである。両D
-FF14,15はクロック入力端子にリセット信号生成クロッ
ク（但し、出力手段を図示せず。）を入力するようにな
っている。

16〜19は各D-FFで、PLLロック信号S_RはD-FF16,19の各
Ｄ入力、インバータ22を介してD-FF18のＤ入力、セレク
タ13の選択信号としてそれぞれ与えられるようになって
いる。D-FF16のＱ出力S₁₆はセレクタ12の選択信号及びD
-FF17のＤ入力として与えられるよう構成されている。D
-FF17は、そのＱ出力S₁₇を反転してD-FF19のセット端子
に与え、また、そのQ_c出力を反転してD-FF18のセット端
子に与えるようになっている。D-FF14のQ_c出力₁₄はD-
FF16〜19の各クロック入力端子に与えられるようになっ
ている。

20はそのQ_c出力₁₄とD-FF15のＱ出力を入力とするナ
ンドゲート、21はナンドゲート20の出力信号S₂₀とセレ
クタ13の出力信号S₁₃を入力し、切換制御回路11の出力
信号としての信号S₂₁を出力するアンドゲートである。

第３図は第２図に示した回路各部の信号波形を示して
いる。

次に第２図及び第３図を参照して上記切換制御回路11
の詳細な動作について説明する。

まず、PLLロック信号S_Rがロック時の“L"レベルの時
について説明する。D-FF14,15のクロック入力端子に
は、リセット信号生成クロックとして、PLL系クロックS
_c1や水晶発振系クロックS_c2より充分短い周期のクロッ
クが与えられている。セレクタ12により選択されたクロ
ック信号S₁₂が“H"レベルから“L"レベルに変化する
と、D-FF14はその変化を反転した信号をQ_c出力₁₄とし
て出力し、D-FF15はD-FF14の出力変化から１クロック分
遅延させて信号S₁₂の変化と同じように変化するＱ出力
信号を出力する。ナンドゲート20はD-FF14のQ_c出力₁₄
とD-FF15のＱ出力の上記変化により瞬時的に“L"レベル
になるリセット信号S₂₀を生成して出力する。

D-FFのQ_c出力₁₄がD-FF16,17のクロック入力端子に
与えられるため、“L"レベルのPLLロック信号S_RをＤ入
力としているD-FF16とそのＱ出力をＤ入力としているD-
FF17のＱ出力S₁₆,S₁₇は“L"レベルになる。“L"レベル
のＱ出力S₁₆によりセレクタ12はPLL系クロックS_c1を選
択して出力する。“L"レベルのＱ出力S₁₇によりD-FF19
はセットされて“H"レベルをＱ端子から出力する。“L"
レベルのPLLロック信号S_Rを与えられているセレクタ13
はD-FF19の“H"レベルのＱ出力を選択して信号S₁₃とし
て出力する。

セレクタ13の出力信号S₁₃が“H"レベルの期間、アン
ドゲート21はナンドゲート20の出力S₂₀をそのまま出力
信号S₂₁として出力する。この出力信号S₂₁は、PLL系ク
ロックS_c1の周期単位に同期したリセット信号を含み、
計数タイミング回路10を一周期毎にリセットし、PLL系
クロックS_c1に同期して周期単位で動作させる。

また、逆にPLLロック信号S_Rがアンロック時の“H"レ
ベルについては、D-FF16のＱ出力S₁₆が“H"レベルとな
るために、セレクタ12は出力信号S₁₂として水晶系クロ
ックS_c2を選択する。また、D-FF17のQ_c出力が“L"レベ
ルとなるために、これを反転してセット端子に入力して
いるD-FF18は、セットされて、Ｑ端子から“H"レベルを
出力する。“H"レベルのPLLロック信号S_Rを入力してい
るセレクタ13は、D-FF18の“H"レベルのＱ出力を選択し
て出力信号S₁₃として出力する。上記と同様にリセット
信号を含むナンドゲート20の出力S₂₀がアンドゲート21
を信号S₂₁として通過し、計数タイミング回路10を水晶
系クロックS_c2に周期単位に同期させて、周期単位で動
作させる。

次に、PLLロック信号S_Rがロック状態の“L"レベルか
らアンロック状態の“H"レベルに変化する時の動作につ
いて説明する。PLLロック信号S_Rが変化しても、PLL系ク
ロックS_c1が立下がる時点（t₁）前迄（一周期の終了時
迄）、D-FF16〜19の出力状態は変化しない。PLL系クロ
ックS_c1が立下がる時点（t₁）前迄、セレクタ13がD-FF1
8の“H"レベルのＱ出力を選択して変化しても、その出
力信号S₁₃は変化しない。従って、アンドゲート21の出
力信号S₂₁は今迄の状態を継続する。

PLLロック信号S_Rの変化後、PLL系クロックS_c1の最初
の立下りに同期してD-FF16のＱ出力S₁₆は“H"レベルと
なるので、セレクタ12は出力信号S₁₂として水晶系クロ
ックS_c2を選択する。また、“H"レベルのPLLロック信号
S_Rをインバータ22で“L"レベルにしてＤ入力としている
D-FF18は、その立下りに同期して、“L"レベルのＱ出力
となる。これにより、セレクタ13は、その“L"レベルを
選択して、アンドゲート21の出力信号S₂₁とする。

その後、水晶系クロックS_c2が一周期の開始時（t₂）
において立下るとD-FF14のQ_c出力が立上ってD-FF16〜19
に与えられる。すると、D-FF17のQ_c出力が“L"レベルと
なりD-FF18をセットする。このセットにより、D-FF18の
Ｑ出力は“H"レベルとなり、セレクタ13を介してアンド
ゲート21に与えられる。そしてアンドゲート21はリセッ
ト信号を含むナンドゲート20の出力信号S₂₀を信号S₂₁と
して出力する。

PLLロック信号S_Rがアンロック状態の“H"レベルより
ロック状態の“L"レベルに変化する時も同様に、切換わ
った後に最初に生成された水晶系クロックS_c2の立下が
りによるリセット信号と、そのトラッキングに生成され
たPLL系クロックS_c1の立下がりによるリセット信号との
間（t₃〜t₄）で切換制御回路11の出力S₂₁が“L"レベル
のリセット状態に保持される。

なお、上記実施例におけるタイミング発生回路はDAT
に適用可能なものとして説明したが、デジタルアンプ等
複数のクロック入力を有し、選択している装置ならばど
のようなものでも良く、上記実施例と同様の効果を奏す
る。

〔考案の効果〕

以上のように、この考案によれば選択指示信号が変化
した後、先のクロックの一周期終了時と後のクロックの
一周期開始時の間では、タイミング信号を生成せず、そ
の前後で生成するように構成したので、クロックの選択
切換時における不要な各種タイミング信号の発生を防止
し、それによる装置の誤動作等も防止できる効果があ
る。

【図面の簡単な説明】

第１図はこの考案の一実施例による回路構成図、第２図
は第１図中の切換制御回路の詳細な一具体例を示す回路
図、第３図は第２図に示した回路各部の信号波形図、第
４図は従来のDATシステムの記録系ブロック図、第５図
は従来のタイミング発生回路の回路構成図である。図中、10……計数タイミング回路、11……切換制御回
路。なお、図中同一符号は同一、又は相当部分を示す。

Claims

(57)【実用新案登録請求の範囲】

【請求項１】リセット信号により計算値をリセットし、
計数動作による計数値に応じたタイミング信号を生成す
る計数タイミング手段と、互いに位相の異なる複数のク
ロックと該クロックのいずれかを選択するための選択指
示信号を入力し、上記選択指示信号が変化した時から今
迄選択されていた上記クロックの一周期終了時迄は上記
計数タイミング手段による動作を引続き行なわせ、その
後新たに選択された上記クロックの一周期の開始時迄上
記計数タイミング手段をリセット状態に保持し、更にそ
の後、上記計数タイミング手段を動作させ、新たに選択
された上記クロックの一周期の開始毎に上記計数タイミ
ング手段をリセットする信号を出力する切換制御手段を
備えたタイミング発生回路。