JPS6249737A - クロツク信号再生配置 - Google Patents
クロツク信号再生配置Info
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- JPS6249737A JPS6249737A JP61187007A JP18700786A JPS6249737A JP S6249737 A JPS6249737 A JP S6249737A JP 61187007 A JP61187007 A JP 61187007A JP 18700786 A JP18700786 A JP 18700786A JP S6249737 A JPS6249737 A JP S6249737A
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- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、入力側が入力側子に接続され第1位相制御ル
ープを有する第1クロック信号再生器を具え、該第1位
相制御ループに第1゛発振信号を発生する第1電圧制御
発振器および該発振器の出力側に接続され第1再生クロ
ック信号を発生する第1分周器を設けて成るクロック信
号再生配置に関するものである。
ープを有する第1クロック信号再生器を具え、該第1位
相制御ループに第1゛発振信号を発生する第1電圧制御
発振器および該発振器の出力側に接続され第1再生クロ
ック信号を発生する第1分周器を設けて成るクロック信
号再生配置に関するものである。
この種クロック信号再生器はファンクシャウ第6巻19
83年、第61−68頁の論文゛′ファーゼンレーゲル
クライス(PLL)”に記載されており、この論文の
第2図には電圧制御発振器からの信号を分周器を経て位
相検波器に供給すると共にこの信号と入力信号との位相
差を決めるようにしだ位相制御ループが示されている。
83年、第61−68頁の論文゛′ファーゼンレーゲル
クライス(PLL)”に記載されており、この論文の
第2図には電圧制御発振器からの信号を分周器を経て位
相検波器に供給すると共にこの信号と入力信号との位相
差を決めるようにしだ位相制御ループが示されている。
この位相検波器では発生した位相差の信号を制御電圧回
路を経て電圧制御発振器に供給し、これにより電圧制御
発振器の出力周波数を位相差が減少するように変化させ
る。
路を経て電圧制御発振器に供給し、これにより電圧制御
発振器の出力周波数を位相差が減少するように変化させ
る。
しかし、かかるクロック信号再生器によれば適切な位ト
目精度の信頼し得る出力クロック信号を発生させること
ができる。特に、例えば制御電圧を欠陥のため電圧制御
発振器に供給しない場合にはこの発振器が“自走”状態
となる。
目精度の信頼し得る出力クロック信号を発生させること
ができる。特に、例えば制御電圧を欠陥のため電圧制御
発振器に供給しない場合にはこの発振器が“自走”状態
となる。
本発明の目的は、正確な位相で、信頼し得るフェイルセ
イフでシックの小さいクロック信号を発生するクロック
信号再生配置を提供せんとするにある。
イフでシックの小さいクロック信号を発生するクロック
信号再生配置を提供せんとするにある。
本発明は入力側が入力側子に接続され第1位相制御ルー
プを有する第1クロック信号再生器を具え、該第1位相
制御ループに第1発振信号を発生する第1電圧制御発振
器および該発振器の出力側に接続され第1再生クロック
信号を発生する第1分周器を設けて成るクロック信号再
生配置において、入力側が入力側子に接続され第2位相
制御ループを有する第2クロック信号再生器を具え、該
第2位相制御ループには第2発振信号を発生する第2電
圧制御発振器および該第2電圧制御発振器の出力側に接
続され前記第1再生クロック信号とほぼ同一周波数の第
2再生クロック信号を発生する第2分周器を設け、ほか
に、前記第1クロック信号再生器の出力側に接続され、
時間的位置が前記第1再生クロック信号の時間的位置に
関連し、持続期間が前記第1発振信号の持続期間に関連
する第1時間窓信号を発生する第1時間窓信号発生器と
、前記第2クロック信号再生器の出力側に接続され、時
間的位置が前記第2再生クロック信号の時間的位置に関
連し、持続期間が前記第2発振信号の持続期間に関連す
る第2時間窓信号を発生する第2時間窓信号発生器と、
前記両クロック信号再生器の一方の出力側に接続される
と共に第1および第2時間窓信号発生器の出力側に接続
され、両再生クロック信号間の位相差が前記両持間窓信
号の位置および持続期間により決まる所定のスレシホル
ド値を越えない限りにおいてのみ信頼し得る出力クロッ
ク信号を出力端子に発生する逐次監視回路とを具えるよ
うにしたことを特徴とする。
プを有する第1クロック信号再生器を具え、該第1位相
制御ループに第1発振信号を発生する第1電圧制御発振
器および該発振器の出力側に接続され第1再生クロック
信号を発生する第1分周器を設けて成るクロック信号再
生配置において、入力側が入力側子に接続され第2位相
制御ループを有する第2クロック信号再生器を具え、該
第2位相制御ループには第2発振信号を発生する第2電
圧制御発振器および該第2電圧制御発振器の出力側に接
続され前記第1再生クロック信号とほぼ同一周波数の第
2再生クロック信号を発生する第2分周器を設け、ほか
に、前記第1クロック信号再生器の出力側に接続され、
時間的位置が前記第1再生クロック信号の時間的位置に
関連し、持続期間が前記第1発振信号の持続期間に関連
する第1時間窓信号を発生する第1時間窓信号発生器と
、前記第2クロック信号再生器の出力側に接続され、時
間的位置が前記第2再生クロック信号の時間的位置に関
連し、持続期間が前記第2発振信号の持続期間に関連す
る第2時間窓信号を発生する第2時間窓信号発生器と、
前記両クロック信号再生器の一方の出力側に接続される
と共に第1および第2時間窓信号発生器の出力側に接続
され、両再生クロック信号間の位相差が前記両持間窓信
号の位置および持続期間により決まる所定のスレシホル
ド値を越えない限りにおいてのみ信頼し得る出力クロッ
ク信号を出力端子に発生する逐次監視回路とを具えるよ
うにしたことを特徴とする。
本発明クロック信号再生配置の好適な例では、逐次監視
回路は、各々がデータ信号入力側子、データ信号出力端
子およびクロック信号入力側子を有する2段の縦続接続
シフトレジスタ段より成る第1シフトジスタを具え、第
1シフトレジスタ段のデータ信号入力側子を前記第1分
周器の出力側に接続し、第1シフトレジスタ段のクロッ
ク信号入力側子を第2時間窓信号発生器の出力端子に接
続し、第2シフトレジスタ段のクロック信号入力側子を
前記第1時間窓信号発生器の出力側に接続するようにし
たことを特徴とする。
回路は、各々がデータ信号入力側子、データ信号出力端
子およびクロック信号入力側子を有する2段の縦続接続
シフトレジスタ段より成る第1シフトジスタを具え、第
1シフトレジスタ段のデータ信号入力側子を前記第1分
周器の出力側に接続し、第1シフトレジスタ段のクロッ
ク信号入力側子を第2時間窓信号発生器の出力端子に接
続し、第2シフトレジスタ段のクロック信号入力側子を
前記第1時間窓信号発生器の出力側に接続するようにし
たことを特徴とする。
従って監視回路は、それ自体を監視し、これによりフェ
イルセイフ作動を行い、信頼性の高い順序回路として配
設するのが好適である。
イルセイフ作動を行い、信頼性の高い順序回路として配
設するのが好適である。
本発明クロック信号再生回路配置の他の好適な例では第
1時間窓信号発生器は、3段の縦続接続シフトレジスタ
段を有する第2シフトレジスタと、入力側が前記第2お
よび第3シフトレジスタ段の出力側に接続された第1排
他的OR回路とを具え、前記第2時間窓信号発生器は2
段の縦続接続シフトレジスタ段を有する第3シフトレジ
スタと、入力側が前記第1および第2シフトレジスタ役
の出力側に接続された第2排他的OR回路とを具え、第
2シフトレジスタの順次のシフトレジスタ段を前記第1
電圧制御発振器により発生する発振信号によってクロッ
ク作動させ、第3シフトレジスタの順次のシフトレジス
タ段を前記第2電圧制御発振器により発生する発振信号
によってクロック作動させ、第1および第2発振器号の
周期をほぼ同一とし得るようにする。
1時間窓信号発生器は、3段の縦続接続シフトレジスタ
段を有する第2シフトレジスタと、入力側が前記第2お
よび第3シフトレジスタ段の出力側に接続された第1排
他的OR回路とを具え、前記第2時間窓信号発生器は2
段の縦続接続シフトレジスタ段を有する第3シフトレジ
スタと、入力側が前記第1および第2シフトレジスタ役
の出力側に接続された第2排他的OR回路とを具え、第
2シフトレジスタの順次のシフトレジスタ段を前記第1
電圧制御発振器により発生する発振信号によってクロッ
ク作動させ、第3シフトレジスタの順次のシフトレジス
タ段を前記第2電圧制御発振器により発生する発振信号
によってクロック作動させ、第1および第2発振器号の
周期をほぼ同一とし得るようにする。
従ってスレシホルド値が第1および第2発振器の信号の
周期の172に等しくなり、これによりこの周期を適当
に選定することと相俟って出力クロック信号の位相精度
を任意の所望値に調整することができる。
周期の172に等しくなり、これによりこの周期を適当
に選定することと相俟って出力クロック信号の位相精度
を任意の所望値に調整することができる。
図面につき本発明を説明する。
第1図は、ディジタル情報処理システム、例えばディジ
タル電話交換機に使用するに好適なりロック信号再生配
置1を示す。特にかかるシステムにおいてはクロック信
号を再生する。一般に理想的な信号伝送でないために歪
む傾向にあるこれらクロック信号のパルスは再生時に形
状、振幅および位相(タイミング)を正しくする。
タル電話交換機に使用するに好適なりロック信号再生配
置1を示す。特にかかるシステムにおいてはクロック信
号を再生する。一般に理想的な信号伝送でないために歪
む傾向にあるこれらクロック信号のパルスは再生時に形
状、振幅および位相(タイミング)を正しくする。
例えば再生は、一般に既知の位相制御ループ(PPいを
具えるクロック信号再生器2−1によって行う。
具えるクロック信号再生器2−1によって行う。
クロック信号再生器2−1は、周波数が例えば8゜19
2 +、1 Hzの第1発振器号を発生する第1電圧制
御発振器3−1と、周波数が4 kHzの第1再生クロ
ック信号を発生する除数が例えば2048の第1分周器
4−1とを具える。第1発振器の周波数と除数との商を
適宜選定してこの商が第1再生クロック信号の周波数に
等しくなるようにし、この周波数は入力側子18に供給
して再生すべきクロック信号の周波数に等しくする。
2 +、1 Hzの第1発振器号を発生する第1電圧制
御発振器3−1と、周波数が4 kHzの第1再生クロ
ック信号を発生する除数が例えば2048の第1分周器
4−1とを具える。第1発振器の周波数と除数との商を
適宜選定してこの商が第1再生クロック信号の周波数に
等しくなるようにし、この周波数は入力側子18に供給
して再生すべきクロック信号の周波数に等しくする。
又、クロック信号再生器2−1は人力クロック信号およ
び第1再生クロック信号が供給される位相検波器5−1
と、制御電圧を発生し位相検波器5−1により検出され
た入力クロック信号と第1再生クロック信号との位相差
に依存して電圧制御発振器3−1を再同調する第1積分
器6−1とを具える。
び第1再生クロック信号が供給される位相検波器5−1
と、制御電圧を発生し位相検波器5−1により検出され
た入力クロック信号と第1再生クロック信号との位相差
に依存して電圧制御発振器3−1を再同調する第1積分
器6−1とを具える。
関連する位相制御ループが不良となり、その結果、例え
ば入力クロック信号と関連する再生クロック信号との位
相差が正しく調整されていない場合には再生クロック信
号の位相が許容し得ない程度にドリフトし始めるように
なる。
ば入力クロック信号と関連する再生クロック信号との位
相差が正しく調整されていない場合には再生クロック信
号の位相が許容し得ない程度にドリフトし始めるように
なる。
これを補償するために第2クロック信号再生器2−2を
第1クロック信号再生器と並列に配設し、この第2クロ
ック信号再生器2−2にも入力クロック信号を供給する
。この第2クロック信号再生器2−2は第1クロック信
号再生器と同一の構成とするのが好適である。第2クロ
ック信号再生器2−2は、位相検波器5−2と、積分器
6−2と、電圧制御発振器3−2と、分周器4−2とを
具え、これら回路素子を第1クロック信号再生器2−1
の場合と同様に配設する。
第1クロック信号再生器と並列に配設し、この第2クロ
ック信号再生器2−2にも入力クロック信号を供給する
。この第2クロック信号再生器2−2は第1クロック信
号再生器と同一の構成とするのが好適である。第2クロ
ック信号再生器2−2は、位相検波器5−2と、積分器
6−2と、電圧制御発振器3−2と、分周器4−2とを
具え、これら回路素子を第1クロック信号再生器2−1
の場合と同様に配設する。
本例では第2電圧制御発振器3−2によって第1電圧制
御発振器の第1発振信号と同一周波数およびほぼ同一位
相の第2発振信号を発生すると共に第2分周器4−2に
よって第1再生クロック信号と同一周波数およびほぼ同
一位相の第2再生クロック信号を発生する。
御発振器の第1発振信号と同一周波数およびほぼ同一位
相の第2発振信号を発生すると共に第2分周器4−2に
よって第1再生クロック信号と同一周波数およびほぼ同
一位相の第2再生クロック信号を発生する。
又、両再生クロック信号および両発振信号はダイナミッ
ク順序回路の形態の論理回路7に供給する。これにより
回路の状態が入力変数の瞬時値に依存するだけでなく過
去の入力変数の瞬時値にも依存する論理回路を構成する
。論理回路7は第1時間窓器号発生器8と、第2時間窓
器号発生器9と、監視回路10とを具える。第1時間窓
器号発生器8は3段型のシフトレジスタ11−1〜11
−3と、反転器13と、排他的OR回路の形態の読取り
回路12とを具える。
ク順序回路の形態の論理回路7に供給する。これにより
回路の状態が入力変数の瞬時値に依存するだけでなく過
去の入力変数の瞬時値にも依存する論理回路を構成する
。論理回路7は第1時間窓器号発生器8と、第2時間窓
器号発生器9と、監視回路10とを具える。第1時間窓
器号発生器8は3段型のシフトレジスタ11−1〜11
−3と、反転器13と、排他的OR回路の形態の読取り
回路12とを具える。
第1,2および3図に示す文字記号は第1図のクロック
信号再生配置1に発生し得る信号を表わす。
信号再生配置1に発生し得る信号を表わす。
第1再生クロック信号至は第1シフトレジスタ段11−
1のデータ信号入力側子20に供給する。順次の3段の
シフトレジスタ11−1〜11−3は第1発振信号aに
より直接又は反転器13を経て順次クロック動作させる
。これがため第1再生クロック信号至は、第2図に示す
ように第1発振信号の1/2周期宛互いに順次シフトさ
れた信号刈、工および」を形成するように処理される。
1のデータ信号入力側子20に供給する。順次の3段の
シフトレジスタ11−1〜11−3は第1発振信号aに
より直接又は反転器13を経て順次クロック動作させる
。これがため第1再生クロック信号至は、第2図に示す
ように第1発振信号の1/2周期宛互いに順次シフトさ
れた信号刈、工および」を形成するように処理される。
第2シフトレジスタ段11−2および第3シフトレジス
タ段11−3に発生する信号上および」を排他的OR回
路12に供給し、これにより時間窓信号上g−を発生さ
せるようにする。第2時間窓器号発生器9は2段型シフ
トレジスタ14〜1. 14−2と、反転器16と、排
他的OR回路15の形態の読取り回路15とを具える。
タ段11−3に発生する信号上および」を排他的OR回
路12に供給し、これにより時間窓信号上g−を発生さ
せるようにする。第2時間窓器号発生器9は2段型シフ
トレジスタ14〜1. 14−2と、反転器16と、排
他的OR回路15の形態の読取り回路15とを具える。
第2再生クロック信号工を第1シフトレジスタ段14−
1のデータ信号入力側子21に供給する。2個の順次の
シフトレジスタ段14−1.14−2は第2発振信号ユ
により直接又は反転器16を経てクロック作動させる。
1のデータ信号入力側子21に供給する。2個の順次の
シフトレジスタ段14−1.14−2は第2発振信号ユ
により直接又は反転器16を経てクロック作動させる。
これがため第2再生クロック信号工は、第2発振信号ユ
の1/2周期宛順次シフトレされた信号Sおよびtを形
成するように処理される。これら信号上および」も信号
eおよびfと同様に時間窓信号発生器9および排他的O
R回路15で処理されて第2時間窓器号−翌一を形成す
る。
の1/2周期宛順次シフトレされた信号Sおよびtを形
成するように処理される。これら信号上および」も信号
eおよびfと同様に時間窓信号発生器9および排他的O
R回路15で処理されて第2時間窓器号−翌一を形成す
る。
クロック信号再生器2−1.2−2が正しく作動する場
合には再生クロック信号C,rはその位相が等しく、第
2図に示すように作動する。この場合には発振信号旦、
iはその周期および位相が互いに等しい。第1再生クロ
ック信号工は3段のシフトレジスタ11−1〜11−3
を経てシフトされ、第2再生クロック信号rは2段のシ
フトレジスタ14−1.14−2を経てシフトされる。
合には再生クロック信号C,rはその位相が等しく、第
2図に示すように作動する。この場合には発振信号旦、
iはその周期および位相が互いに等しい。第1再生クロ
ック信号工は3段のシフトレジスタ11−1〜11−3
を経てシフトされ、第2再生クロック信号rは2段のシ
フトレジスタ14−1.14−2を経てシフトされる。
これらシフトレジスタ段は周期が等しい発振信号により
クロック作動するため、時間窓信号ユおよびUの位相差
も上記周期の172となる。
クロック作動するため、時間窓信号ユおよびUの位相差
も上記周期の172となる。
第1時間窓器号−9,の幅T1は第1発振信号旦の周期
に一致し、第2時間窓器号Uの幅T2は第2発振信号ユ
の周期に一致する。第2図に示す作動は発振信号旦、ユ
の周期が等しい場合を示し、この際これら幅はT1=T
2となる。監視回路10には2役型のシフトレジスタ1
7−1.17−2を設ける。順次処理を行うためには第
1クロック信号再生器2−1から発生する第1再生クロ
ック信号Cを第1シフトレジスタ段17−1のデータ信
号入力側子22に供給し、この第1シフトレジスタ段を
第2クロック信号再生器2−2から取出した第2時間窓
器号Uによりクロック作動させるようにする。第2図の
タイムチャートでは第1シフトレジスタ1t7−iの出
力を信号上で示す。例えば故障等により第2クロック信
号再生器2−2 により生ずる信号上およびユに対し第
1クロック信号再生器2−1により生ずる信号Cおよび
旦の位相がずれる場合には次に示す3つの異なる状態が
発生し得るようになる。
に一致し、第2時間窓器号Uの幅T2は第2発振信号ユ
の周期に一致する。第2図に示す作動は発振信号旦、ユ
の周期が等しい場合を示し、この際これら幅はT1=T
2となる。監視回路10には2役型のシフトレジスタ1
7−1.17−2を設ける。順次処理を行うためには第
1クロック信号再生器2−1から発生する第1再生クロ
ック信号Cを第1シフトレジスタ段17−1のデータ信
号入力側子22に供給し、この第1シフトレジスタ段を
第2クロック信号再生器2−2から取出した第2時間窓
器号Uによりクロック作動させるようにする。第2図の
タイムチャートでは第1シフトレジスタ1t7−iの出
力を信号上で示す。例えば故障等により第2クロック信
号再生器2−2 により生ずる信号上およびユに対し第
1クロック信号再生器2−1により生ずる信号Cおよび
旦の位相がずれる場合には次に示す3つの異なる状態が
発生し得るようになる。
第1の状態では第1再生クロック信号Cのパルスは時間
的にみて、第2時間窓器号Uの第1立上り縁U′の前に
完全に位置する。
的にみて、第2時間窓器号Uの第1立上り縁U′の前に
完全に位置する。
第2の状態では第1再生クロック信号Cのパルスは、時
間的にみて、第2時間窓器号Uの第2立上り緑u′の後
に完全に位置する。
間的にみて、第2時間窓器号Uの第2立上り緑u′の後
に完全に位置する。
これら双方の状態では信号Cおよびaと信号rおよび−
9,との位相差が著しく大きく従って第1再生クロック
信号Cは監視回路10の第1シフトレジスタ段17−1
を経てもスイッチされず、その結果信号Xは論理値“0
”に保持されたままとなる。第1再生クロック信号Cお
よび第2再生クロック信の周期T1の半周期以上進んで
いる場合には第1の状態が発生し、第1再生クロック信
号工が第2再生クロック信号工よりも第2発復信号ユの
周期T2の1.5倍以上遅れる場合には第2の状態が発
生する。
9,との位相差が著しく大きく従って第1再生クロック
信号Cは監視回路10の第1シフトレジスタ段17−1
を経てもスイッチされず、その結果信号Xは論理値“0
”に保持されたままとなる。第1再生クロック信号Cお
よび第2再生クロック信の周期T1の半周期以上進んで
いる場合には第1の状態が発生し、第1再生クロック信
号工が第2再生クロック信号工よりも第2発復信号ユの
周期T2の1.5倍以上遅れる場合には第2の状態が発
生する。
第2図に示す状態では信号λは第2シフトレジスタ段1
7−2の信号入力側子に供給される。この第2シフトレ
ジスタ段17−2は第1時間窓器号ユによりクロック作
動して出力端子19に出力信号yを発生する。
7−2の信号入力側子に供給される。この第2シフトレ
ジスタ段17−2は第1時間窓器号ユによりクロック作
動して出力端子19に出力信号yを発生する。
上述した2つの状態のうちの一方により論理値“0”の
信号Xを発生する場合には第2シフトレジスタ段17−
2によっても論理値II O11を有する出力信号■を
発生する。これら2つの状態では第1再生クロック信号
−9−は出力端子19に現われない。
信号Xを発生する場合には第2シフトレジスタ段17−
2によっても論理値II O11を有する出力信号■を
発生する。これら2つの状態では第1再生クロック信号
−9−は出力端子19に現われない。
しかし、第1クロック信号再生器2−1からの信号至お
よびaと、第2クロック信号再生器2−2からの信号上
および−9,との位相差に対し、第3の状態を得ること
もできる。第3図に1例を示すこの第3の状態は、第1
再生クロック信号Cが第2再生クロック信号工よりも第
2発復信号ユの周期T2の1/2倍以上且つ1.5倍以
下遅延する場合に発生する。
よびaと、第2クロック信号再生器2−2からの信号上
および−9,との位相差に対し、第3の状態を得ること
もできる。第3図に1例を示すこの第3の状態は、第1
再生クロック信号Cが第2再生クロック信号工よりも第
2発復信号ユの周期T2の1/2倍以上且つ1.5倍以
下遅延する場合に発生する。
本例では第1再生クロック信号至の値を、第2時間窓器
号ユの立上り縁U′およdu′で監視回路10の信号上
に割当てる。次いで信号上を第1時間窓器号工g−の立
上り縁g’、g’でクロック作動させた後出力信号lに
論理値“1”を与えるようにする。本例では2つの分周
器4−1.4−2が異なる発振信号旦、ユの2048周
期を更に計数した後に発生するかかる状態を第3図の破
線の右側に示す。
号ユの立上り縁U′およdu′で監視回路10の信号上
に割当てる。次いで信号上を第1時間窓器号工g−の立
上り縁g’、g’でクロック作動させた後出力信号lに
論理値“1”を与えるようにする。本例では2つの分周
器4−1.4−2が異なる発振信号旦、ユの2048周
期を更に計数した後に発生するかかる状態を第3図の破
線の右側に示す。
第2時間窓器号−易、の立上り縁u’、u’では信号上
は第1再生クロック信号至の値となる。この信号−3,
は第2図に示す状態の信号の場合とは逆となる。この信
号上を立上りRg’、g’でクロック作動させると出力
信号lは論理値“1”のままとなる。これがため、この
第3の状態、即ち上述した位相差では第1再生クロック
信号至も出力端子19に現われなくなる。
は第1再生クロック信号至の値となる。この信号−3,
は第2図に示す状態の信号の場合とは逆となる。この信
号上を立上りRg’、g’でクロック作動させると出力
信号lは論理値“1”のままとなる。これがため、この
第3の状態、即ち上述した位相差では第1再生クロック
信号至も出力端子19に現われなくなる。
上述した状態を要約するに、再生クロック信号至および
工の位相差が2個の再生信号a、−q、の1/2周期に
等しいスレシホルド値よりも低い場合にのみ第1再生ク
ロック信号−9−を出力端子19に発生するクロック信
号再生配置1を設ける。これがため、出力端子19には
信頼性が高く、フェイルセイフでジッタの少ない再生出
力信号yを得ることができ、この出力信号を例えばディ
ジクル情報処理システムのクロック信号として用いるこ
とができる。このスレシホルド値は、分周器4−1.4
−2の除数を選定することと相俟って発振信号a、qの
周波数を選定することによって簡単に選定することがで
きる。特にこのスレシホルド値を減少することにより出
力信号lの位相を監視する精度を増大することができる
。
工の位相差が2個の再生信号a、−q、の1/2周期に
等しいスレシホルド値よりも低い場合にのみ第1再生ク
ロック信号−9−を出力端子19に発生するクロック信
号再生配置1を設ける。これがため、出力端子19には
信頼性が高く、フェイルセイフでジッタの少ない再生出
力信号yを得ることができ、この出力信号を例えばディ
ジクル情報処理システムのクロック信号として用いるこ
とができる。このスレシホルド値は、分周器4−1.4
−2の除数を選定することと相俟って発振信号a、qの
周波数を選定することによって簡単に選定することがで
きる。特にこのスレシホルド値を減少することにより出
力信号lの位相を監視する精度を増大することができる
。
本発明によればクロック信号再生配置の信号を逐次処理
するため、システムの故障により生ずる信頼性の乏しい
クロック信号が出力端子19に出力信号として発生する
のを防止することができる。
するため、システムの故障により生ずる信頼性の乏しい
クロック信号が出力端子19に出力信号として発生する
のを防止することができる。
例えば、ブレークダウンにより第1時間窓器号ユによっ
て論理値“0”又は“1”を連続して保持する場合には
出力端子19にクロック信号が現われなくなる。例えば
信号tが論理値“0”又は“1”を連続して保持する場
合にも上述した所と同様の状態が発生する。
て論理値“0”又は“1”を連続して保持する場合には
出力端子19にクロック信号が現われなくなる。例えば
信号tが論理値“0”又は“1”を連続して保持する場
合にも上述した所と同様の状態が発生する。
クロック信号再生配置1を逆に配置して2つの時間窓信
号quにより第1再生クロック信号至を逐次監視するこ
とができる。斯様に作動することによりクロック信号再
生配置1によってそれ自体を監視し、これによりフエイ
セイフ作動を行い且つ外部テストを省略し得るようにす
る。
号quにより第1再生クロック信号至を逐次監視するこ
とができる。斯様に作動することによりクロック信号再
生配置1によってそれ自体を監視し、これによりフエイ
セイフ作動を行い且つ外部テストを省略し得るようにす
る。
本発明クロック信号再生配置1は1個のICに組込み得
るディジ221回路を用いて形成することができる。
るディジ221回路を用いて形成することができる。
本発明では論理回路7に組込まれたシフトレジスタは、
各クロック入力側子に供給される信号の豆上り縁に応答
するシフトレジスタ段11−1〜11−3゜14−1.
14−2. 17−1. 17−2を具えるものとして
説明した。しかし、正論理又は負論理が用いられること
に関係なく立下り縁に応答するシフトレジスタを用いる
こともできる。
各クロック入力側子に供給される信号の豆上り縁に応答
するシフトレジスタ段11−1〜11−3゜14−1.
14−2. 17−1. 17−2を具えるものとして
説明した。しかし、正論理又は負論理が用いられること
に関係なく立下り縁に応答するシフトレジスタを用いる
こともできる。
特にこれらシフトレジスタとして゛縁部トリガ型u D
−フリップフロップを用いることができる。
−フリップフロップを用いることができる。
或いは又クロック信号として本発明で用いるクロック信
号の周波数以外の周波数のクロック信号、又は電圧制御
発振器3−1.3−2からの発振信号a。
号の周波数以外の周波数のクロック信号、又は電圧制御
発振器3−1.3−2からの発振信号a。
qの周波数以外の周波数の信号と、分周器4−1.4−
2の除数以外の除数とを組合せて形成したクロック信号
を用いることができる。
2の除数以外の除数とを組合せて形成したクロック信号
を用いることができる。
第1図は本発明クロック信号再生配置の構成を示すブロ
ック図、 第2図は第1図のクロック信号再生配置の種々の個所の
信号波形を示す時間ダイアグラム、第3図は第2図の信
号を適宜選択した場合の信号波形を示す時間ダイアグラ
ムである。 1・・・クロック信号再生配置 2−1・・・クロック信号再生器 2−2・・・第2クロック信号再生器 3−1・・・第1電圧制御発振器 3−2・・・第2電圧制御発振器 4−1・・・第1分周器 4−2・・・第2分周器
5−1・・・位相検波器 5−2・・・位相検波器
6−1・・・第1積分器 6−2・・・積分器7・
・・論理回路 訃・・第1時間窓器号発生器 9・・・第2時間窓器号発生器 10・・・監視回路 11−1・・・シフトレ
ジスタ11−2・・・シフトレジスタ 11−3・・・
シフトレジスタ12・・・排他的OR回路 13・
・・反転器14−1・・・シフトレジスタ 14−2・
・・シフトレジスタ15・・・排他的OR回路 1
6・・・反転器17−1・・・シフトレジスタ 17−
2・・・シフトレジスタ18・・・入力側子
19・・・出力端子20・・・データ信号入力側子(1
1−1)21・・・データ信号入力側子(14−1)2
2・・・データ信号入力側子(17−1)特許出願人
エヌ・ベー・フィリップス・フルーイランペンツアフ
リケン
ック図、 第2図は第1図のクロック信号再生配置の種々の個所の
信号波形を示す時間ダイアグラム、第3図は第2図の信
号を適宜選択した場合の信号波形を示す時間ダイアグラ
ムである。 1・・・クロック信号再生配置 2−1・・・クロック信号再生器 2−2・・・第2クロック信号再生器 3−1・・・第1電圧制御発振器 3−2・・・第2電圧制御発振器 4−1・・・第1分周器 4−2・・・第2分周器
5−1・・・位相検波器 5−2・・・位相検波器
6−1・・・第1積分器 6−2・・・積分器7・
・・論理回路 訃・・第1時間窓器号発生器 9・・・第2時間窓器号発生器 10・・・監視回路 11−1・・・シフトレ
ジスタ11−2・・・シフトレジスタ 11−3・・・
シフトレジスタ12・・・排他的OR回路 13・
・・反転器14−1・・・シフトレジスタ 14−2・
・・シフトレジスタ15・・・排他的OR回路 1
6・・・反転器17−1・・・シフトレジスタ 17−
2・・・シフトレジスタ18・・・入力側子
19・・・出力端子20・・・データ信号入力側子(1
1−1)21・・・データ信号入力側子(14−1)2
2・・・データ信号入力側子(17−1)特許出願人
エヌ・ベー・フィリップス・フルーイランペンツアフ
リケン
Claims (1)
- 【特許請求の範囲】 1、入力側が入力端子に接続され第1位相制御ループを
有する第1クロック信号再生器を具え、該第1位相制御
ループに第1発振信号を発生する第1電圧制御発振器お
よび該発振器の出力側に接続され第1再生クロック信号
を発生する第1分周器を設けて成るクロック信号再生配
置において、入力側が入力端子に接続され第2位相制御
ループを有する第2クロック信号再生器を具え、該第2
位相制御ループには第2発振信号を発生する第2電圧制
御発振器および該第2電圧制御発振器の出力側に接続さ
れ前記第1再生クロック信号とほぼ同一周波数の第2再
生クロック信号を発生する第2分周器を設け、ほかに、
前記第1クロック信号再生器の出力側に接続され、時間
的位置が前記第1再生クロック信号の時間的位置に関連
し、持続期間が前記第1発振信号の持続期間に関連する
第1時間窓信号を発生する第1時間窓信号発生器と、前
記第2クロック信号再生器の出力側に接続され、時間的
位置が前記第2再生クロック信号の時間的位置に関連し
、持続期間が前記第2発振信号の持続期間に関連する第
2時間窓信号を発生する第2時間窓信号発生器と、前記
両クロック信号再生器の一方の出力側に接続されると共
に第1および第2時間窓信号発生器の出力側に接続され
、両再生クロック信号間の位相差が前記両時間窓信号の
位置および持続期間により決まる所定のスレシホルド値
を越えない限りにおいてのみ信頼し得る出力クロック信
号を出力端子に発生する逐次監視回路とを具えるように
したことを特徴とするクロック信号再生配置。 2、逐次監視回路は、各々がデータ信号入力端子、デー
タ信号出力端子およびクロック信号入力端子を有する2
段の縦続接続シフトレジスタ段より成る第1シフトジス
タを具え、第1シフトレジスタ段のデータ信号入力端子
を前記第1分周器の出力側に接続し、第1シフトレジス
タ段のクロック信号入力端子を第2時間窓信号発生器の
出力端子に接続し、第2シフトレジスタ段のクロック信
号入力端子を前記第1時間窓信号発生器の出力側に接続
するようにしたことを特徴とする特許請求の範囲第1項
に記載のクロック信号再生配置。 3、第1時間窓信号発生器は、3段の縦続接続シフトレ
ジスタ段を有する第2シフトレジスタと、入力側が前記
第2および第3シフトレジスタ段の出力側に接続された
第1排他的OR回路とを具え、前記第2時間窓信号発生
器は2段の縦続接続シフトレジスタ段を有する第3シフ
トレジスタと、入力側が前記第1および第2シフトレジ
スタ段の出力側に接続された第2排他的OR回路とを具
え、第2シフトレジスタの順次のシフトレジスタ段を前
記第1電圧制御発振器により発生する発振信号によって
クロック作動させ、第3シフトレジスタの順次のシフト
レジスタ段を前記第2電圧制御発振器により発生する発
振信号によってクロック作動させ、第1および第2発振
信号の周期をほぼ同一としたことを特徴とする特許請求
の範囲第1項又は第2項に記載のクロック信号再生配置
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8502234 | 1985-08-13 | ||
NL8502234A NL8502234A (nl) | 1985-08-13 | 1985-08-13 | Kloksignaalinrichting voor het regeneren van een kloksignaal. |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6249737A true JPS6249737A (ja) | 1987-03-04 |
Family
ID=19846415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61187007A Pending JPS6249737A (ja) | 1985-08-13 | 1986-08-11 | クロツク信号再生配置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4686482A (ja) |
EP (1) | EP0214676B1 (ja) |
JP (1) | JPS6249737A (ja) |
DE (1) | DE3670741D1 (ja) |
NL (1) | NL8502234A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4835481A (en) * | 1986-09-30 | 1989-05-30 | Siemens Aktiengesellschaft | Circuit arrangement for generating a clock signal which is synchronous in respect of frequency to a reference frequency |
JPS63238714A (ja) * | 1986-11-26 | 1988-10-04 | Hitachi Ltd | クロック供給システム |
FR2627653B1 (fr) * | 1988-02-18 | 1994-04-08 | Alcatel Thomson Faisceaux Hertzi | Procede d'asservissement de l'instant de regeneration dans une transmission numerique utilisant une modulation de porteuse selon deux axes en quadrature et dispositif de mise en oeuvre de ce procede |
US5095280A (en) * | 1990-11-26 | 1992-03-10 | Integrated Circuit Systems, Inc. | Dual dot clock signal generator |
TW242204B (ja) * | 1991-12-09 | 1995-03-01 | Philips Nv | |
US5481573A (en) * | 1992-06-26 | 1996-01-02 | International Business Machines Corporation | Synchronous clock distribution system |
US5486783A (en) * | 1994-10-31 | 1996-01-23 | At&T Corp. | Method and apparatus for providing clock de-skewing on an integrated circuit board |
JPH08316805A (ja) * | 1995-05-16 | 1996-11-29 | Nec Corp | 周波数差検出回路 |
US6182236B1 (en) * | 1998-08-26 | 2001-01-30 | Compaq Computer Corporation | Circuit and method employing feedback for driving a clocking signal to compensate for load-induced skew |
US7124221B1 (en) | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
JP4236998B2 (ja) * | 2003-02-19 | 2009-03-11 | 株式会社神戸製鋼所 | 発振器 |
US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3849733A (en) * | 1973-05-23 | 1974-11-19 | Bell Telephone Labor Inc | Interface apparatus for receiving and monitoring pilot signals which control a timing signal generator |
GB2040128B (en) * | 1978-12-11 | 1983-03-09 | Racal Ltd | Signal processing circuits |
GB2120878B (en) * | 1982-05-07 | 1985-11-06 | Philips Electronic Associated | Phase-locked-loops |
-
1985
- 1985-08-13 NL NL8502234A patent/NL8502234A/nl not_active Application Discontinuation
- 1985-10-07 US US06/785,308 patent/US4686482A/en not_active Expired - Fee Related
-
1986
- 1986-07-23 DE DE8686201306T patent/DE3670741D1/de not_active Expired - Lifetime
- 1986-07-23 EP EP86201306A patent/EP0214676B1/en not_active Expired
- 1986-08-11 JP JP61187007A patent/JPS6249737A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US4686482A (en) | 1987-08-11 |
EP0214676A1 (en) | 1987-03-18 |
DE3670741D1 (de) | 1990-05-31 |
EP0214676B1 (en) | 1990-04-25 |
NL8502234A (nl) | 1987-03-02 |
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