JPH04192722A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフェーズ・ロンクド・ループ（以下、Ｐ　１．
、１．、、　（Ｐ　ｈａｓｅ　　Ｌ　ｏｃｋｅｄ　　Ｌ
　ｏｏｐ　）　という）回路及びそれを用いるデータ再
生装置に関する。

〔従来の技術］ Ｐ　Ｌ　Ｌ回路は、位相比較器により入力信号と電圧制
御発振器（以下、ＶＣＯと記す）の出力信号との位相比
較を行い、その位相差に応じた電圧をＶＣＯにフィート
バンクし、位相差を一定に保つようにして、入力信号か
らクロ、ツクを再生するものである。

Ｐ　Ｌ　Ｌ回路の位相比較器としては、様々なものがあ
るが、例えば、特開昭６１−１１１７２４号公報記載の
ように、イクスクルーシブ・オア（以下、ＥＯＲという
）を用いたものが報告されている。

〔発明が解決しようとする課題〕

上記従来技術では、位相比較器としてＥＯＲを用いてい
るで、同期状態でも位相比較器はキャリア（直流成分を
伝送させるための矩形波）を出力することになり、その
ため、ＶＣＯの出力にジ・ンタを生じるという問題があ
った。特に、位相比較器がＣＭＯ３で構成されている場
合には、キ→・リアの振幅が電源電圧Ｖ＋＋ｏ　（Ｖｒ
−ｒ　）と等しくなり、大きいので、より以上にジッタ
を生じることとなる。

この様なジッタを抑えるためには、ループフィルタによ
り、キャリアの振幅をできる限り抑えれば良いが、キャ
リアの周波数が非同期時に生しるビート成分（キャリア
の平均レベル）の周波°数と近いため、キャリアの振幅
を抑えようとすると、このビー１−成分の振幅も抑えら
れてしまい、その結果、広いキャプチャレンジを確保す
ることができなくなってしまうという問題があった。

本発明の目的は、広いキャプチャレンジを有しながら、
同期時のジッタが問題とならず、また、ループフィルタ
の設計が容易な位相比較器を持つＰ　１．、　Ｌ回路を
提供するごとにある。

〔課題を解決するための手段〕

１−記問題を解決するため、ＥＯＲの位相比較結果と、
上記結果に対して２π／ｎづつ位相がずれた信号をｎ個
加算し、その結果を位相比較器の出力とするようにした
。

〔作用］ 上記により、非同期時に生じるビート成分の振幅、周波
数は従来のＴＥＯＲのみの場合と同じで、同期時に問題
となるキャリアの周波数はｎ倍、振幅Ｌｔ：　１　／　
ｎとなるため、ループフィルタの設計が容易で、広いキ
ャプチャレンジを確保したまま、キャリアを抑圧し、ジ
ッタを減らすことができる。

〔実施例〕

第１図に本発明の一実施例を示す。

第１図において、１は入力端子、２は位相比較器、２１
３，２１４はπ／２移相器、２０７，２０８はＥＯＲ１
２０９，２１０は抵抗、２１１ばバッファ、３はループ
フィルタ、４はアンプ、５は■ＣＯである。

第２図は第１図の動作タイミングを示すタイミング図で
あり、以下、第２図を用いて第１図の回路の動作を説明
する。

入力端子１から入力したディジタル信号Ｓ、。をπ／２
移相器２１３に入力し、π／２位相のずれた信号Ｓ、を
得る。同様に、ＶＣＯ５の出力Ｓ７をπ／２移相器２１
３に入力し、π／２位相のずれた信号Ｓ、を得る。

Ｓ、、、とＳｖをＥＯＲ２０７で位相比較したＳｅｔと
、π／２移相器２１３，２１４の出力Ｓｂ、ＳｄをＥＯ
Ｒ２０８で位相比較したＳｅ２と、を加算し、得られた
ＳＰを位相比較器２の出力とする。位相比較器２の出力
をループフィルタ３で帯域制限し、アンプ４で増幅、Ｖ
ＣＯ５に入力しＰ　Ｉ−Ｌ回路を構成する。

位相比較器２がＣＭＯ３の場合、同期状態では位相比較
器２の出力は直流電圧ＶＤ１１／　２　（ＶＤＤ　：電
源電圧）となり、入力の位相が破線のように進んだとす
ると、位相比較器２の出力はＳｐ□のようにＶｎｎ／２
〜ＶＤＤの矩形波となり、ＶＣＯ５の周波数を上げ、位
相を合わせる。また、位相が遅れた場合には、０〜ＶＤ
Ｄ／２の矩形波となり、ＶＣ０５の周波数を下げ、位相
を合わせる。

従って、この位相比較器２では、非同期時のビー　１−
成分の振幅２周波数はそれぞれ従来のＦＯＲのみのもの
と同じであるが、ギヤリアの振幅が従来のＦＯＲのみの
ものに比べ１／２となり、キャリアの周波数が２倍とな
る。よって、キャリアの振幅が１／２になるごとによっ
て、ＶＣＯ５の出力に生じるシックを抑えることができ
、さらに、キャリアの周波数が２倍となることによって
、非同期時のビー１〜成分の周波数から遠ざかるため、
ループフィルタ３によって、キャリアの振幅のみを抑え
ることができ、広いキャプチャレンジを確保したまま、
さらにジッタを抑えることができる。

また、第１図の回路ではＳ、、１とＳ。２の位相をπず
らして加算しているが、位相２π／ｎづつずらせたもの
を、ｎ個加算すると、キャリアの振幅は１　／　ｎ倍、
周波数はｎ倍となり、さらにジッタを減少させることが
可能となる。

本発明の他の実施例を第３図に示す。

第３図において、第１図と同一部品は同一番号で示した
。２１２はπ移相器である。

第４図は第３図の動作タイミングを示すタイミング図で
あり、以下、第４図を用いて説明する。

入力端子１から入力した入力信号Ｓ、。とＶＣ○５の出
力クロックＳｖの位相比較をＥＯＲ２０７で行う。ＥＯ
Ｒ２０７の出力をπ移相器２１２で位相をずらし、Ｅ　
ＯＲ２０’７の出力の出力に加算した信号Ｓ、を位相比
較器２の出力とする。位相比較器２の出力をループフィ
ルタ３で帯域制限し、アンプ４、ＶＣＯ５に入力しＰ　
ＣＩ−回路を構成する。

位相比較器２の出力は、第１図の回路と同じであり、ま
た、入力信号Ｓ１．、の位相がずれた場合にも第１図の
回路と同様の動作をする。

本発明の別の実施例としてのデータ再生装置を第５図に
示す。

第５図において、第１図と同一部品は同一番号で示した
。３ばループフィルタ、４はアンプ、５はｖＣＯ１６は
磁気テープ、７は磁気ヘット、８は前置増幅器、９はリ
ミッタ、ＩＯはエツジ検出回路、１１は０Ｒ１１２はサ
ンプルボールド回路、１３は帯域制限回路、１／１．１
５は抵抗、１６はコンデンサ、１７．１８，１９ばＤ−
ＦＦ　（Ｄ型フリンプ・プロツプ）、２０はクロンクト
ハンファ、２１．２２はインバータ、２３．２４はＡＮ
Ｄ、２５は０Ｒ１２６，２７は抵抗、２８．２９はコン
デンサ、３０はテスト端子、３１は基準クロック発生器
、３２はディジタル信号処理回路、１２１はアナログス
イッチ、１２２はコンデンサ、１２３はバッファ、１３
１，１３２は抵抗、１３３．１．３４はコンデンサ、２
１１はバッファ、２２０．２２１はカウンタ、２２２，
２２３はシフｆ トレジスタ、２２４，２２５，２２６．２２７はＥＯＲ
１２２８，２２９，２３０，２３１は抵抗である。

始めに、メインループについて説明する。

磁気テープ６に記録されたディジタルデータを磁気ヘッ
ドにより再生し、前置増幅器８で増幅、必要に応じて波
形等化した後、リミッタ回路９により“１′、０”のデ
ィジタル信号に変換する。

この信号のエツジ信号をエツジ検出回路１０により取り
出す。一方、ＶＣＯ５の出力をＤ−ＦＦＩ７で２分周し
、帯域制限回路１３で帯域制限して擬（以三角波を得る
。この擬似三角波と先のエツジ信号とをサンプルボール
ド回路１２で位相比較する。位相誤差信号を、抵抗１４
，１５、コンデンサ１６よりなるラグリードフィルタで
構成したループフィルタで帯域制限し、アンプ４で増幅
してＶＣＯ５に入力し、Ｐ　Ｔ−Ｌ回路を構成する。

エツジ検出回路１０の出力の遅延データＳ１−を、Ｄ−
ＦＦ１Ｂの出力によりＤ−、ＦＦ１９でラッチする。ラ
ッチしたＤ−ＦＦＩ９の識別データとＤ■２ −ＦＦ１８の出力クロックをディジタル信号処理回路３
２に送り所定の信号処理を行う。

以−トの動作を第６図を用いて説明する。

磁気テープ６から再生したディジタル信号をリミッタ９
でリミッタしたＳ、からエツジ検出回路１０により遅延
信号ＳＴとエツジ信号Ｓ。を得る。

Ｄ　−ＦＦ　１７の出力を帯域制限回路１３で擬似三角
波Ｓ７とし、サンプルボールド回路１２ばエツジ信号Ｓ
Ｑの立ち下がりでの三角波の値をホールトシ位相比較す
る。ここで、入力信号Ｓ、の位相が破線の様に進んだと
すると、アナログスイッチ１２１の出力は図の破線の様
に高い電圧となり、ＶＣＯ５の位相を進めるように働き
ＰＬＬ動作を行う。

Ｄ−ＦＦ１７の出力をＶＣＯ５の出力の立ち下がりでラ
ッチしたＤ−ＦＦ１８の出力クロックの立土りエツジは
、遅延信号３ＴのＳ／Ｎ最良点にあり、Ｄ−ＦＦ１９で
遅延信号ＳＴをラッチし、データの識別を行う。

次に、２次ループについて説明を行う。

２次ループはメインループのフリーラン周波数の自動調
整化、およびＶＣＯ５の温度特性、電源電圧変動による
フリーラン周波数のずれを補償するものである。

２次ループを動作させる場合は、第５図においてテスト
端子３０を“１”にし、カウンタ２２１の入力をＤ−Ｆ
Ｆ　１７の出力信号とする。また、メインループのクロ
ソクドハ゛ツファ２０の出力ヲハイインピーダンス、ア
ナログスイッチ１２１を常にＯＮ状態とし、アンプ４の
非反転入力をインバータ１３５で決まるＤＣ値（約ＶＤ
Ｄ／２）とする。

次ニ、Ｄ−ＦＦ１７の出力をカウンタ２２１で分周し、
その結果をシフトレジスタ２２３でπ／４づつ位相をず
らせた信号を４ケ生成する。同様に、基準クロック発生
器３１の出力をカウンタ２２０で分周し、シフトレジス
タでπ／４位相をずらせた信号を４ケ生成する。シフト
レジスタ２２２と２２３の出力Ｑ、、Ｑ２．Ｑ、、Ｑ４
同士をＥＯＲ２２４，２２５，２２６，２２７で位相比
較し、その結果を加算したものを位相比較器２の出力と
する。位相比較器２のキャリアは抵抗２６とコンテンザ
２８で減衰させ、非同２ｔＢ時に生じるヒ’−１・は抵
抗２６．２７で分圧する。それをアンプ・１の反転入力
に入力し、ＶＣＯ５を制御し、ＰＬ　Ｌ回路を構成する
。

テスト終了時には、テスト端−ｒ−３０を“°０゛とＵ
７カ・：７ンタ２２１の入力を基準りｌ’Ｊツクに切換
え、２次ループの位相比較を停止させることにより、そ
の後は、位相比較器２から、常にテスト終了直１１カの
値を出力させる。

カウンタ２２０．２２１の分周比ば、テスト終了時のり
ｌコック切換時に、基準クロック１周期分のオフセント
（分周比をｍとした場合ＶＤＤ／ｍ）が牛しる可能性が
あるので、そのオフセソ１−の許容値より決める。

以上の動作を第７図を用いて説明する。

（ａ）に示し７たＤ−ＦＦ１７の出力Ｓｖをカウンタ２
２１で分周した信号（Ｃ）を、シフトレジスタ２２３で
（１））に示し７たカウンタ２２１のＱｍ−３をクロッ
クとし、π／４づつ位相をずらした４ケの信ぢ（ｄＬ　
（ｅ）、　（ｆ）、　（ｇ）を生成する。同様に、基〈
セクロノクＳＲについてもカウンタ２２０て分周し、シ
フトレジスタ２２２で位相をπ／４づつ位相をずらした
（ｊ）、（ｋ）、（］）。

（ｍ）を生成する。シフトレジスタ２２２と２２３のＱ
、、Ｑｚ、Ｑ３．Ｑ４同士をＥＯＲ２２４゜２２５．２
２６，２２７で位相比較した（ｎ）。

（ｏ）、（ｐ）、（ｑ）を加算したもの（ｒ）を位相比
較器２の出力とする。

ここで、基準クロックの位相が図の破線の様に進んだと
すると、位相比較器２の出力は（ｓ）のように低い電圧
となり、これをループフィルタで帯域制限した後、アン
プ４の反転入力端子に入力しＶＣＯ５の位相を進めるよ
うに動作する。

本実施例では入力装置は磁気テープであるが、磁気だけ
でなく光、電波によるデータ伝送におけるデータ再生装
置にも使用可能である。

〔発明の効果〕

本発明によれば、広いキャプチャレンジを有しながら、
同期時のクロンクジツクを押さえることかでき、またル
ープフィルタの設計も容易となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示ずブＬＤツク図、第２図
（、」第１図の動作タイミングを示ず夕・イミンク図、
第３図は本発明の他の実施例を示ずブ１コック図、第４
図は第３図の動作タイミングを示すタイミング図、第５
図は本発明の別の実施例を示ず）ｌ’１ツク図、第６図
は第５図のメインループの動作タイミングを示すタイミ
ング図、第７図は第５図の２次ループの動作タイミング
を示すタイミンク図である。 ？１号の説明 ２・・位相比較器、３・・・ループフィルタ、４・パア
ンプ、５・・・■ＣＯ２３１・・・基準クロンク発生器
、′、□）１２・π移相２）；、２１３，２１４・・・
π／２移相器、２２０．２２］・・・力？ノン夕、２２
２．２２３・・シフトレジスタ、２０７，２０８．２２
／１．２２５．２２６，２２７・・ｌ’：　ＯＩ？。 代理人　弁理士　並　木　昭　夫

Claims (1)

1. 【特許請求の範囲】 １、発振信号を出力すると共に、入力される制御信号の
   電流または電圧に応じて、その発振周波数が変化する制
   御発振器と、入力信号と該制御発振器からの発振信号と
   を入力し、両信号間の位相比較を行って位相誤差を検出
   し、その位相誤差に応じた誤差信号を出力する位相比較
   器と、該位相比較器からの誤差信号を入力し、該誤差信
   号の帯域制限を行って、前記制御信号として前記制御発
   振器に出力するループフィルタと、から成るＰＬＬ回路
   において、 前記位相比較器は、前記入力信号の位相と異なる位相を
   持つ単数または複数の信号を出力する第１の移相器と、
   前記制御発振器からの発振信号の位相と異なる位相を持
   つ単数または複数の信号を出力する第２の移相器と、前
   記第１及び第２の移相器に入力される信号同士及び該第
   １及び第２の移相器より出力される信号同士をそれぞれ
   位相比較する、または該第１及び第２の移相器より出力
   される信号同士のみをそれぞれ位相比較する複数のイク
   スクルーシブ・オア回路と、該イクスクルーシブ・オア
   回路からそれぞれ出力される位相比較信号を加算して、
   前記誤差信号として出力する加算手段と、で構成される
   ことを特徴とするＰＬＬ回路。 ２、発振信号を出力すると共に、入力される制御信号の
   電流または電圧に応じて、その発振周波数が変化する制
   御発振器と、入力信号と該制御発振器からの発振信号と
   を入力し、両信号間の位相比較を行って位相誤差を検出
   し、その位相誤差に応じた誤差信号を出力する位相比較
   器と、該位相比較器からの誤差信号を入力し、該誤差信
   号の帯域制限を行って、前記制御信号として前記制御発
   振器に出力するループフィルタと、から成るＰＬＬ回路
   において、 前記位相比較器は、前記入力信号と前記制御発振器から
   の発振信号とを位相比較するイクスクルーシブ・オア回
   路と、該イクスクルーシブ・オア回路から出力される位
   相比較信号の位相と異なる位相を持つ単数または複数の
   信号を出力する移相器と、該移相器に入力される信号と
   該移相器より出力される信号とを加算して、または該移
   相器より出力される信号のみを加算して、前記誤差信号
   として出力する加算手段と、で構成されることを特徴と
   するＰＬＬ回路。 ３、発振信号を出力すると共に、入力される制御信号の
   電流または電圧に応じて、その発振周波数が変化する制
   御発振器と、ディジタル信号検出手段により検出された
   ディジタル信号と前記制御発振器からの発振信号とを入
   力し、両信号間の位相比較を行って位相誤差を検出し、
   その位相誤差に応じた第１の誤差信号を出力する第１の
   位相比較器と、該第１の位相比較器からの第１の誤差信
   号を入力し、該第１の誤差信号の帯域制限を行って、前
   記制御信号として前記制御発振器に出力する第１のルー
   プフィルタと、を備えたデータ再生装置において、 基準信号を発生して出力する基準信号発生器と、前記制
   御発振器からの発振信号と前記基準信号発生器からの基
   準信号とを入力し、いずれか一方を選択して出力する選
   択回路と、該選択からの出力された信号と前記基準信号
   発生器からの基準信号とを入力し、両信号間の位相比較
   を行って位相誤差を検出し、その位相誤差に応じた第２
   の誤差信号を出力する第２の位相比較器と、該第２の位
   相比較器からの第２の誤差信号を入力し、該第２の誤差
   信号の帯域制限を行って、出力する第２のループフィル
   タと、該第２のループフィルタから出力される信号を前
   記制御発振器に入力される前記制御信号に加算する第１
   の加算手段と、を設けると共に、 前記第２の位相比較器を、前記基準信号発生器からの基
   準信号のパルス数をカウントする第１のカウンタと、前
   記選択回路から出力された信号のパルス数をカウントす
   る第２のカウンタと、前記第１のカウンタからの出力信
   号の位相をずらす第１のシフトレジスタと、前記第２の
   カウンタからの出力信号の位相をずらす第２のシフトレ
   ジスタと、前記第１及び第２のシフトレジスタより出力
   される信号同士をそれぞれ位相比較する複数のイクスク
   ルーシブ・オア回路と、該イクスクルーシブ・オア回路
   からそれぞれ出力される位相比較信号を加算して、前記
   第２の誤差信号として出力する加算手段と、で構成した
   ことを特徴とするデータ再生装置。