JP2863161B2 - 位相同期クロック信号発生装置 - Google Patents
位相同期クロック信号発生装置Info
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は位相同期したクロック信号を発生させる装置
に関し、特に簡単な構成でしかも高速に、精度良くVTR
（ビデオテープレコーダ）などから再生される映像信号
に位相同期したクロック信号を得るのに非常に有用な位
相同期クロック信号発生装置に関するものである。 従来の技術 従来、映像信号に位相同期したクロック信号を得る場
合、映像信号の同期信号を用いてPLLによって位相同期
クロック信号を発生させたり、第３図、及び第４図に示
すようなディジタル信号処理によって位相同期クロック
信号を発生させていた。第３図は第１の従来例のディジ
タル信号処理による位相同期クロック信号発生装置の動
作波形図である。第３図において、25は基準クロック信
号、26は再生バースト信号、27は位相同期クロック信号
である。この位相同期クロック信号発生装置において
は、水晶発振等によって基準クロック信号26を発生さ
せ、この基準クロック信号の1/4に設定した映像信号内
のバースト信号を標本化する。このバースト信号26の１
サイクルは丸印○で示すX0からX3の４点で標本化され
る。これら標本値から次式によって方本化位相θ０が与
えられる。 X0＝Ｂ＋A sin θ０ X2＝Ｂ−A sin θ０ X1＝Ｂ＋A cos θ０ X3＝Ｂ−A cos θ０ A;バースト信号振幅 B;バースト信号の直流レベル θ０＝tan-1｛（X0−X2）／（X1−X3）｝ この標本化位相θ０は基準クロック信号25と映像信号と
の位相差を示し、この位相差にしたがって基準クロック
信号26を遅延させて位相同期クロック信号27を得る。 次に、第４図に示す第２の従来例（例えば、特開昭58
−220588号公報参照）について説明する。第４図におい
て、28は基準クロック信号29から33は１クロック周期に
わたって順次遅延したクロック信号、34は水平同期信
号、35は位相同期クロック信号である。この位相同期ク
ロック信号発生装置においては、まず水晶発振器で発生
した基準クロック信号28を順次１クロック周期にわたっ
て遅延して遅延クロック信号29〜33を発生させる。これ
ら遅延クロック信号を映像信号内の水平同期信号34のタ
イミングでラッチしてそのデータから前記水平同期信号
の位相に最も近い前記遅延クロック信号を選択して位相
同期クロック信号を得る。 発明が解決しようとする問題点 しかしながら前記PLLを用いた構成の位相同期クロッ
ク信号発生装置では応答速度が遅いため、VTRなどの再
生信号のように映像信号にスキューや高速のジッターの
ある場合はこれら時間軸変動成分に正確に追従する位相
同期クロック信号を得ることは困難である。 また、第３図に示す第１の従来例の構成では、位相差
θ０を検出するのに加減算器、及び逆正接算出のための
演算回路を必要とし、さらに映像信号のバースト信号区
間から映像信号開始位置までの間に前記演算を完了しな
くてはならないため、非常に高速な動作をする演算素子
が必要になってくる。さらに、演算によって算出した位
相誤差と基準クロック信号の遅延量とは、遅延素子のば
らつきや温度特性による遅延量の変化などによって１対
１に対応しなくなることがあり精度良く位相同期が出来
なくなるという問題がある。 また、第４図に示す第２の実施例の構成を用いて位相
同期クロック信号の位相同期精度を高くする場合、遅延
クロック信号の単位遅延量を小さくして遅延段数を大き
くする必要がある。このため、例えば映像信号のサンプ
リング周波数を13.5MHzとし、位相同期精度を2n secと
すれば36段程度の遅延素子を必要とし回路規模が非常に
大きくなるという問題がある。 本発明はかかる点に鑑み、構成回路規模が小さく高速
追従が可能で安定し、信頼性の高い位相同期クロック信
号発生装置を提供することを目的とする。 問題点を解決するための手段 本発明は、周期Ｔの基準クロック信号を発生させる手
段と、前記基準クロック信号を順次遅延させて前記周期
Ｔの基準クロック信号としてLT/2M（Ｍは正の整数、Ｌ
は１≦Ｌ≦Ｍの整数）だけ時間的に位相の異なる遅延ク
ロック信号の正相遅延クロック信号群と、それらの位相
反転信号である逆相遅延クロック信号群とを発生させる
手段と、映像信号のタイミングの基準となる時間基準信
号を分離する手段と、前記時間基準信号の基準位相と前
記正相遅延クロック信号群、及び逆相遅延クロック信号
群のそれぞれのクロック位相を比較する手段と、前記位
相比較に従って前記正遅延クロック信号群、及び逆相遅
延クロック信号群のどちらのクロック信号群に前記時間
基準信号の前記基準位相とほぼ等しい位相のクロック信
号があるかを判定した後に判定されたクロック信号群の
中から前記基準位相に近いクロック位相クロック信号を
選択する手段と、この周期Ｔの選択されたクロック信号
を前記時間基準信号に同期して（Ｎ＝２、３、…）して
NT周期の位相同期クロック信号を得る手段とを少なくと
も有することを特徴とする。 作用 本発明は、前記した構成によりそれぞれの遅延素子か
ら出力する正相、及び逆相遅延クロック信号から時間基
準信号の位相に最も近いものを選択することによって位
相誤差を単位遅延量のT/2M以内に追い込み、更に1/N分
周してTN周期の位相同期クロック信号を得ることのでき
るものである。 実施例 第１図は本発明の位相同期クロック信号発生装置の一
実施例を示すブロック図、第２図はその動作を示す波形
図である。本実施例においては、映像信号の時間基準信
号はバースト信号の所定位置の立ち上がり、遅延段数を
３段、分周比を1/4とした場合を例にとって説明する。
第１図において１はVTRなどから再生する映像信号が入
力する入力端子、２は分離した水平同期信号からバース
トゲートパルスを発生させバースト信号の所定位置の立
ち上がりを検出する時間基準検出回路、３は映像信号を
ディジタル変換するA/D変換器、４はディジタル変換さ
れた映像信号を処理する信号処理回路、５は水晶発振器
からなり周期Ｔの基準クロック信号を発生させる発振回
路、６は３段の遅延素子（例えば正相，逆相入力と、正
相，逆相出力をもつECLラインレシーバー）からなり、
それぞれの正相、及び逆相遅延クロック信号を出力する
遅延回路、７はラッチ回路からなり前記遅延回路６から
入力する正相遅延クロック信号群を前記時間基準検出回
路２から入力する時間基準信号でラッチしてそれらの位
相を検出する第一の位相検出回路、８は７と同じ構成で
あり前記遅延回路６から入力する逆相遅延クロック信号
群を前記時間基準検出回路２から入力する時間基準信号
でラッチしてそれらの位相を検出する第二の位相検出回
路、９はデコーダーとセレクターからなり前記第一、及
び第二の位相検出回路7,8で検出した位相検出データを
デコードし、このデータに従って前記時間基準位置信号
とタイミングの最も近い位相の遅延クロック信号を選択
するクロック選択回路、10は前記時間基準信号のタイミ
ングに同期してクロック選択回路９から入力する位相同
期クロック信号を1/N分周して前記A/D変換器３に出力す
る分周回路である。第２図において11は前記発振回路５
から遅延回路６に入力する基準クロック信号、15はその
逆相多信号、12,13,14、及び16,17,18は前記基準クロッ
ク信号を順次遅延した正相、及び逆相クロック信号群、
19は前記時間基準検出回路２から出力する第一の場合の
時間基準信号、20,21はこの場合にクロック選択回路
９、及び分周回路10からそれぞれ出力する位相同期クロ
ック信号、22は前記時間基準検出回路２から出力する第
二の場合の時間基準信号、23,24はこの場合にクロック
選択回路９、及び分周回路10からそれぞれ出力する位相
同期クロック信号である。 以上のように構成された本実施例の位相同期クロック
信号発生装置について、以下その動作を説明する。 入力映像信号は入力端子１から時間基準位置検出回路
２、及びA/D変換器３に入力する。時間基準位置検出回
路２はバースト信号の所定位置の立ち上がりを検出して
時間基準信号として第一、及び第二の位相検出回路7,8
と分周回路10に出力する。発振回路５から出力する周期
Ｔの基準クロック信号は遅延回路６で順次遅延され、正
相遅延クロック信号群11,12,13,14は第一の位相検出回
路７、及びクロック選択回路９に、逆相遅延クロック信
号群15,16,17,18は第二の位相検出回路8,及びクロック
選択回路９にそれぞれ入力する。第一、及び第二の位相
検出回路7,8は、それぞれ入力した遅延クロック信号を
時間基準位置信号19でラッチしこれらの検出データをク
ロック選択回路９に出力する。19に示したタイミングの
場合、第一の位相検出回路７から出力する位相検出デー
タは正相遅延クロック信号11,12,!3,14に対応して白丸
で示すようにHi,Hi,Hi,Loの検出データが、第二の位相
出回路８から出力する位相検出データは逆相遅延クロッ
ク信号15,16,17,18に対応して黒丸で示すようにLo,Lo,L
o,Hiの検出データがクロック選択回路９に出力する。前
記検出データから検出データHiで始まる正相遅延クロッ
ク信号の中に前記時間基準位置信号19とほぼ等しい位相
で立ち上がるクロック信号があることが分かり、更に検
出データがHiからLoに変化する遅延クロック信号14が最
も近い位相のクロック信号とすることができる。クロッ
ク選択回路９では、前記選ぶべき位相同期クロック信号
の決定と位相同期クロック信号の選択を行う。20が前記
選択された位相同期クロック信号である。また、時間基
準信号が22に示したタイミングの場合、第一の位相検出
回路７から出力する位相検出データは正相遅延クロック
信号11,12,13,14に対応して白丸で示すようにLo,Lo,Hi,
Hiの検出データが、第二の位相検出回路８から出力する
位相検出データは逆相遅延クロック信号15,16,17,18に
対応して黒丸で示すようにHi,Hi,Lo,Loの検出データが
クロック選択回路９に出力する。この場合、検出データ
がHiで始まる逆相遅延クロック信号群の中で、なお且つ
HiからLoに変化する逆相遅延クロック信号18が前記時間
基準信号に位相の近いクロック信号であることが分か
る。上記のようにクロック選択回路９で選択された位相
同期クロック信号20、あるいは23は、分周回路10で前記
時間基準信号に同期して所定タイミングでセットして1/
N分周されてA/D変換器３のクロック信号となる。信号処
理回路４では正確なタイミングで量子化された映像信号
データに所定の処理例えば時間軸誤差補正などを施す。 以上のように本実施例によれば、周期Ｔの基準クロッ
ク信号を遅延素子を用いて順次遅延させ、それぞれの遅
延素子から出力する正相、及び逆相遅延クロック信号群
と時間基準信号との位相を比較し、最も近い位相のクロ
ック信号の存在する正相、または逆相遅延クロック信号
群を決定し、更にその中から最も近い位相の遅延クロッ
ク信号を選択することによって、位相同期クロック信号
の位相誤差を基準クロック信号周期Ｔの1/8以内に追い
込むとともに、時間基準信号に同期して1/4分周し、4T
周期の位相同期クロック信号を得ることのできるもので
あるため、少ない遅延素子数の簡単な回路構成によっ
て、瞬時に、しかも高精度に位相同期し、安定度の良い
位相同期クロック信号を得ることができる。例えば、映
像信号のサンプリング周波数が13.5MHzの時、基準クロ
ック周波数＝54MHz、遅延段数３段で2.3n secの精度を
確保することができる。 なお、本実施例においては遅延量を基準クロック信号
の周期Ｔの1/としたが、分母は正の実数であれば良く、
この場合、少なくとも基準クロック周期Ｔの1/2以上に
わたって順次遅延し、位相検出する際に、例えば正相遅
延クロック信号群を優先としこの正相遅延クロック信号
群中に選ぶべき位相同期クロック信号が存在すればそれ
等の中から選択し、なければ逆相遅延クロック信号群内
に位相同期クロック信号が存在するので逆相遅延クロッ
ク信号群から位相同期クロック信号を選択する。前記位
相同期クロック信号が正相、あるいは逆相遅延クロック
信号群に存在するかどうかは、検出データがHiから始ま
るかLoから始まるかによって決定される。 また、本実施例では基準クロック信号を水晶発振によ
って発生させたが、PLLを用いて外部同期信号、あるい
は水平同期信号等に同期して発生させても良い。 発明の効果 以上の説明より明らかなように、本願発明によれば、
正相遅延クロック群と逆相遅延クロック群との相互の位
相関係が、遅延回路のばらつきや温度特性によって定ま
らない、あるいは時間と共に変化することがあっても、
それらの中から基準タイミングに近い唯一のクロックを
選択できるので、遅延段数を最小にして回路規模を削減
し、かつ精度良い位相同期クロックを得ることができ、
その実用的効果は非常に大きい。
に関し、特に簡単な構成でしかも高速に、精度良くVTR
（ビデオテープレコーダ）などから再生される映像信号
に位相同期したクロック信号を得るのに非常に有用な位
相同期クロック信号発生装置に関するものである。 従来の技術 従来、映像信号に位相同期したクロック信号を得る場
合、映像信号の同期信号を用いてPLLによって位相同期
クロック信号を発生させたり、第３図、及び第４図に示
すようなディジタル信号処理によって位相同期クロック
信号を発生させていた。第３図は第１の従来例のディジ
タル信号処理による位相同期クロック信号発生装置の動
作波形図である。第３図において、25は基準クロック信
号、26は再生バースト信号、27は位相同期クロック信号
である。この位相同期クロック信号発生装置において
は、水晶発振等によって基準クロック信号26を発生さ
せ、この基準クロック信号の1/4に設定した映像信号内
のバースト信号を標本化する。このバースト信号26の１
サイクルは丸印○で示すX0からX3の４点で標本化され
る。これら標本値から次式によって方本化位相θ０が与
えられる。 X0＝Ｂ＋A sin θ０ X2＝Ｂ−A sin θ０ X1＝Ｂ＋A cos θ０ X3＝Ｂ−A cos θ０ A;バースト信号振幅 B;バースト信号の直流レベル θ０＝tan-1｛（X0−X2）／（X1−X3）｝ この標本化位相θ０は基準クロック信号25と映像信号と
の位相差を示し、この位相差にしたがって基準クロック
信号26を遅延させて位相同期クロック信号27を得る。 次に、第４図に示す第２の従来例（例えば、特開昭58
−220588号公報参照）について説明する。第４図におい
て、28は基準クロック信号29から33は１クロック周期に
わたって順次遅延したクロック信号、34は水平同期信
号、35は位相同期クロック信号である。この位相同期ク
ロック信号発生装置においては、まず水晶発振器で発生
した基準クロック信号28を順次１クロック周期にわたっ
て遅延して遅延クロック信号29〜33を発生させる。これ
ら遅延クロック信号を映像信号内の水平同期信号34のタ
イミングでラッチしてそのデータから前記水平同期信号
の位相に最も近い前記遅延クロック信号を選択して位相
同期クロック信号を得る。 発明が解決しようとする問題点 しかしながら前記PLLを用いた構成の位相同期クロッ
ク信号発生装置では応答速度が遅いため、VTRなどの再
生信号のように映像信号にスキューや高速のジッターの
ある場合はこれら時間軸変動成分に正確に追従する位相
同期クロック信号を得ることは困難である。 また、第３図に示す第１の従来例の構成では、位相差
θ０を検出するのに加減算器、及び逆正接算出のための
演算回路を必要とし、さらに映像信号のバースト信号区
間から映像信号開始位置までの間に前記演算を完了しな
くてはならないため、非常に高速な動作をする演算素子
が必要になってくる。さらに、演算によって算出した位
相誤差と基準クロック信号の遅延量とは、遅延素子のば
らつきや温度特性による遅延量の変化などによって１対
１に対応しなくなることがあり精度良く位相同期が出来
なくなるという問題がある。 また、第４図に示す第２の実施例の構成を用いて位相
同期クロック信号の位相同期精度を高くする場合、遅延
クロック信号の単位遅延量を小さくして遅延段数を大き
くする必要がある。このため、例えば映像信号のサンプ
リング周波数を13.5MHzとし、位相同期精度を2n secと
すれば36段程度の遅延素子を必要とし回路規模が非常に
大きくなるという問題がある。 本発明はかかる点に鑑み、構成回路規模が小さく高速
追従が可能で安定し、信頼性の高い位相同期クロック信
号発生装置を提供することを目的とする。 問題点を解決するための手段 本発明は、周期Ｔの基準クロック信号を発生させる手
段と、前記基準クロック信号を順次遅延させて前記周期
Ｔの基準クロック信号としてLT/2M（Ｍは正の整数、Ｌ
は１≦Ｌ≦Ｍの整数）だけ時間的に位相の異なる遅延ク
ロック信号の正相遅延クロック信号群と、それらの位相
反転信号である逆相遅延クロック信号群とを発生させる
手段と、映像信号のタイミングの基準となる時間基準信
号を分離する手段と、前記時間基準信号の基準位相と前
記正相遅延クロック信号群、及び逆相遅延クロック信号
群のそれぞれのクロック位相を比較する手段と、前記位
相比較に従って前記正遅延クロック信号群、及び逆相遅
延クロック信号群のどちらのクロック信号群に前記時間
基準信号の前記基準位相とほぼ等しい位相のクロック信
号があるかを判定した後に判定されたクロック信号群の
中から前記基準位相に近いクロック位相クロック信号を
選択する手段と、この周期Ｔの選択されたクロック信号
を前記時間基準信号に同期して（Ｎ＝２、３、…）して
NT周期の位相同期クロック信号を得る手段とを少なくと
も有することを特徴とする。 作用 本発明は、前記した構成によりそれぞれの遅延素子か
ら出力する正相、及び逆相遅延クロック信号から時間基
準信号の位相に最も近いものを選択することによって位
相誤差を単位遅延量のT/2M以内に追い込み、更に1/N分
周してTN周期の位相同期クロック信号を得ることのでき
るものである。 実施例 第１図は本発明の位相同期クロック信号発生装置の一
実施例を示すブロック図、第２図はその動作を示す波形
図である。本実施例においては、映像信号の時間基準信
号はバースト信号の所定位置の立ち上がり、遅延段数を
３段、分周比を1/4とした場合を例にとって説明する。
第１図において１はVTRなどから再生する映像信号が入
力する入力端子、２は分離した水平同期信号からバース
トゲートパルスを発生させバースト信号の所定位置の立
ち上がりを検出する時間基準検出回路、３は映像信号を
ディジタル変換するA/D変換器、４はディジタル変換さ
れた映像信号を処理する信号処理回路、５は水晶発振器
からなり周期Ｔの基準クロック信号を発生させる発振回
路、６は３段の遅延素子（例えば正相，逆相入力と、正
相，逆相出力をもつECLラインレシーバー）からなり、
それぞれの正相、及び逆相遅延クロック信号を出力する
遅延回路、７はラッチ回路からなり前記遅延回路６から
入力する正相遅延クロック信号群を前記時間基準検出回
路２から入力する時間基準信号でラッチしてそれらの位
相を検出する第一の位相検出回路、８は７と同じ構成で
あり前記遅延回路６から入力する逆相遅延クロック信号
群を前記時間基準検出回路２から入力する時間基準信号
でラッチしてそれらの位相を検出する第二の位相検出回
路、９はデコーダーとセレクターからなり前記第一、及
び第二の位相検出回路7,8で検出した位相検出データを
デコードし、このデータに従って前記時間基準位置信号
とタイミングの最も近い位相の遅延クロック信号を選択
するクロック選択回路、10は前記時間基準信号のタイミ
ングに同期してクロック選択回路９から入力する位相同
期クロック信号を1/N分周して前記A/D変換器３に出力す
る分周回路である。第２図において11は前記発振回路５
から遅延回路６に入力する基準クロック信号、15はその
逆相多信号、12,13,14、及び16,17,18は前記基準クロッ
ク信号を順次遅延した正相、及び逆相クロック信号群、
19は前記時間基準検出回路２から出力する第一の場合の
時間基準信号、20,21はこの場合にクロック選択回路
９、及び分周回路10からそれぞれ出力する位相同期クロ
ック信号、22は前記時間基準検出回路２から出力する第
二の場合の時間基準信号、23,24はこの場合にクロック
選択回路９、及び分周回路10からそれぞれ出力する位相
同期クロック信号である。 以上のように構成された本実施例の位相同期クロック
信号発生装置について、以下その動作を説明する。 入力映像信号は入力端子１から時間基準位置検出回路
２、及びA/D変換器３に入力する。時間基準位置検出回
路２はバースト信号の所定位置の立ち上がりを検出して
時間基準信号として第一、及び第二の位相検出回路7,8
と分周回路10に出力する。発振回路５から出力する周期
Ｔの基準クロック信号は遅延回路６で順次遅延され、正
相遅延クロック信号群11,12,13,14は第一の位相検出回
路７、及びクロック選択回路９に、逆相遅延クロック信
号群15,16,17,18は第二の位相検出回路8,及びクロック
選択回路９にそれぞれ入力する。第一、及び第二の位相
検出回路7,8は、それぞれ入力した遅延クロック信号を
時間基準位置信号19でラッチしこれらの検出データをク
ロック選択回路９に出力する。19に示したタイミングの
場合、第一の位相検出回路７から出力する位相検出デー
タは正相遅延クロック信号11,12,!3,14に対応して白丸
で示すようにHi,Hi,Hi,Loの検出データが、第二の位相
出回路８から出力する位相検出データは逆相遅延クロッ
ク信号15,16,17,18に対応して黒丸で示すようにLo,Lo,L
o,Hiの検出データがクロック選択回路９に出力する。前
記検出データから検出データHiで始まる正相遅延クロッ
ク信号の中に前記時間基準位置信号19とほぼ等しい位相
で立ち上がるクロック信号があることが分かり、更に検
出データがHiからLoに変化する遅延クロック信号14が最
も近い位相のクロック信号とすることができる。クロッ
ク選択回路９では、前記選ぶべき位相同期クロック信号
の決定と位相同期クロック信号の選択を行う。20が前記
選択された位相同期クロック信号である。また、時間基
準信号が22に示したタイミングの場合、第一の位相検出
回路７から出力する位相検出データは正相遅延クロック
信号11,12,13,14に対応して白丸で示すようにLo,Lo,Hi,
Hiの検出データが、第二の位相検出回路８から出力する
位相検出データは逆相遅延クロック信号15,16,17,18に
対応して黒丸で示すようにHi,Hi,Lo,Loの検出データが
クロック選択回路９に出力する。この場合、検出データ
がHiで始まる逆相遅延クロック信号群の中で、なお且つ
HiからLoに変化する逆相遅延クロック信号18が前記時間
基準信号に位相の近いクロック信号であることが分か
る。上記のようにクロック選択回路９で選択された位相
同期クロック信号20、あるいは23は、分周回路10で前記
時間基準信号に同期して所定タイミングでセットして1/
N分周されてA/D変換器３のクロック信号となる。信号処
理回路４では正確なタイミングで量子化された映像信号
データに所定の処理例えば時間軸誤差補正などを施す。 以上のように本実施例によれば、周期Ｔの基準クロッ
ク信号を遅延素子を用いて順次遅延させ、それぞれの遅
延素子から出力する正相、及び逆相遅延クロック信号群
と時間基準信号との位相を比較し、最も近い位相のクロ
ック信号の存在する正相、または逆相遅延クロック信号
群を決定し、更にその中から最も近い位相の遅延クロッ
ク信号を選択することによって、位相同期クロック信号
の位相誤差を基準クロック信号周期Ｔの1/8以内に追い
込むとともに、時間基準信号に同期して1/4分周し、4T
周期の位相同期クロック信号を得ることのできるもので
あるため、少ない遅延素子数の簡単な回路構成によっ
て、瞬時に、しかも高精度に位相同期し、安定度の良い
位相同期クロック信号を得ることができる。例えば、映
像信号のサンプリング周波数が13.5MHzの時、基準クロ
ック周波数＝54MHz、遅延段数３段で2.3n secの精度を
確保することができる。 なお、本実施例においては遅延量を基準クロック信号
の周期Ｔの1/としたが、分母は正の実数であれば良く、
この場合、少なくとも基準クロック周期Ｔの1/2以上に
わたって順次遅延し、位相検出する際に、例えば正相遅
延クロック信号群を優先としこの正相遅延クロック信号
群中に選ぶべき位相同期クロック信号が存在すればそれ
等の中から選択し、なければ逆相遅延クロック信号群内
に位相同期クロック信号が存在するので逆相遅延クロッ
ク信号群から位相同期クロック信号を選択する。前記位
相同期クロック信号が正相、あるいは逆相遅延クロック
信号群に存在するかどうかは、検出データがHiから始ま
るかLoから始まるかによって決定される。 また、本実施例では基準クロック信号を水晶発振によ
って発生させたが、PLLを用いて外部同期信号、あるい
は水平同期信号等に同期して発生させても良い。 発明の効果 以上の説明より明らかなように、本願発明によれば、
正相遅延クロック群と逆相遅延クロック群との相互の位
相関係が、遅延回路のばらつきや温度特性によって定ま
らない、あるいは時間と共に変化することがあっても、
それらの中から基準タイミングに近い唯一のクロックを
選択できるので、遅延段数を最小にして回路規模を削減
し、かつ精度良い位相同期クロックを得ることができ、
その実用的効果は非常に大きい。
【図面の簡単な説明】
第１図は本発明の一実施例の位相同期クロック信号発生
装置のブロック図、第２図は同実施例の動作波形図、第
３図は第一の従来例の位相同期クロック信号発生装置の
動作波形図、第４図は第二の従来例の位相同期クロック
信号発生装置の動作波形図である。 ６……遅延回路、７……第一の位相検出回路、８……第
二の位相検出回路、９……クロック選択回路、10……分
周回路。
装置のブロック図、第２図は同実施例の動作波形図、第
３図は第一の従来例の位相同期クロック信号発生装置の
動作波形図、第４図は第二の従来例の位相同期クロック
信号発生装置の動作波形図である。 ６……遅延回路、７……第一の位相検出回路、８……第
二の位相検出回路、９……クロック選択回路、10……分
周回路。
Claims (1)
- (57)【特許請求の範囲】 １．周期Ｔの基準クロック信号を発生させる手段と、前
記基準クロック信号を順次遅延させて前記周期Ｔの基準
クロック信号としてLT/2M（Ｍは正の整数、Ｌは１≦Ｌ
≦Ｍの整数）だけ時間的に位相の異なる遅延クロック信
号の正相遅延クロック信号群と、それらの位相反転信号
である逆相遅延クロック信号群とを発生させる手段と、
映像信号のタイミングの基準となる時間基準信号を分離
する手段と、前記時間基準信号の基準位相と前記正相遅
延クロック信号群、及び逆相遅延クロック信号群のそれ
ぞれのクロック位相を比較する手段と、前記位相比較に
従って前記正遅延クロック信号群、及び逆相遅延クロッ
ク信号群のどちらのクロック信号群に前記時間基準信号
の前記基準位相とほぼ等しい位相のクロック信号がある
かを判定した後に判定されたクロック信号群の中から前
記基準位相に近いクロック位相クロック信号を選択する
手段と、この周期Ｔの選択されたクロック信号を前記時
間基準信号に同期してＮ分周（Ｎ＝２、３、…）してNT
周期の位相同期クロック信号を得る手段とを少なくとも
有することを特徴とする位相同期クロック信号発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204683A JP2863161B2 (ja) | 1987-08-18 | 1987-08-18 | 位相同期クロック信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204683A JP2863161B2 (ja) | 1987-08-18 | 1987-08-18 | 位相同期クロック信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448586A JPS6448586A (en) | 1989-02-23 |
| JP2863161B2 true JP2863161B2 (ja) | 1999-03-03 |
Family
ID=16494576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62204683A Expired - Fee Related JP2863161B2 (ja) | 1987-08-18 | 1987-08-18 | 位相同期クロック信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2863161B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4831011A (ja) * | 1971-08-25 | 1973-04-24 | ||
| JPS5250114A (en) * | 1975-10-21 | 1977-04-21 | Oki Electric Ind Co Ltd | Phase synchronism monitor system |
| JPS5441060A (en) * | 1977-09-08 | 1979-03-31 | Seiko Epson Corp | Multivibrator |
| JPS58220588A (ja) * | 1982-06-17 | 1983-12-22 | Toshiba Corp | 映像信号処理装置 |
-
1987
- 1987-08-18 JP JP62204683A patent/JP2863161B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6448586A (en) | 1989-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |