JP3003471B2 - クロック切替回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のクロック信号の中
の一つを選択して出力するときに、位相が変化すること
のないクロック切替回路に関する。

【０００２】複数の装置間でディジタル通信を行う場
合、同期のとれたクロックパルス（以下クロックと称す
る）を基準としてデータの送受信を行う。このような同
期通信網に使用するクロック発生用の発振器は、周波数
精度が高く、基準周波数への追従性の良い位相同期ルー
プ（Phase Locked Loop 以下ＰＬＬと称する）回路が使
用されることが多い。

【０００３】図１１はＰＬＬ回路を説明する図である。
６０はＰＬＬ回路、６１はリファレンスクロックと電圧
制御発振器６３の発生するクロックをｍ分周したクロッ
クの位相の比較を行う位相比較器、６２は位相比較器６
１の出力から交流成分を除去するためのローパスフィル
タ、６３は入力する制御電圧により発振器周波数を制御
可能な電圧制御発振器、６４は電圧制御発振器６３の出
力をｍ分周するｍ分周器である。このような構成をとる
よりＰＬＬ回路６０はリファレンスクロックに同期した
クロックを発生する。このＰＬＬ回路は公知の技術であ
るので、ここでは詳細な説明は省略する。

【０００４】このようなＰＬＬ回路６０を使用する同期
通信網において、同期通信網の信頼度を高めるためにリ
ファレンスクロックも二重化しておき、使用中のクロッ
クに異常が発生した場合には、他方のクロックに切り替
えるように構成する場合が多い。

【０００５】かかるクロック切替えを行っても位相の変
化が生ずることのないクロック切替回路が要求されてい
る。

【０００６】

【従来の技術】図１２は従来例を説明する図を示す。図
の（Ａ）は従来例のクロック切替回路であり、入力する
２本のクロックＣＫ1 、ＣＫ2 から、その何れかを選択
して出力する例である。図中の１０はセレクタであり、
切替信号に制御され２本のクロックＣＫ１、ＣＫ２の何
れか一方を選択して出力する。このように、クロックの
切り替えには、一般的にセレクタ１０が使用されてい
る。このセレクタ１０はクロックの切替えを行わないと
きは、単なるバッファとして動作し、回路動作には影響
を与えることはない。しかし、クロック切替えを行う瞬
間には、弊害が生じることがある。

【０００７】（Ｂ）はクロックの切替えを非同期で行っ
た場合の、ハザードすなわちヒゲが発生する状況を示
す。

【０００８】

【発明が解決しようとする課題】上述の従来例では、
（Ｂ）で示すように、矢印のタイミングでクロックＣＫ
１からクロックＣＫ２への切替えを行うと、ヒゲの発生
を防止することはできない。これを避けるために、指定
のタイミングでしか切り替えることができないような保
護回路を設けることも行われている。

【０００９】しかし、一方のクロックＣＫ１から他方の
クロックＣＫ２に切り替えるとき、切替え前の位相はク
ロックＣＫ１の位相で出力され、切替え後の位相はクロ
ックＣＫ２の位相で出力される。例えば、同期通信網の
網同期を制御する網同期制御装置では、複数のクロック
ＣＫ１〜ＣＫｎの切替えを行って出力されるクロックの
位相は指定の値以上変動してはならないことになってい
る。これは網同期制御装置の出力するクロックの位相変
動は、とりもなおさず同期網全体の変動を引き起こすか
らである。

【００１０】そこで、このような場合には、切替えによ
って生じる瞬間的な位相変動をある時間をかけて、徐々
に変化させることにより網同期の乱れを抑えている。し
かしこのような方法でも、切替え前後の位相変動を防ぐ
ことはできない。

【００１１】本発明はクロックの切替えを行っても、出
力クロックの位相変動が生ずることのないクロック切替
回路を実現しようとする。

【００１２】

【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１００はクロック切替
回路であり、１０は複数のクロックＣＫ１〜ＣＫｎの一
つを選択して出力するセレクタであり、２０は切替信号
の変化を検出すると、リセットパルスが入力するまでの
間、切替検出信号を出力する切替検出部であり、３０は
リセットパルスによりリセットされ、セレクタ１０が出
力するクロックを計数することにより分周を行う分周部
である。

【００１３】また、４０は分周部３０からの分周クロッ
クの周期を量子化して出力する周期量子化部であり、５
０は周期量子化部４０から量子化周期が入力され、１周
期前の量子化周期に等しい周期で再生クロックパルスを
生成し、切替検出信号が入力している間は、切替え前の
分周クロックの量子化周期に等しい周期で再生クロック
パルスを生成するとともに、切替え後の再生クロックパ
ルスの直前でリセットパルスを発生する再生部であり、
かかる手段により課題を解決する。

【００１４】

【作用】上記構成によれば、再生部５０から出力される
再生クロックパルスの周期は、入力クロックＣＫｉの位
相に無関係に再生部５０で用いる量子化周期データだけ
で決まる。再生部５０では、通常は直前周期の量子化周
期データを用いて再生クロックパルスを生成している
が、切替検出信号が入力している間は、切替え時点を含
む周期で生成された量子化周期データは用いずに、切替
え前の最後の周期の量子化周期データで再生クロックパ
ルスを生成する。したがって、切替え前後の入力クロッ
ク間の位相差や、切替え時に発生するヒゲ等により、切
替え時点を含む周期の量子化周期データが変化しても、
その値は用いないので切替え前と同じ周期で再生クロッ
クパルスが生成される。

【００１５】一方、切替えによるハザードが収束した時
点で、分周部３０はリセットパルスによりリセットさ
れ、以後は切替え後のクロックだけをカウントして分周
するので、再び正しい量子化周期データが得られる。以
上の動作により、切替え前後で再生クロックパルスの位
相は保持される。

【００１６】

【実施例】図２は本発明の実施例の周期量子化部を説明
する図である。図中の４１は微分回路、４２はｎ進カウ
ンタ、４３はラッチ回路である。

【００１７】図３は本発明の実施例の周期量子化部の動
作タイムチャートである。図３のタイムチャートによ
り、図２の動作を説明する。 セレクタ１０から微分回路４１に入力されるクロッ
クＣＫｉである。

【００１８】 微分回路４１でクロックＣＫｉを微分
した出力であり、クロックＣＫｉの立ち上がりが取り出
される。 ｎ進カウンタ４２では、の出力をスタートパルス
ＳＰとしてサンプリングクロックをカウントアップす
る。

【００１９】 ラッチ回路４３はｎ進カウンタ４２の
出力をラッチし、次の周期のサイプリングクロックをカ
ウントアップ中はそのカウント値を保持する。このカウ
ント値を量子化データと称する。

【００２０】図４は本発明の実施例の再生部を説明する
図である。図中の５１はカウンタ、５２はリセットパル
ス生成部、５５はラッチ回路、５６はセレクタである。
図５は本発明の実施例の再生部の動作タイムチャートで
ある。図５のタイムチャートにより、図４の動作を説明
する。

【００２１】 図２のラッチ回路４３から量子化デー
タが出力される。この量子化データをカウンタ５１のキ
ャリィアウトＣＯで、カウンタ５１にロードする。 カウンタ５１ではロードされた量子化データの数だ
けサンプリングクロックをカウントした時点でキャリィ
アウトＣＯが出力される。

【００２２】 このキャリィアウトＣＯが再生された
クロック出力となる。 カウンタ５１のカウント値を基準として出力される
リセットパルスで、切替検出部２０および分周部３０を
リセットするものであり、のキャリィアウト出力の指
定のビット数前に出力される。図においては２ビット前
に出力している例である。

【００２３】ラッチ回路５５は周期量子化部４０から出
力する量子化データをラッチするものであり、セレクタ
５６は、ロード値切替信号にしたがって選択動作を行う
ものであり、切替えが行われない場合は、周期量子化部
４０から出力する量子化データを選択し、切替えが行わ
れた場合は、ラッチ回路５５にラッチした前回の量子化
データを選択して出力する。

【００２４】図６は実施例の本発明のリセットパルス生
成部を説明する図を示す。図中の５１はカウンタであ
り、５３はデコーダであり、５４はデコード値設定部で
ある。カウンタ５１は図４で説明した如く、セレクタ５
６の出力する量子化データをロードしてカウントを開始
する。このカウンタ５１の出力するカウント値をデコー
ダ５３に入力し、入力されるカウント値が、例えば、量
子化データをＮとすると、デコーダ５３はカウント値が
Ｎ−２となったときにデコード出力を発生し、この出力
をリセットパルスとして使用する。

【００２５】デコード値設定部５４はデコーダ５３がデ
コードする値を任意の値に設定するものであり、本実施
例ではＮ−２に設定した例である。図７は本発明の実施
例の切替検出部を説明する図である。（Ａ）は切替検出
部２０の構成を示し、２１は微分回路、２２はＳ−Ｒフ
リップフロップ回路（以下ＦＦ回路と称する）。（Ｂ）
は切替検出部２０の動作タイムチャートである。以下タ
イムチャートにより、動作を説明する。

【００２６】 クロックの切替えを行うセレクタ１０
を制御する切替え信号入力である。 微分回路２１の出力はの変化を検出したもので、
セット端子Ｓに入力され、Ｓ−ＲＦＦ回路２２はセット
状態となる。

【００２７】 再生部５０より出力されるリセットパ
ルスはリセット端子Ｒに入力され、Ｓ−ＲＦＦ回路２２
はリセット状態となり、最初の状態に戻る。図８は本発
明の実施例のクロック切替回路を説明する図である。図
は２．０４８ＭＨｚを切替えるクロック切替回路の例で
ある。図中の１０はセレクタ、２０は切替検出部、３１
は２５６分周器 、４１は微分回路、４０は周期量子化
部、５０は再生部である。また、６０はＰＬＬ回路で、
再生部５０の出力するクロックに同期したクロックを発
生するものであり、６１は位相比較器、６２はローパス
フィルタ、６３は電圧制御発振器、６５は２５６分周器
である。

【００２８】ＣＫ１、ＣＫ２は２・０４８ＭＨｚクロッ
クである。セレクタ１０はいずれかのクロックを選択し
て出力し、これを２５６分周器３１で分周し、８ＫＨｚ
とする。サンプリングクロックは３２．７６８ＭＨｚを
使用している。

【００２９】したがって、サンプリングクロックの周波
数が３２．７６８ＭＨｚであるので、量子化のとき±１
／３２．７６８ＭＨｚＭ、すなわち３０．８ｎＳの量子
化雑音が発生する。これは、サンプリングされる信号、
ここでは８ＫＨｚクロックに対して１／４０９６とな
る。

【００３０】また、４０９６＝２¹²の幅を取り得るので
１３ビット幅のデータとなる。図９は本発明の実施例の
クロック切替回路のタイムチャート（１）である。その
動作は、２５６分周器３１から出力される８ＫＨｚのク
ロックは微分回路４１で微分され、立ち上がりエッジを
検出する。周期量子化部４０では８ＫＨｚのクロックの
立ち上がりエッジをスタートパルスとし、次の８ＫＨｚ
のクロックの立ち上がりエッジまで、サンプリングクロ
ックの３２．７６８ＭＨｚをカウントし、８ＫＨｚのク
ロックの周期を量子化する。再生部５０では量子化デー
タをロードし、サンプリングクロックをその値までカ
ウントすることにより８ＫＨｚのクロックを再生する。

【００３１】図１０は本発明の実施例のクロック切替回
路のタイムチャート（２）である。切替えが発生する
と、切替検出部２０から切替検出信号が出力され、その
信号がラッチされる。

【００３２】２５６分周部３１は自走しており、リセッ
トパルスが入力されなくとも、クロックＣＫ１の２５６
分周動作を繰り返している。この状態で、切替検出信号
が「ハイ」となったときに、リセットパルス生成部５２
から発生するリセットパルスが有効として２５６分周器
３１をリセットし、切替え後のクロックＣＫ２を入力と
して、初期状態から分周動作を開始する。このとき再生
部５０にロードする量子化データは、ロード値切替信号
にしたがって周期量子化部４０の出力する前回のデータ
をラッチしたラッチ回路５５の出力を使用する。ここで
ロード値切替信号は、図７で説明したクロックの切替え
があったことを示す切替信号をラッチした切替検出信号
を、リセットパルスでラッチした信号である。

【００３３】ＰＬＬ６０の電圧制御発振器６３の出力は
２．０４８ＭＨｚであり、これを２５６分周器６５で分
周し８ＫＨｚを取り出し、再生部５０から出力する８Ｋ
Ｈｚと位相比較を行うことにより、再生部５０から出力
するクロックに同期したクロックを発生する。すなわ
ち、セレクタ１０がクロックＣＫ１からクロックＣＫ２
あるいはその逆の切替えが行われても、ＰＬＬ６０から
発生するクロックＣＫは位相が変動することはない。

【００３４】

【発明の効果】本発明によれば、クロックの切替えを行
ったとき、出力クロックの位相変動をサンプリングクロ
ックの１ビット以下に抑えることが可能となる。したが
って、サンプリングクロックの周波数を高くすることに
より、位相変動を無視できるレベルに抑えることがで
き、クロック切替えによる網同期の乱れ、ゆらぎが解消
され、より高精度の同期網を構築することができる。

【００３５】さらに、従来例のように、クロック切替え
の前後における位相変動を時間をかけて吸収する処理が
不用となり、クロック切替え回路の小型化、省電力化を
実現することができる。

【図面の簡単な説明】

【図１】 本発明の原理を説明するブロック図

【図２】 本発明の実施例の周期量子化部を説明する図

【図３】 本発明の実施例の周期量子化部の動作タイム
チャート

【図４】 本発明の実施例の再生部を説明する図

【図５】 本発明の実施例の再生部の動作タイムチャー
ト

【図６】 本発明の実施例のリセットパルス生成部を説
明する図

【図７】 本発明の実施例の切替検出部を説明する図

【図８】 本発明の実施例のクロック切替回路を説明す
る図

【図９】 本発明の実施例のクロック切替回路のタイム
チャート（１）

【図１０】 本発明の実施例のクロック切替回路のタイ
ムチャート（２）

【図１１】 ＰＬＬ回路を説明する図

【図１２】 従来例を説明する図

【符号の説明】

１００ クロック切替回路 １０、５６ セレクタ ２０ 切替検出部 ２１、４１ 微分回路 ２２ Ｓ−ＲＦＦ回路 ３０ 分周部 ３１、６５ ２５６分周器 ４０ 周期量子化部 ４２ ｎ進カウンタ ４３、５５ ラッチ回路 ５０ 再生部 ５１ カウンタ ５２ リセットパルス生成部 ５３ デコーダ ５４ デコード値設定部 ６０ ＰＬＬ回路 ６１ 位相比較器 ６２ ローパスフィルタ ６３ 電圧制御発振器 ６４ ｍ分周器

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数のクロックの中の一つを選択して出
   力するクロック切替回路であって、 前記複数のクロックの一つを選択して出力するセレクタ
   と、 切替信号の変化を検出すると、リセットパルスが入力す
   るまでの間、切替検出信号を出力する切替検出部と、 前記リセットパルスによりリセットされ、前記セレクタ
   が出力するクロックを計数することにより分周を行う分
   周部と、 前記分周部からの分周クロックの周期を量子化して出力
   する周期量子化部と、前記切替検出信号が入力していない間は、 前記周期量子
   化部から量子化周期が入力され、１周期前の量子化周期
   に等しい周期で再生クロックパルスを生成し、 前記切替検出信号が入力している間は、切替え前の分周
   クロックの量子化周期に等しい周期で再生クロックパル
   スを生成するとともに、切替え後の再生クロックパルス
   の直前でリセットパルスを発生する再生部、 を備えたことを特徴とするクロック切替回路。