JP3193121B2 - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、同期状態における定常
位相差を解消できる位相同期ループ回路に関する。
位相差を解消できる位相同期ループ回路に関する。
【０００２】
【従来の技術】例えば、光磁気ディスク駆動装置では、
光磁気ディスクからの再生信号から再生データを形成す
るとき、その再生信号を位相同期ループ回路に入力し
て、再生信号に同期したサンプリングクロック信号を形
成し、このサンプリングクロック信号を用いて上記再生
信号をサンプリングして再生データを形成するようにし
ている。なお、光磁気ディスクの記録フォーマットに
は、有為データに先立って同期信号が配置されており、
位相同期ループ回路は、基本的には、この同期信号を検
出することでサンプリングクロック信号の同期引き込み
動作を行なう。
光磁気ディスクからの再生信号から再生データを形成す
るとき、その再生信号を位相同期ループ回路に入力し
て、再生信号に同期したサンプリングクロック信号を形
成し、このサンプリングクロック信号を用いて上記再生
信号をサンプリングして再生データを形成するようにし
ている。なお、光磁気ディスクの記録フォーマットに
は、有為データに先立って同期信号が配置されており、
位相同期ループ回路は、基本的には、この同期信号を検
出することでサンプリングクロック信号の同期引き込み
動作を行なう。
【０００３】図１０は、位相同期ループ回路の従来例を
示している。
示している。
【０００４】同図において、位相同期ループ回路は、入
力信号ＤＩと出力クロック信号ＣＫの位相差を検出して
その位相差に応じたデューティの進み位相パルスＰＵお
よび遅れ位相パルスＰＤを出力する位相比較器１と、進
み位相パルスＰＵと遅れ位相パルスＰＤのデューティの
差に基づいた制御電圧信号ＶＳを出力するループフィル
タ回路２と、制御電圧信号ＶＳに対応した周波数の出力
クロック信号ＣＫを出力する電圧制御発振器３からな
る。
力信号ＤＩと出力クロック信号ＣＫの位相差を検出して
その位相差に応じたデューティの進み位相パルスＰＵお
よび遅れ位相パルスＰＤを出力する位相比較器１と、進
み位相パルスＰＵと遅れ位相パルスＰＤのデューティの
差に基づいた制御電圧信号ＶＳを出力するループフィル
タ回路２と、制御電圧信号ＶＳに対応した周波数の出力
クロック信号ＣＫを出力する電圧制御発振器３からな
る。
【０００５】位相比較器１において、入力信号ＤＩは、
Ｄフリップフロップ回路ＦＦ１のデータ入力端Ｄおよび
排他的論理和回路ＥＸ１の一方の入力端に加えられ、Ｄ
フリップフロップ回路ＦＦ１の出力端Ｑの信号Ｓ１は、
Ｄフリップフロップ回路ＦＦ２の入力端Ｄに加えられ、
Ｄフリップフロップ回路ＦＦ２の出力端Ｑの信号Ｓ２
は、Ｄフリップフロップ回路ＦＦ３の入力端Ｄ、排他的
論理和回路ＥＸ１の他方の入力端、および、排他的論理
和回路ＥＸ２の一方の入力端に加えられ、Ｄフリップフ
ロップ回路ＦＦ３の出力端Ｄの信号Ｓ３は、排他的論理
和回路ＥＸ２の他方の入力端に加えられている。
Ｄフリップフロップ回路ＦＦ１のデータ入力端Ｄおよび
排他的論理和回路ＥＸ１の一方の入力端に加えられ、Ｄ
フリップフロップ回路ＦＦ１の出力端Ｑの信号Ｓ１は、
Ｄフリップフロップ回路ＦＦ２の入力端Ｄに加えられ、
Ｄフリップフロップ回路ＦＦ２の出力端Ｑの信号Ｓ２
は、Ｄフリップフロップ回路ＦＦ３の入力端Ｄ、排他的
論理和回路ＥＸ１の他方の入力端、および、排他的論理
和回路ＥＸ２の一方の入力端に加えられ、Ｄフリップフ
ロップ回路ＦＦ３の出力端Ｄの信号Ｓ３は、排他的論理
和回路ＥＸ２の他方の入力端に加えられている。
【０００６】また、出力クロック信号ＣＫは、Ｄフリッ
プフロップ回路ＦＦ１のクロック入力端、および、イン
バータ回路ＩＶ１に加えられている。インバータ回路Ｉ
Ｖ１の出力信号は、出力クロック信号ＣＫを反転したク
ロック信号ＣＫａとして、Ｄフリップフロップ回路ＦＦ
２，ＦＦ３のクロック入力端に加えられている。したが
って、Ｄフリップフロップ回路ＦＦ１は、出力クロック
信号ＣＫの立ち上り端に同期して動作し、Ｄフリップフ
ロップ回路ＦＦ２，ＦＦ３は、出力クロック信号ＣＫａ
の立ち上り端、すなわち、出力クロック信号ＣＫの立ち
下がり端に同期して動作する。
プフロップ回路ＦＦ１のクロック入力端、および、イン
バータ回路ＩＶ１に加えられている。インバータ回路Ｉ
Ｖ１の出力信号は、出力クロック信号ＣＫを反転したク
ロック信号ＣＫａとして、Ｄフリップフロップ回路ＦＦ
２，ＦＦ３のクロック入力端に加えられている。したが
って、Ｄフリップフロップ回路ＦＦ１は、出力クロック
信号ＣＫの立ち上り端に同期して動作し、Ｄフリップフ
ロップ回路ＦＦ２，ＦＦ３は、出力クロック信号ＣＫａ
の立ち上り端、すなわち、出力クロック信号ＣＫの立ち
下がり端に同期して動作する。
【０００７】排他的論理和回路ＥＸ１の出力信号は、進
み位相パルスＰＵとしてループフィルタ回路２に加えら
れており、排他的論理和回路ＥＸ２の出力信号は、遅れ
位相パルスＰＤとしてループフィルタ回路２に加えられ
ている。
み位相パルスＰＵとしてループフィルタ回路２に加えら
れており、排他的論理和回路ＥＸ２の出力信号は、遅れ
位相パルスＰＤとしてループフィルタ回路２に加えられ
ている。
【０００８】ループフィルタ回路２において、進み位相
パルスＰＵは、インバータ回路ＩＶ２を介して反転され
た後に、抵抗Ｒ１および逆流防止用のダイオードＤＯ１
を介し、ローパスフィルタ回路を構成する演算増幅器Ｏ
Ｐの反転入力端に加えられる。ここで、ローパスフィル
タ回路は、演算増幅器ＯＰ、フィードバックコンデンサ
Ｃ１、フィードバックコンデンサＣ１に並列接続される
コンデンサＣ２と抵抗Ｒ２の直列回路から構成される。
また、演算増幅器ＯＰの非反転入力端には、基準電圧Ｖ
ｒ（例えば、２．５（ボルト））が印加されている。
パルスＰＵは、インバータ回路ＩＶ２を介して反転され
た後に、抵抗Ｒ１および逆流防止用のダイオードＤＯ１
を介し、ローパスフィルタ回路を構成する演算増幅器Ｏ
Ｐの反転入力端に加えられる。ここで、ローパスフィル
タ回路は、演算増幅器ＯＰ、フィードバックコンデンサ
Ｃ１、フィードバックコンデンサＣ１に並列接続される
コンデンサＣ２と抵抗Ｒ２の直列回路から構成される。
また、演算増幅器ＯＰの非反転入力端には、基準電圧Ｖ
ｒ（例えば、２．５（ボルト））が印加されている。
【０００９】また、遅れ位相パルスＰＤは、バッファ回
路ＢＦ、抵抗Ｒ３、および、逆流防止用のダイオードＤ
Ｏ２を介し、演算増幅器ＯＰの反転入力端に加えられて
いる。
路ＢＦ、抵抗Ｒ３、および、逆流防止用のダイオードＤ
Ｏ２を介し、演算増幅器ＯＰの反転入力端に加えられて
いる。
【００１０】したがって、進み位相パルスＰＵが出力さ
れると、演算増幅器ＯＰの反転入力端には、順方向の電
流Ｉｕｐが加えられ、また、遅れ位相パルスＰＤが出力
されると、演算増幅器ＯＰの反転入力端には、逆方向の
電流Ｉｄｎが加えられる。ここで、電流Ｉｕｐと電流Ｉ
ｄｎの大きさは同じ値である。
れると、演算増幅器ＯＰの反転入力端には、順方向の電
流Ｉｕｐが加えられ、また、遅れ位相パルスＰＤが出力
されると、演算増幅器ＯＰの反転入力端には、逆方向の
電流Ｉｄｎが加えられる。ここで、電流Ｉｕｐと電流Ｉ
ｄｎの大きさは同じ値である。
【００１１】ローパスフィルタ回路は、順方向の電流Ｉ
ｕｐおよび逆方向の電流Ｉｄｎに変化する入力電流ｉを
平滑し、その演算増幅器ＯＰの出力信号は、制御電圧信
号ＶＳとして電圧制御発振器３に加えられている。
ｕｐおよび逆方向の電流Ｉｄｎに変化する入力電流ｉを
平滑し、その演算増幅器ＯＰの出力信号は、制御電圧信
号ＶＳとして電圧制御発振器３に加えられている。
【００１２】以上の構成で、例えば、図１１（ａ），
（ｂ）に示すように、入力信号ＤＩの位相が出力クロッ
ク信号ＣＫよりも位相差Ｐａだけ進んでいる場合、信号
Ｓ１は出力クロック信号ＣＫの立ち上り端に同期して同
図（ｄ）に示したように変化し、信号Ｓ２および信号Ｓ
３はクロック信号ＣＫａ（同図（ｃ）参照）の立ち上り
端に同期して同図（ｅ），（ｆ）に示すように変化す
る。ここで、入力信号ＤＩは、出力クロック信号ＣＫの
６周期分を１周期として変化するデューティ５０％の矩
形波信号である。
（ｂ）に示すように、入力信号ＤＩの位相が出力クロッ
ク信号ＣＫよりも位相差Ｐａだけ進んでいる場合、信号
Ｓ１は出力クロック信号ＣＫの立ち上り端に同期して同
図（ｄ）に示したように変化し、信号Ｓ２および信号Ｓ
３はクロック信号ＣＫａ（同図（ｃ）参照）の立ち上り
端に同期して同図（ｅ），（ｆ）に示すように変化す
る。ここで、入力信号ＤＩは、出力クロック信号ＣＫの
６周期分を１周期として変化するデューティ５０％の矩
形波信号である。
【００１３】したがって、この場合には、同図（ｇ），
（ｈ）に示すように、進み位相パルスＰＵのデューティ
が、遅れ位相パルスＰＤのデューティよりも大きくな
る。このために、同図（ｉ）に示すように、入力信号Ｄ
Ｉの１／２周期の期間において、入力電流ｉには、順方
向の電流Ｉｕｐが、逆方向の電流Ｉｄｎよりも長い期間
あらわれる。
（ｈ）に示すように、進み位相パルスＰＵのデューティ
が、遅れ位相パルスＰＤのデューティよりも大きくな
る。このために、同図（ｉ）に示すように、入力信号Ｄ
Ｉの１／２周期の期間において、入力電流ｉには、順方
向の電流Ｉｕｐが、逆方向の電流Ｉｄｎよりも長い期間
あらわれる。
【００１４】それにより、制御電圧信号ＶＳの電圧値が
上昇して、電圧制御発振器３から出力される出力クロッ
ク信号ＣＫの周波数が上昇し、その結果、出力クロック
信号ＣＫの位相が入力信号ＤＩの位相に一致する。
上昇して、電圧制御発振器３から出力される出力クロッ
ク信号ＣＫの周波数が上昇し、その結果、出力クロック
信号ＣＫの位相が入力信号ＤＩの位相に一致する。
【００１５】一方、図１２（ａ），（ｂ）に示すよう
に、入力信号ＤＩの位相が出力クロック信号ＣＫよりも
位相差Ｐｂだけ遅れている場合、この場合には、同図
（ｇ），（ｈ）に示すように、進み位相パルスＰＵのデ
ューティが、遅れ位相パルスＰＤのデューティよりも小
さくなる。このために、同図（ｉ）に示すように、入力
信号ＤＩの１／２周期の期間において、入力電流ｉに
は、逆方向の電流Ｉｄｎが、順方向の電流Ｉｕｐよりも
長い期間あらわれる。
に、入力信号ＤＩの位相が出力クロック信号ＣＫよりも
位相差Ｐｂだけ遅れている場合、この場合には、同図
（ｇ），（ｈ）に示すように、進み位相パルスＰＵのデ
ューティが、遅れ位相パルスＰＤのデューティよりも小
さくなる。このために、同図（ｉ）に示すように、入力
信号ＤＩの１／２周期の期間において、入力電流ｉに
は、逆方向の電流Ｉｄｎが、順方向の電流Ｉｕｐよりも
長い期間あらわれる。
【００１６】それにより、制御電圧信号ＶＳの電圧値が
低下して、電圧制御発振器３から出力される出力クロッ
ク信号ＣＫの周波数が低下し、その結果、出力クロック
信号ＣＫの位相が入力信号ＤＩの位相に一致する。
低下して、電圧制御発振器３から出力される出力クロッ
ク信号ＣＫの周波数が低下し、その結果、出力クロック
信号ＣＫの位相が入力信号ＤＩの位相に一致する。
【００１７】また、図１３（ａ），（ｂ）に示すよう
に、入力信号ＤＩの位相と出力クロック信号ＣＫの位相
が一致している場合、この場合には、同図（ｇ），
（ｈ）に示すように、進み位相パルスＰＵのデューティ
と、遅れ位相パルスＰＤのデューティが等しくなる。こ
のために、同図（ｉ）に示すように、入力信号ＤＩの１
／２周期の期間において、入力電流ｉには、順方向の電
流Ｉｕｐと逆方向の電流Ｉｄｎがそれぞれ同じ期間あら
われる。
に、入力信号ＤＩの位相と出力クロック信号ＣＫの位相
が一致している場合、この場合には、同図（ｇ），
（ｈ）に示すように、進み位相パルスＰＵのデューティ
と、遅れ位相パルスＰＤのデューティが等しくなる。こ
のために、同図（ｉ）に示すように、入力信号ＤＩの１
／２周期の期間において、入力電流ｉには、順方向の電
流Ｉｕｐと逆方向の電流Ｉｄｎがそれぞれ同じ期間あら
われる。
【００１８】それにより、制御電圧信号ＶＳの電圧値が
保持され、出力クロック信号ＣＫの位相が入力信号ＤＩ
の位相に一致する状態が保持される。このようにして、
出力クロック信号ＣＫの立ち上り端の間隔の１／２のタ
イミングに、入力信号ＤＩの立ち上りタイミングが一致
している状態が、出力クロック信号ＣＫの位相と入力信
号ＤＩの位相が一致している状態である。
保持され、出力クロック信号ＣＫの位相が入力信号ＤＩ
の位相に一致する状態が保持される。このようにして、
出力クロック信号ＣＫの立ち上り端の間隔の１／２のタ
イミングに、入力信号ＤＩの立ち上りタイミングが一致
している状態が、出力クロック信号ＣＫの位相と入力信
号ＤＩの位相が一致している状態である。
【００１９】このようにして、基本的には、ローパスフ
ィルタ回路の入力電流ｉにあらわれる順方向の電流Ｉｕ
ｐの単位時間当たりの電力と、逆方向の電流Ｉｄｎの単
位時間当たりの電力が等しくなるように位相同期ループ
回路の系が動作し、その結果、出力クロック信号ＣＫの
位相が、入力信号ＤＩの位相に一致する。
ィルタ回路の入力電流ｉにあらわれる順方向の電流Ｉｕ
ｐの単位時間当たりの電力と、逆方向の電流Ｉｄｎの単
位時間当たりの電力が等しくなるように位相同期ループ
回路の系が動作し、その結果、出力クロック信号ＣＫの
位相が、入力信号ＤＩの位相に一致する。
【００２０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来装置には、次のような不都合を生じていた。
うな従来装置には、次のような不都合を生じていた。
【００２１】すなわち、例えば、図１４（ａ）〜（ｅ）
に示すように、電圧制御発振器３の特性や劣化が原因と
なって、電圧制御発振器３から出力される出力クロック
信号ＣＫのデューティが５０％になっていない場合、入
力信号ＤＩの立ち上り端が、出力クロック信号ＣＫの立
ち上り端の間隔の１／２のタイミングに一致しなくな
り、定常状態で位相誤差を生じるという不都合を生じ
る。
に示すように、電圧制御発振器３の特性や劣化が原因と
なって、電圧制御発振器３から出力される出力クロック
信号ＣＫのデューティが５０％になっていない場合、入
力信号ＤＩの立ち上り端が、出力クロック信号ＣＫの立
ち上り端の間隔の１／２のタイミングに一致しなくな
り、定常状態で位相誤差を生じるという不都合を生じ
る。
【００２２】かかる不都合の原因について説明する。
【００２３】図１５（ａ）〜（ｅ）に示すように、電圧
制御発振器３から出力される出力クロック信号ＣＫのデ
ューティが５０％になっていない場合で、入力信号ＤＩ
の立ち上り端が、出力クロック信号ＣＫの立ち上り端の
間隔の１／２のタイミングに一致しているときには、進
み位相パルスＰＵと遅れ位相パルスＰＤのパルスデュー
ティが等しくならない。この場合には、進み位相パルス
ＰＵのパルスデューティの方が大きくなる。
制御発振器３から出力される出力クロック信号ＣＫのデ
ューティが５０％になっていない場合で、入力信号ＤＩ
の立ち上り端が、出力クロック信号ＣＫの立ち上り端の
間隔の１／２のタイミングに一致しているときには、進
み位相パルスＰＵと遅れ位相パルスＰＤのパルスデュー
ティが等しくならない。この場合には、進み位相パルス
ＰＵのパルスデューティの方が大きくなる。
【００２４】この結果、ループフィルタ回路２から出力
される制御電圧信号ＶＳが上昇し、ローパスフィルタ回
路の入力電流ｉにあらわれる順方向の電流Ｉｕｐの単位
時間当たりの電力と、逆方向の電流Ｉｄｎの単位時間当
たりの電力が等しくなるように位相同期ループ回路の系
が動作して、上述した定常位相差を生じる。
される制御電圧信号ＶＳが上昇し、ローパスフィルタ回
路の入力電流ｉにあらわれる順方向の電流Ｉｕｐの単位
時間当たりの電力と、逆方向の電流Ｉｄｎの単位時間当
たりの電力が等しくなるように位相同期ループ回路の系
が動作して、上述した定常位相差を生じる。
【００２５】このような定常位相差を生じると、例え
ば、出力クロック信号ＣＫに基づいて入力信号ＤＩをサ
ンプリングして、入力データを形成する場合、出力クロ
ック信号ＣＫの１周期がサンプリングの検出ウィンドウ
に相当するので、入力信号ＤＩのジッタに対するウィン
ドウマージンが減少し、入力信号ＤＩの読み取り誤りが
生じたり、あるいは、この位相同期ループ回路の同期動
作が不可能になるという事態を生じる。
ば、出力クロック信号ＣＫに基づいて入力信号ＤＩをサ
ンプリングして、入力データを形成する場合、出力クロ
ック信号ＣＫの１周期がサンプリングの検出ウィンドウ
に相当するので、入力信号ＤＩのジッタに対するウィン
ドウマージンが減少し、入力信号ＤＩの読み取り誤りが
生じたり、あるいは、この位相同期ループ回路の同期動
作が不可能になるという事態を生じる。
【００２６】本発明は、かかる従来装置の不都合を解消
し、同期状態での定常位相差を低減できる位相同期ルー
プ回路を提供することを目的としている。
し、同期状態での定常位相差を低減できる位相同期ルー
プ回路を提供することを目的としている。
【００２７】
【課題を解決するための手段】本発明は、入力信号と出
力クロック信号の位相差を検出してその位相差に応じた
デューティの進み位相パルスおよび遅れ位相パルスを出
力する位相比較器と、上記進み位相パルスと遅れ位相パ
ルスのデューティの差に基づいた制御電圧信号を出力す
るループフィルタ回路と、このループフィルタ回路が出
力する制御電圧信号に対応した周波数の出力クロック信
号を出力する電圧制御発振器と、上記出力クロック信号
が上記入力信号に同期完了したかを判定し、同期完了を
判定出力する同期判定手段と、上記ループフィルタ回路
における上記進み位相パルスと遅れ位相パルスの重み付
けの割合を変化する重み付け変化手段と、この重み付け
変化手段によりその重み付けの割合を変化させながら上
記同期判定手段の判定結果を監視し、同期完了の判定が
出力されたときの重み付けの上限値および下限値を検出
し、これらの値に基づいてその重み付けの基準値を算出
し、上記重み付け変化手段に設定する制御手段を備えた
ものである。
力クロック信号の位相差を検出してその位相差に応じた
デューティの進み位相パルスおよび遅れ位相パルスを出
力する位相比較器と、上記進み位相パルスと遅れ位相パ
ルスのデューティの差に基づいた制御電圧信号を出力す
るループフィルタ回路と、このループフィルタ回路が出
力する制御電圧信号に対応した周波数の出力クロック信
号を出力する電圧制御発振器と、上記出力クロック信号
が上記入力信号に同期完了したかを判定し、同期完了を
判定出力する同期判定手段と、上記ループフィルタ回路
における上記進み位相パルスと遅れ位相パルスの重み付
けの割合を変化する重み付け変化手段と、この重み付け
変化手段によりその重み付けの割合を変化させながら上
記同期判定手段の判定結果を監視し、同期完了の判定が
出力されたときの重み付けの上限値および下限値を検出
し、これらの値に基づいてその重み付けの基準値を算出
し、上記重み付け変化手段に設定する制御手段を備えた
ものである。
【００２８】また、入力信号と出力クロック信号の位相
差を検出してその位相差に応じたデューティの進み位相
パルスおよび遅れ位相パルスを出力する位相比較器と、
上記進み位相パルスと遅れ位相パルスのデューティの差
に基づいた制御電圧信号を出力するループフィルタ回路
と、このループフィルタ回路が出力する制御電圧信号に
対応した周波数の出力クロック信号を出力する電圧制御
発振器と、上記出力クロック信号が上記入力信号に同期
完了したかを判定し、同期完了を判定出力する同期判定
手段と、上記ループフィルタ回路における上記進み位相
パルスと遅れ位相パルスの重み付けの割合を変化する重
み付け変化手段と、この重み付け変化手段によりその重
み付けの割合を変化させながら上記同期判定手段の判定
結果を監視し、同期完了の判定が出力されたときの重み
付けの上限値および下限値を検出してその上限値と下限
値の中間値を重み付けの基準値として上記重み付け変化
手段に設定する制御手段を備えたものである。
差を検出してその位相差に応じたデューティの進み位相
パルスおよび遅れ位相パルスを出力する位相比較器と、
上記進み位相パルスと遅れ位相パルスのデューティの差
に基づいた制御電圧信号を出力するループフィルタ回路
と、このループフィルタ回路が出力する制御電圧信号に
対応した周波数の出力クロック信号を出力する電圧制御
発振器と、上記出力クロック信号が上記入力信号に同期
完了したかを判定し、同期完了を判定出力する同期判定
手段と、上記ループフィルタ回路における上記進み位相
パルスと遅れ位相パルスの重み付けの割合を変化する重
み付け変化手段と、この重み付け変化手段によりその重
み付けの割合を変化させながら上記同期判定手段の判定
結果を監視し、同期完了の判定が出力されたときの重み
付けの上限値および下限値を検出してその上限値と下限
値の中間値を重み付けの基準値として上記重み付け変化
手段に設定する制御手段を備えたものである。
【００２９】また、入力信号と同一周波数の基準パルス
信号を出力する基準信号発振器と、入力信号または上記
基準パルス信号のいずれかを選択する選択手段と、この
選択手段から選択出力されている信号と出力クロック信
号の位相差を検出してその位相差に応じたデューティの
進み位相パルスおよび遅れ位相パルスを出力する位相比
較器と、上記進み位相パルスと遅れ位相パルスのデュー
ティの差に基づいた制御電圧信号を出力するループフィ
ルタ回路と、このループフィルタ回路が出力する制御電
圧信号に対応した周波数の出力クロック信号を出力する
電圧制御発振器と、上記出力クロック信号が上記入力信
号に同期完了したかを判定し、同期完了を判定出力する
同期判定手段と、上記ループフィルタ回路における上記
進み位相パルスと遅れ位相パルスの重み付けの割合を変
化する重み付け変化手段と、上記入力信号の入力に先立
って上記選択手段により上記基準パルス信号を選択し、
上記重み付け変化手段によりその重み付けの割合を変化
させながら上記同期判定手段の判定結果を監視し、同期
完了の判定が出力されたときの重み付けの上限値および
下限値を検出し、これらの値に基づいてその重み付けの
基準値を算出し、上記重み付け変化手段に設定する制御
手段を備えたものである。
信号を出力する基準信号発振器と、入力信号または上記
基準パルス信号のいずれかを選択する選択手段と、この
選択手段から選択出力されている信号と出力クロック信
号の位相差を検出してその位相差に応じたデューティの
進み位相パルスおよび遅れ位相パルスを出力する位相比
較器と、上記進み位相パルスと遅れ位相パルスのデュー
ティの差に基づいた制御電圧信号を出力するループフィ
ルタ回路と、このループフィルタ回路が出力する制御電
圧信号に対応した周波数の出力クロック信号を出力する
電圧制御発振器と、上記出力クロック信号が上記入力信
号に同期完了したかを判定し、同期完了を判定出力する
同期判定手段と、上記ループフィルタ回路における上記
進み位相パルスと遅れ位相パルスの重み付けの割合を変
化する重み付け変化手段と、上記入力信号の入力に先立
って上記選択手段により上記基準パルス信号を選択し、
上記重み付け変化手段によりその重み付けの割合を変化
させながら上記同期判定手段の判定結果を監視し、同期
完了の判定が出力されたときの重み付けの上限値および
下限値を検出し、これらの値に基づいてその重み付けの
基準値を算出し、上記重み付け変化手段に設定する制御
手段を備えたものである。
【００３０】また、入力信号と同一周波数の基準パルス
信号を出力する基準信号発振器と、入力信号または上記
基準パルス信号のいずれかを選択する選択手段と、この
選択手段から選択出力されている信号と出力クロック信
号の位相差を検出してその位相差に応じたデューティの
進み位相パルスおよび遅れ位相パルスを出力する位相比
較器と、上記進み位相パルスと遅れ位相パルスのデュー
ティの差に基づいた制御電圧信号を出力するループフィ
ルタ回路と、このループフィルタ回路が出力する制御電
圧信号に対応した周波数の出力クロック信号を出力する
電圧制御発振器と、上記出力クロック信号が上記入力信
号に同期完了したかを判定し、同期完了を判定出力する
同期判定手段と、上記ループフィルタ回路における上記
進み位相パルスと遅れ位相パルスの重み付けの割合を変
化する重み付け変化手段と、上記入力信号の入力に先立
って上記選択手段により上記基準パルス信号を選択し、
上記重み付け変化手段によりその重み付けの割合を変化
させながら上記同期判定手段の判定結果を監視し、同期
完了の判定が出力されたときの重み付けの上限値および
下限値を検出してその上限値および下限値の中間値を重
み付けの基準値として上記重み付け変化手段に設定する
制御手段を備えたものである。
信号を出力する基準信号発振器と、入力信号または上記
基準パルス信号のいずれかを選択する選択手段と、この
選択手段から選択出力されている信号と出力クロック信
号の位相差を検出してその位相差に応じたデューティの
進み位相パルスおよび遅れ位相パルスを出力する位相比
較器と、上記進み位相パルスと遅れ位相パルスのデュー
ティの差に基づいた制御電圧信号を出力するループフィ
ルタ回路と、このループフィルタ回路が出力する制御電
圧信号に対応した周波数の出力クロック信号を出力する
電圧制御発振器と、上記出力クロック信号が上記入力信
号に同期完了したかを判定し、同期完了を判定出力する
同期判定手段と、上記ループフィルタ回路における上記
進み位相パルスと遅れ位相パルスの重み付けの割合を変
化する重み付け変化手段と、上記入力信号の入力に先立
って上記選択手段により上記基準パルス信号を選択し、
上記重み付け変化手段によりその重み付けの割合を変化
させながら上記同期判定手段の判定結果を監視し、同期
完了の判定が出力されたときの重み付けの上限値および
下限値を検出してその上限値および下限値の中間値を重
み付けの基準値として上記重み付け変化手段に設定する
制御手段を備えたものである。
【００３１】
【作用】したがって、出力クロック信号のデューティに
応じて、進み位相パルスと遅れ位相パルスの重み付けの
割合を調整しているので、同期状態での定常位相差を低
減することができる。
応じて、進み位相パルスと遅れ位相パルスの重み付けの
割合を調整しているので、同期状態での定常位相差を低
減することができる。
【００３２】
【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００３３】図１は、本発明の一実施例にかかる位相同
期ループ回路を示している。なお、同図において、図１
０と同一部分および相当する部分には、同一符号を付し
ている。
期ループ回路を示している。なお、同図において、図１
０と同一部分および相当する部分には、同一符号を付し
ている。
【００３４】同図において、電圧制御部３から出力され
る出力クロック信号ＣＫは、位相比較器１に加えられる
とともに、同期検出器１０に加えられている。同期検出
器１０は、例えば、出力クロック信号ＣＫの入力間隔を
計時して、出力クロック信号ＣＫの周波数が所定の周波
数になっているかどうか調べ、出力クロック信号ＣＫが
所定の周波数になっていることを検出すると、同期検出
信号ＳＤを出力するものであり、その同期検出信号ＳＤ
は、制御部１１に加えられている。
る出力クロック信号ＣＫは、位相比較器１に加えられる
とともに、同期検出器１０に加えられている。同期検出
器１０は、例えば、出力クロック信号ＣＫの入力間隔を
計時して、出力クロック信号ＣＫの周波数が所定の周波
数になっているかどうか調べ、出力クロック信号ＣＫが
所定の周波数になっていることを検出すると、同期検出
信号ＳＤを出力するものであり、その同期検出信号ＳＤ
は、制御部１１に加えられている。
【００３５】制御部１１は、電圧制御発振器３が出力す
る出力クロック信号ＣＫのデューティが５０％になって
いないときの定常位相差を抑制するための処理を実行す
るものであり、遅れ位相パルスＰＤがループフィルタ回
路２に加えられたときにローパスフィルタ回路に印加さ
れる電流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを
設定するための電流設定データＤＶを形成し、この電流
設定データＤＶをデジタル／アナログ変換器１２に出力
する。ここで、電流設定データＤＶのビット数は、８〜
１２ビット程度である。
る出力クロック信号ＣＫのデューティが５０％になって
いないときの定常位相差を抑制するための処理を実行す
るものであり、遅れ位相パルスＰＤがループフィルタ回
路２に加えられたときにローパスフィルタ回路に印加さ
れる電流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを
設定するための電流設定データＤＶを形成し、この電流
設定データＤＶをデジタル／アナログ変換器１２に出力
する。ここで、電流設定データＤＶのビット数は、８〜
１２ビット程度である。
【００３６】デジタル／アナログ変換器１２は、電流設
定データＤＶに対応した電圧信号ＶＡを出力するための
ものであり、その電圧信号ＶＡは、ループフィルタ回路
２に加えられている。
定データＤＶに対応した電圧信号ＶＡを出力するための
ものであり、その電圧信号ＶＡは、ループフィルタ回路
２に加えられている。
【００３７】ループフィルタ回路２において、遅れ位相
パルスＰＤは、バッファ回路ＢＦ、抵抗Ｒ４，Ｒ５、お
よび、逆流防止用のダイオードＤＯ２を介し、演算増幅
器ＯＰの反転入力端に加えられている。また、抵抗Ｒ４
と抵抗Ｒ５の相互接続端には、抵抗Ｒ６を介して、デジ
タル／アナログ変換器１２から出力される電圧信号ＶＡ
が印加されている。
パルスＰＤは、バッファ回路ＢＦ、抵抗Ｒ４，Ｒ５、お
よび、逆流防止用のダイオードＤＯ２を介し、演算増幅
器ＯＰの反転入力端に加えられている。また、抵抗Ｒ４
と抵抗Ｒ５の相互接続端には、抵抗Ｒ６を介して、デジ
タル／アナログ変換器１２から出力される電圧信号ＶＡ
が印加されている。
【００３８】本実施例では、制御部１１は、電流設定デ
ータＤＶの値を４段階に変化させて、電圧信号ＶＡの電
圧値を４段階に変化させることで、図２（ａ）〜（ｃ）
に示すように、遅れ位相パルスＰＤがループフィルタ回
路２に加えられたときにローパスフィルタ回路に印加さ
れる電流ｉにあらわれる逆方向の電流Ｉｄｎを、進み位
相パルスＰＵがループフィルタ回路２に加えられたとき
にローパスフィルタ回路に印加される電流ｉにあらわれ
る順方向の電流Ｉｕｐの１／２の大きさの電流Ｉｄｎ
１、電流Ｉｕｐと同じ大きさの電流Ｉｄｎ２、電流Ｉｕ
ｐの３／２の大きさの電流Ｉｄｎ３、および、電流Ｉｕ
ｐの２倍の大きさの電流Ｉｄｎ４に変化させる。
ータＤＶの値を４段階に変化させて、電圧信号ＶＡの電
圧値を４段階に変化させることで、図２（ａ）〜（ｃ）
に示すように、遅れ位相パルスＰＤがループフィルタ回
路２に加えられたときにローパスフィルタ回路に印加さ
れる電流ｉにあらわれる逆方向の電流Ｉｄｎを、進み位
相パルスＰＵがループフィルタ回路２に加えられたとき
にローパスフィルタ回路に印加される電流ｉにあらわれ
る順方向の電流Ｉｕｐの１／２の大きさの電流Ｉｄｎ
１、電流Ｉｕｐと同じ大きさの電流Ｉｄｎ２、電流Ｉｕ
ｐの３／２の大きさの電流Ｉｄｎ３、および、電流Ｉｕ
ｐの２倍の大きさの電流Ｉｄｎ４に変化させる。
【００３９】このようにして、遅れ位相パルスＰＤがル
ープフィルタ回路２に加えられたときにローパスフィル
タ回路に印加される電流ｉにあらわれる逆方向の電流Ｉ
ｄｎの大きさを変えると、上述したように、ローパスフ
ィルタ回路の入力電流ｉにあらわれる順方向の電流Ｉｕ
ｐの単位時間当たりの電力と、逆方向の電流Ｉｄｎの単
位時間当たりの電力が等しくなるように位相同期ループ
回路の系が動作するので、結果的に、出力クロック信号
ＣＫと入力信号ＤＩの位相関係が変化する。
ープフィルタ回路２に加えられたときにローパスフィル
タ回路に印加される電流ｉにあらわれる逆方向の電流Ｉ
ｄｎの大きさを変えると、上述したように、ローパスフ
ィルタ回路の入力電流ｉにあらわれる順方向の電流Ｉｕ
ｐの単位時間当たりの電力と、逆方向の電流Ｉｄｎの単
位時間当たりの電力が等しくなるように位相同期ループ
回路の系が動作するので、結果的に、出力クロック信号
ＣＫと入力信号ＤＩの位相関係が変化する。
【００４０】例えば、遅れ位相パルスＰＤがループフィ
ルタ回路２に加えられたときにローパスフィルタ回路に
印加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大
きさを電流Ｉｄｎ１に設定すると、この位相同期ループ
回路が定常状態になったとき、図３（ａ）〜（ｅ）に示
すように、出力クロック信号ＣＫに対して、入力信号Ｄ
Ｉが遅れ位相の状態となる。この場合、出力クロック信
号ＣＫのデューティが５０％からずれている。
ルタ回路２に加えられたときにローパスフィルタ回路に
印加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大
きさを電流Ｉｄｎ１に設定すると、この位相同期ループ
回路が定常状態になったとき、図３（ａ）〜（ｅ）に示
すように、出力クロック信号ＣＫに対して、入力信号Ｄ
Ｉが遅れ位相の状態となる。この場合、出力クロック信
号ＣＫのデューティが５０％からずれている。
【００４１】また、遅れ位相パルスＰＤがループフィル
タ回路２に加えられたときにローパスフィルタ回路に印
加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大き
さを電流Ｉｄｎ２に設定すると、この位相同期ループ回
路が定常状態になったとき、図４（ａ）〜（ｅ）に示す
ように、出力クロック信号ＣＫの立ち下がり端に、入力
信号ＤＩの立ち上り端が一致する状態となる。
タ回路２に加えられたときにローパスフィルタ回路に印
加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大き
さを電流Ｉｄｎ２に設定すると、この位相同期ループ回
路が定常状態になったとき、図４（ａ）〜（ｅ）に示す
ように、出力クロック信号ＣＫの立ち下がり端に、入力
信号ＤＩの立ち上り端が一致する状態となる。
【００４２】また、遅れ位相パルスＰＤがループフィル
タ回路２に加えられたときにローパスフィルタ回路に印
加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大き
さを電流Ｉｄｎ３に設定すると、この位相同期ループ回
路が定常状態になったとき、図５（ａ）〜（ｅ）に示す
ように、出力クロック信号ＣＫに対して、入力信号ＤＩ
が進み位相の状態となる。
タ回路２に加えられたときにローパスフィルタ回路に印
加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大き
さを電流Ｉｄｎ３に設定すると、この位相同期ループ回
路が定常状態になったとき、図５（ａ）〜（ｅ）に示す
ように、出力クロック信号ＣＫに対して、入力信号ＤＩ
が進み位相の状態となる。
【００４３】また、遅れ位相パルスＰＤがループフィル
タ回路２に加えられたときにローパスフィルタ回路に印
加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大き
さを電流Ｉｄｎ４に設定すると、この位相同期ループ回
路が定常状態になったとき、図６（ａ）〜（ｅ）に示す
ように、出力クロック信号ＣＫの立ち上がり端に、入力
信号ＤＩの立ち上り端が一致する状態となる。
タ回路２に加えられたときにローパスフィルタ回路に印
加される電流ｉにあらわれる逆方向の電流Ｉｄｎの大き
さを電流Ｉｄｎ４に設定すると、この位相同期ループ回
路が定常状態になったとき、図６（ａ）〜（ｅ）に示す
ように、出力クロック信号ＣＫの立ち上がり端に、入力
信号ＤＩの立ち上り端が一致する状態となる。
【００４４】そこで、本実施例では、出力クロック信号
ＣＫが同期状態となる電流Ｉｄｎの上限値と下限値を検
出し、電流Ｉｄｎの値をその上限値の下限値の中間の値
に設定することで、出力クロック信号ＣＫの立ち上り端
の間隔の１／２のタイミングに、入力信号ＤＩの立ち上
り端を一致させるようにしている（図７（ａ）〜（ｅ）
参照）。
ＣＫが同期状態となる電流Ｉｄｎの上限値と下限値を検
出し、電流Ｉｄｎの値をその上限値の下限値の中間の値
に設定することで、出力クロック信号ＣＫの立ち上り端
の間隔の１／２のタイミングに、入力信号ＤＩの立ち上
り端を一致させるようにしている（図７（ａ）〜（ｅ）
参照）。
【００４５】図８は、入力信号ＤＩが入力開始された直
後に、制御部１１が実行する調整処理の一例を示してい
る。
後に、制御部１１が実行する調整処理の一例を示してい
る。
【００４６】制御部１１は、まず、変数ＤＤに電流設定
データＤＶの試験用の値の最大値を設定し（処理１０
１）、その変数ＤＤの値を電流設定データＤＶにセット
する（処理１０２）。
データＤＶの試験用の値の最大値を設定し（処理１０
１）、その変数ＤＤの値を電流設定データＤＶにセット
する（処理１０２）。
【００４７】これにより、電流設定データＤＶがデジタ
ル／アナログ変換器１２に出力され、対応する電圧値の
電圧信号ＶＡがループフィルタ回路２に印加される。し
たがって、抵抗Ｒ４，Ｒ５，Ｒ６の相互接続端の電圧値
がバッファ回路ＢＦの５（ボルト）から電圧信号ＶＡの
電圧値に応じて変化するので、電流Ｉｄｎの大きさは、
その電圧信号ＶＡの電圧値に対応した値になる。
ル／アナログ変換器１２に出力され、対応する電圧値の
電圧信号ＶＡがループフィルタ回路２に印加される。し
たがって、抵抗Ｒ４，Ｒ５，Ｒ６の相互接続端の電圧値
がバッファ回路ＢＦの５（ボルト）から電圧信号ＶＡの
電圧値に応じて変化するので、電流Ｉｄｎの大きさは、
その電圧信号ＶＡの電圧値に対応した値になる。
【００４８】その状態で、同期検出器１０から同期検出
信号ＳＤが出力されているかどうかを調べる（判断１０
３）。判断１０３の値がＮＯになるときには、変数ＤＤ
に電流設定データＤＶの試験用の値で１ステップ小さい
値を設定して（処理１０４）、処理１０２に戻り、それ
以降の処理を繰り返し行なう。
信号ＳＤが出力されているかどうかを調べる（判断１０
３）。判断１０３の値がＮＯになるときには、変数ＤＤ
に電流設定データＤＶの試験用の値で１ステップ小さい
値を設定して（処理１０４）、処理１０２に戻り、それ
以降の処理を繰り返し行なう。
【００４９】また、判断１０３の結果がＹＥＳになると
きには、そのときの変数ＤＤの値を、出力クロック信号
ＣＫが入力信号ＤＩに対して同期状態となる電流設定デ
ータＤＤの上限値を記憶するための変数Ｄ１に記憶する
（処理１０５）。
きには、そのときの変数ＤＤの値を、出力クロック信号
ＣＫが入力信号ＤＩに対して同期状態となる電流設定デ
ータＤＤの上限値を記憶するための変数Ｄ１に記憶する
（処理１０５）。
【００５０】このようにして、出力クロック信号ＣＫが
入力信号ＤＩに対して同期状態となる電流設定データＤ
Ｄの上限値を検出すると、次に、出力クロック信号ＣＫ
が入力信号ＤＩに対して同期状態となる電流設定データ
ＤＤの下限値を検出する動作を行なう。
入力信号ＤＩに対して同期状態となる電流設定データＤ
Ｄの上限値を検出すると、次に、出力クロック信号ＣＫ
が入力信号ＤＩに対して同期状態となる電流設定データ
ＤＤの下限値を検出する動作を行なう。
【００５１】すなわち、まず、変数ＤＤに電流設定デー
タＤＶの試験用の値の最小値を設定し（処理１０６）、
その変数ＤＤの値を電流設定データＤＶにセットする
（処理１０７）。
タＤＶの試験用の値の最小値を設定し（処理１０６）、
その変数ＤＤの値を電流設定データＤＶにセットする
（処理１０７）。
【００５２】その状態で、同期検出器１０から同期検出
信号ＳＤが出力されているかどうかを調べる（判断１０
８）。判断１０８の値がＮＯになるときには、変数ＤＤ
に電流設定データＤＶの試験用の値で１ステップ大きい
値を設定して（処理１０９）、処理１０７に戻り、それ
以降の処理を繰り返し行なう。
信号ＳＤが出力されているかどうかを調べる（判断１０
８）。判断１０８の値がＮＯになるときには、変数ＤＤ
に電流設定データＤＶの試験用の値で１ステップ大きい
値を設定して（処理１０９）、処理１０７に戻り、それ
以降の処理を繰り返し行なう。
【００５３】また、判断１０８の結果がＹＥＳになると
きには、そのときの変数ＤＤの値を、出力クロック信号
ＣＫが入力信号ＤＩに対して同期状態となる電流設定デ
ータＤＤの下限値を記憶するための変数Ｄ２に記憶する
（処理１１０）。
きには、そのときの変数ＤＤの値を、出力クロック信号
ＣＫが入力信号ＤＩに対して同期状態となる電流設定デ
ータＤＤの下限値を記憶するための変数Ｄ２に記憶する
（処理１１０）。
【００５４】そして、出力クロック信号ＣＫが入力信号
ＤＩに対して同期状態となる電流設定データＤＤの中間
値を記憶するための変数Ｄ３に、変数Ｄ１と変数Ｄ２の
和の１／２の値を代入し（処理１１１）、その変数Ｄ３
の値を電流設定データＤＶにセットして（処理１１
２）、電流設定データＤＶの調整動作を終了する。
ＤＩに対して同期状態となる電流設定データＤＤの中間
値を記憶するための変数Ｄ３に、変数Ｄ１と変数Ｄ２の
和の１／２の値を代入し（処理１１１）、その変数Ｄ３
の値を電流設定データＤＶにセットして（処理１１
２）、電流設定データＤＶの調整動作を終了する。
【００５５】このようにして、出力クロック信号ＣＫが
入力信号ＤＩに対して同期状態となる電流設定データＤ
Ｄの上限値と下限値を検出して、それらの中間値を算出
し、その中間値を電流設定データＤＤに設定する。
入力信号ＤＩに対して同期状態となる電流設定データＤ
Ｄの上限値と下限値を検出して、それらの中間値を算出
し、その中間値を電流設定データＤＤに設定する。
【００５６】ところで、入力信号ＤＩには、時間方向の
誤差、すなわち、ジッタを生じるために、入力信号ＤＩ
を基準として上述した調整動作を行なうと、その調整動
作が不安定になるおそれがある。
誤差、すなわち、ジッタを生じるために、入力信号ＤＩ
を基準として上述した調整動作を行なうと、その調整動
作が不安定になるおそれがある。
【００５７】かかる不都合を解消できる、本発明の他の
実施例にかかる位相同期ループ回路を図９に示す。な
お、同図において、図１と同一部分および相当する部分
には、同一符号を付している。
実施例にかかる位相同期ループ回路を図９に示す。な
お、同図において、図１と同一部分および相当する部分
には、同一符号を付している。
【００５８】同図において、基準信号発振器１３は、入
力信号ＤＩと同一周波数の基準信号ＳＲを出力するもの
であり、その基準信号ＳＲは、切換回路１４の一方の切
換入力端１４ａに加えられている。また、切換回路１４
の他方の切換入力端１４ｂには、入力信号ＤＩが加えら
れている。
力信号ＤＩと同一周波数の基準信号ＳＲを出力するもの
であり、その基準信号ＳＲは、切換回路１４の一方の切
換入力端１４ａに加えられている。また、切換回路１４
の他方の切換入力端１４ｂには、入力信号ＤＩが加えら
れている。
【００５９】以上の構成で、制御部１１は、入力信号Ｄ
Ｉが入力される前の適宜なタイミングで、切換回路１４
を切換入力端１４ａに接続した状態で、図８と同様の調
整処理を実行して、電流設定データＤＤの値を設定す
る。この調整処理を終了すると、制御部１１は、切換回
路１４を切換入力端１４ｂに接続する。
Ｉが入力される前の適宜なタイミングで、切換回路１４
を切換入力端１４ａに接続した状態で、図８と同様の調
整処理を実行して、電流設定データＤＤの値を設定す
る。この調整処理を終了すると、制御部１１は、切換回
路１４を切換入力端１４ｂに接続する。
【００６０】このようにして、入力信号ＤＩに比べて周
波数のより安定した基準信号ＳＲを用いて、電流設定デ
ータＤＤの調整作業を行なっているので、調整作業をよ
り精度よく行なうことができる。
波数のより安定した基準信号ＳＲを用いて、電流設定デ
ータＤＤの調整作業を行なっているので、調整作業をよ
り精度よく行なうことができる。
【００６１】なお、上述した実施例では、電流設定デー
タＤＤを４段階に切り換えて、電流設定データＤＤの最
適値を検出しているが、この調整時の電流設定データＤ
Ｄの切換段階数をより大きい値に設定することができ
る。
タＤＤを４段階に切り換えて、電流設定データＤＤの最
適値を検出しているが、この調整時の電流設定データＤ
Ｄの切換段階数をより大きい値に設定することができ
る。
【００６２】また、上述した実施例では、遅れ位相パル
スがループフィルタ回路に加えられたときにローパスフ
ィルタ回路に印加される電流ｉにあらわれる逆方向の電
流Ｉｄｎの大きさを変えることで、ループフィルタ回路
における進み位相パルスと遅れ位相パルスの重み付けの
割合を変化させているが、これ以外の方法を用いること
もできる。
スがループフィルタ回路に加えられたときにローパスフ
ィルタ回路に印加される電流ｉにあらわれる逆方向の電
流Ｉｄｎの大きさを変えることで、ループフィルタ回路
における進み位相パルスと遅れ位相パルスの重み付けの
割合を変化させているが、これ以外の方法を用いること
もできる。
【００６３】また、上述した実施例では、同期検出器
は、出力クロック信号のパルス間隔を計時することで、
出力クロック信号が入力信号に同期完了したと判定して
いるが、その判定方法は、これに限ることはない。
は、出力クロック信号のパルス間隔を計時することで、
出力クロック信号が入力信号に同期完了したと判定して
いるが、その判定方法は、これに限ることはない。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
算術符号によりシンボル系列を符号化する符号化復号化
方法において、符号化時、符号データの先頭ビットを反
転し、復号化時、符号データの先頭ビットを反転した後
にその符号データを復号化するようにしたので、符号デ
ータの先頭ビットがビット反転していることを知らなか
った場合には、符号データを適切に復号化することがで
きず、その結果、情報の秘密を保持することができると
いう効果を得る。また、算術符号によりシンボル系列を
符号化する符号化復号化方法において、符号化時、符号
データを所定ビット間隔でビット反転し、復号化時、符
号データを所定ビット間隔でビット反転しながらその符
号データを復号化するようにしたので、符号データの一
部がビット反転していることを知らなかった場合には、
符号データを適切に復号化することができず、その結
果、情報の秘密を保持することができるという効果を得
る。
算術符号によりシンボル系列を符号化する符号化復号化
方法において、符号化時、符号データの先頭ビットを反
転し、復号化時、符号データの先頭ビットを反転した後
にその符号データを復号化するようにしたので、符号デ
ータの先頭ビットがビット反転していることを知らなか
った場合には、符号データを適切に復号化することがで
きず、その結果、情報の秘密を保持することができると
いう効果を得る。また、算術符号によりシンボル系列を
符号化する符号化復号化方法において、符号化時、符号
データを所定ビット間隔でビット反転し、復号化時、符
号データを所定ビット間隔でビット反転しながらその符
号データを復号化するようにしたので、符号データの一
部がビット反転していることを知らなかった場合には、
符号データを適切に復号化することができず、その結
果、情報の秘密を保持することができるという効果を得
る。
【図１】本発明の一実施例にかかる位相同期ループ回路
を示すブロック図。
を示すブロック図。
【図２】遅れ位相パルスがループフィルタ回路に加えら
れたときにローパスフィルタ回路に印加される電流ｉに
あらわれる逆方向の電流Ｉｄｎの大きさの変化の一例を
示す動作波形図。
れたときにローパスフィルタ回路に印加される電流ｉに
あらわれる逆方向の電流Ｉｄｎの大きさの変化の一例を
示す動作波形図。
【図３】遅れ位相パルスＰＤがループフィルタ回路２に
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ１に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ１に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
【図４】遅れ位相パルスＰＤがループフィルタ回路２に
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ２に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ２に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
【図５】遅れ位相パルスＰＤがループフィルタ回路２に
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ３に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ３に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
【図６】遅れ位相パルスＰＤがループフィルタ回路２に
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ４に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
加えられたときにローパスフィルタ回路に印加される電
流ｉにあらわれる逆方向の電流Ｉｄｎの大きさを電流Ｉ
ｄｎ４に設定した場合、位相同期ループ回路が定常状態
になったときの出力クロック信号ＣＫと入力信号ＤＩの
位相関係を例示した動作波形図。
【図７】調整動作を終了して、位相同期ループ回路が定
常状態になったときに、出力クロック信号ＣＫと入力信
号ＤＩの位相が一致している場合を例示した動作波形
図。
常状態になったときに、出力クロック信号ＣＫと入力信
号ＤＩの位相が一致している場合を例示した動作波形
図。
【図８】制御部が実行する調整処理の一例を示すフロー
チャート。
チャート。
【図９】本発明の他の実施例にかかる位相同期ループ回
路を示すブロック図。
路を示すブロック図。
【図１０】位相同期ループ回路の従来例を示すブロック
図。
図。
【図１１】入力信号ＤＩの位相が出力クロック信号ＣＫ
よりも位相差Ｐａだけ進んでいる場合の図１０の回路の
動作を説明するための動作波形図。
よりも位相差Ｐａだけ進んでいる場合の図１０の回路の
動作を説明するための動作波形図。
【図１２】入力信号ＤＩの位相が出力クロック信号ＣＫ
よりも位相差Ｐｂだけ遅れている場合の図１０の回路の
動作を説明するための動作波形図。
よりも位相差Ｐｂだけ遅れている場合の図１０の回路の
動作を説明するための動作波形図。
【図１３】入力信号ＤＩの位相と出力クロック信号ＣＫ
の位相が一致している場合の図１０の回路の動作を説明
するための動作波形図。
の位相が一致している場合の図１０の回路の動作を説明
するための動作波形図。
【図１４】従来装置の問題を説明するための動作波形
図。
図。
【図１５】従来装置の問題を説明するための動作波形
図。
図。
１ 位相比較器 ２ ループフィルタ回路 ３ 電圧制御発振器 １０ 同期検出器 １１ 制御部 １２ デジタル／アナログ変換器 １３ 基準信号発振器 １４ 切換回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/08 G11B 20/14 351 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)
Claims (4)
- 【請求項１】 入力信号と出力クロック信号の位相差を
検出してその位相差に応じたデューティの進み位相パル
スおよび遅れ位相パルスを出力する位相比較器と、 上記進み位相パルスと遅れ位相パルスのデューティの差
に基づいた制御電圧信号を出力するループフィルタ回路
と、 このループフィルタ回路が出力する制御電圧信号に対応
した周波数の出力クロック信号を出力する電圧制御発振
器と、 上記出力クロック信号が上記入力信号に同期完了したか
を判定し、同期完了を判定出力する同期判定手段と、 上記ループフィルタ回路における上記進み位相パルスと
遅れ位相パルスの重み付けの割合を変化する重み付け変
化手段と、 この重み付け変化手段によりその重み付けの割合を変化
させながら上記同期判定手段の判定結果を監視し、同期
完了の判定が出力されたときの重み付けの上限値および
下限値を検出し、これらの値に基づいてその重み付けの
基準値を算出し、上記重み付け変化手段に設定する制御
手段を備えたことを特徴とする位相同期ループ回路。 - 【請求項２】 入力信号と出力クロック信号の位相差を
検出してその位相差に応じたデューティの進み位相パル
スおよび遅れ位相パルスを出力する位相比較器と、 上記進み位相パルスと遅れ位相パルスのデューティの差
に基づいた制御電圧信号を出力するループフィルタ回路
と、 このループフィルタ回路が出力する制御電圧信号に対応
した周波数の出力クロック信号を出力する電圧制御発振
器と、 上記出力クロック信号が上記入力信号に同期完了したか
を判定し、同期完了を判定出力する同期判定手段と、 上記ループフィルタ回路における上記進み位相パルスと
遅れ位相パルスの重み付けの割合を変化する重み付け変
化手段と、 この重み付け変化手段によりその重み付けの割合を変化
させながら上記同期判定手段の判定結果を監視し、同期
完了の判定が出力されたときの重み付けの上限値および
下限値を検出してその上限値と下限値の中間値を重み付
けの基準値として上記重み付け変化手段に設定する制御
手段を備えたことを特徴とする位相同期ループ回路。 - 【請求項３】 入力信号と同一周波数の基準パルス信号
を出力する基準信号発振器と、 入力信号または上記基準パルス信号のいずれかを選択す
る選択手段と、 この選択手段から選択出力されている信号と出力クロッ
ク信号の位相差を検出してその位相差に応じたデューテ
ィの進み位相パルスおよび遅れ位相パルスを出力する位
相比較器と、 上記進み位相パルスと遅れ位相パルスのデューティの差
に基づいた制御電圧信号を出力するループフィルタ回路
と、 このループフィルタ回路が出力する制御電圧信号に対応
した周波数の出力クロック信号を出力する電圧制御発振
器と、 上記出力クロック信号が上記入力信号に同期完了したか
を判定し、同期完了を判定出力する同期判定手段と、 上記ループフィルタ回路における上記進み位相パルスと
遅れ位相パルスの重み付けの割合を変化する重み付け変
化手段と、 上記入力信号の入力に先立って上記選択手段により上記
基準パルス信号を選択し、上記重み付け変化手段により
その重み付けの割合を変化させながら上記同期判定手段
の判定結果を監視し、同期完了の判定が出力されたとき
の重み付けの上限値および下限値を検出し、これらの値
に基づいてその重み付けの基準値を算出し、上記重み付
け変化手段に設定する制御手段を備えたことを特徴とす
る位相同期ループ回路。 - 【請求項４】 入力信号と同一周波数の基準パルス信号
を出力する基準信号発振器と、 入力信号または上記基準パルス信号のいずれかを選択す
る選択手段と、 この選択手段から選択出力されている信号と出力クロッ
ク信号の位相差を検出してその位相差に応じたデューテ
ィの進み位相パルスおよび遅れ位相パルスを出力する位
相比較器と、 上記進み位相パルスと遅れ位相パルスのデューティの差
に基づいた制御電圧信号を出力するループフィルタ回路
と、 このループフィルタ回路が出力する制御電圧信号に対応
した周波数の出力クロック信号を出力する電圧制御発振
器と、 上記出力クロック信号が上記入力信号に同期完了したか
を判定し、同期完了を判定出力する同期判定手段と、 上記ループフィルタ回路における上記進み位相パルスと
遅れ位相パルスの重み付けの割合を変化する重み付け変
化手段と、 上記入力信号の入力に先立って上記選択手段により上記
基準パルス信号を選択し、上記重み付け変化手段により
その重み付けの割合を変化させながら上記同期判定手段
の判定結果を監視し、同期完了の判定が出力されたとき
の重み付けの上限値および下限値を検出してその上限値
および下限値の中間値を重み付けの基準値として上記重
み付け変化手段に設定する制御手段を備えたことを特徴
とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14107492A JP3193121B2 (ja) | 1992-05-07 | 1992-05-07 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14107492A JP3193121B2 (ja) | 1992-05-07 | 1992-05-07 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315947A JPH05315947A (ja) | 1993-11-26 |
| JP3193121B2 true JP3193121B2 (ja) | 2001-07-30 |
Family
ID=15283627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14107492A Expired - Fee Related JP3193121B2 (ja) | 1992-05-07 | 1992-05-07 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3193121B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
| US10798981B2 (en) | 2015-05-01 | 2020-10-13 | Aderans Company Limited | Wig base and wig |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4686551B2 (ja) * | 2006-01-26 | 2011-05-25 | アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド | 電圧制御発振器のためのフィードバックシステム内のオフセット補正 |
-
1992
- 1992-05-07 JP JP14107492A patent/JP3193121B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
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| Publication number | Publication date |
|---|---|
| JPH05315947A (ja) | 1993-11-26 |
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