JP2919153B2 - ディジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルＰＬＬ回路に
関し、特に同期式データ伝送においてタイミング信号の
抽出を行うディジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】ディジタルＰＬＬ回路は、同期式データ
伝送においてタイミング信号の抽出の目的でよく使用さ
れる回路である。従来のディジタルＰＬＬ回路として
は、図９，図１０に示すように、固定発振器をいくつか
用意しこれを切り換える方式と、図１１に示すように、
固定発振器の出力にパルスを挿入、または削除し、平均
出力周波数を変える方式がある。

【０００３】固定発振器をいくつか用意しこれを切り換
える方式のものとして、図９はハードウェア形式ディジ
タルＰＬＬ回路のブロック図、図１０はソフトウェア形
式のディジタルＰＬＬで、例えばアキュフェーズ社のオ
ーディオ用ディジタルプロセッサＤＣ−８１Ｌのフロー
チャートを示している。図９において、固定発振器２０
１〜２０３からの出力はセレクタ２０４で選択され出力
信号２０７を出力する。この出力信号２０７は入力信号
２０４と位相比較器２０６により位相比較される。

【０００４】このディジタルＰＬＬ回路は、入力信号２
０４と出力信号２０７の位相を位相比較器２０６によっ
て比較し、入力信号２０４が出力信号２０７の位相より
早い場合は、現在セレクトしている固定発振器より周波
数の高いものを、また逆に遅い場合は現在セレクトして
いる固定発振器より周波数の低いものをセレクトするよ
うにし、入力信号２０４に対して位相を合わせている。

【０００５】また図１０においては、現在入力信号に出
力信号がロックしているか調べ、ロックしている場合は
現在の周波数を表示し、タイマーをセットする。もしロ
ックしていない場合は現在の周波数表示を消し、現在セ
レクトしている発振器の周波数が３２ＫＨｚのものであ
れば４１ＫＨｚの発振器を選択し、また現在セレクトし
ている発振器の周波数が、４４ＫＨｚのものであれば４
８ＫＨｚの発振器を選択し、またそれ以外なら３２ＫＨ
ｚの発振器を選択し、タイマをセットするものである。

【０００６】図１１（ａ），（ｂ）はハードロジックの
みで構成されるディジタルＰＬＬ回路の基本ブロック図
およびその回路図を示している。この回路は、クロック
部３０３，制御部３０４，カウンタ部３０５から構成さ
れる。出力端子３０２によりクロック部３０３のクロッ
クパルスを分周した出力が得られるが、制御部３０４に
おいて入力信号３０１と出力信号３０２の位相が比較さ
れ、出力信号３０２の変化点の方が入力信号３０１の変
化点より早い場合にはカウンタ部３０５の分周を遅ら
せ、逆に早い場合にはその分周を早めるという制御が行
なわれ、出力信号の変化点が入力信号の変化点に合うよ
うに動作する。

【０００７】図１２は図１１（ｂ）のディジタルＰＬＬ
回路のタイムチャートを示し、信号は正論理で出力され
るものとしている。この回路は、４つのＤフリップフロ
ップ９２〜９５、３つのナンドゲート９６〜９８、イン
バータ９１からなる制御部３０４と、Ｔフリップフロッ
プ８１、２つのアンドゲート８２，８３からなるクロッ
ク部３０３の詳細を示している。

【０００８】まずクロック部３０３からのクロックａを
もとにデューティ１：３の位相が１８０°ずれた２相の
クロックｂ，ｃが生成され、ナンドゲート９６，９７に
それぞれ入力される。入力端子３０１に信号ｄがない場
合はＤフリップフロップ９２，９４のＱ出力ｆ，ｈは通
常“０”であり、ナンドゲート９６のみが開き、ナンド
ゲート９７は閉じており、クロックｂのみがナンドゲー
ト９６，９８を経てカウンタ部３０５に送られる。

【０００９】入力端子３０１に信号ｄが現われると（時
刻ｔ₁ ）、Ｄフリップフロップ９２，９４はその瞬間の
出力端子３０２の出力信号ｅの極性により出力ｆ，ｈは
極性が異なるので、出力信号ｅの変化点の方が、入力信
号ｄより早いか遅いかを検出することができる。すなわ
ち、出力ｅの方が遅い場合にはＤフリップフロップ９２
の出力ｆに“１”が現われ、逆に早い場合にはＤフリッ
プフロップ９４の出力ｈに“１”が現われる。次段のＤ
フリップフロップ９３，９５は出力ｂ，ｃにより前段に
現われた“１”の信号を一定時間保つ働きをする。かく
して出力ｅの変化点が入力ｄの変化点より遅い場合はＤ
フリップフロップ９３の出力ｇが一定時間“１”にな
り、その間ナンドゲート９７が開いてクロックｃが供給
されカウンタ部３０５の入力に１ビットが挿入される
（時刻ｔ₂ ）。

【００１０】カウンタ部３０５のモジュロは一定である
からカウンタ入力に１ビット挿入されれば出力ｅはその
分早く変化することになる。同様に出力ｅの変化点が入
力ｄの変化点より早い場合にはＤフリップフロップ９５
の出力ｉは一定時間“１”となり、これによりナンドゲ
ート９６は一定時間閉じてカウンタ入力に供給されるク
ロックを１ビット除去する。このようにして出力ｅの位
相は入力ｄの位相に合うように制御される。

【００１１】

【発明が解決しようとする課題】上述した従来のディジ
タルＰＬＬ回路は、入力信号と出力信号の位相を比較す
る際、必ず全ての入力信号の変化点をもとに入力信号の
位相を抽出している。その際すべての入力信号の変化点
に対して位相を合わせようとディジタルＰＬＬ回路が働
くため、入力信号へ、例えばノイズなどが入っていても
そのノイズの変化点に対しても位相を合わせようとディ
ジタルＰＬＬが働き、誤動作してしまうことがあった。
本発明の目的は、このような問題を解決し、ノイズ等に
よる誤動作をなくすようにしたデイジタルＰＬＬ回路を
提供することにある。

【００１２】

【課題を解決するための手段】本発明の構成は、入力信
号の位相に応じて出力信号の位相を制御するディジタル
ＰＬＬ回路において、前記入力信号に前記出力信号の位
相が合った場合にはｎ段のフリップフロップにより入力
クロックを２ｎ分周して各出力が互に１クロック分づつ
位相のずれた信号を出力するリングカウンタと、前記入
力信号のエッジを検出したエッジ検出信号を出力するエ
ッジ検出回路と、前記リングカウンタの各出力と前記エ
ッジ検出回路のエッジ検出信号の位相とをそれぞれ比較
し、これら比較結果の入力信号の位相より早いもしくは
遅い各信号を出力する位相比較判定回路と、この位相比
較判定回路からの各比較結果信号を次のエッジ検出信号
の出力まで保持し、この保持値と次の各位相比較結果信
号の値を比較する前値比較回路と、この前値比較回路が
前記出力信号の位相を連続して早いと判定した場合には
前記リングカウンタの値を遅らせるようにデコードした
値を前記入力クロックの一周期分出力し、前記出力信号
の位相が連続して遅いと判定された場合には前記リング
カウンタの値を進ませるようにデコードした値を入力ク
ロックの一周期分出力するデコード回路とを有すること
を特徴とする。

【００１３】

【実施例】図１は本発明の一実施例のディジタルＰＬＬ
回路のブロック図であり、エッジ検出回路１０１と、リ
ングカウンタ１０２と、デコード回路１０３と、位相比
較判定回路１０４と、前値比較回路１０５とから構成さ
れている。

【００１４】エッジ検出回路１０１、は入力信号ｆ_INと
クロック信号ＣＬＫが入力され、その入力信号ｆ_INをク
ロック信号ＣＬＫの両エッジで取らえることにより、ク
ロックの２倍の周波数で検出されたエッジ検出信号ＥＧ
を出力する。リングカウンタ１０２は、デコード回路１
０３より制御されない場合、つまりロック状態にある場
合は、各出力が各々の出力とは位相がずれた信号をクロ
ック信号ＣＬＫを分周して出力し、それらの出力をデコ
ードして必要なタイミングの出力信号ＰＯＵＴを生成し
ている。このためリングカウンタ１０２の出力であるＱ
ＯＵＴはディジタル回路の出力信号の位相としてエッジ
検出信号ＥＧと共に位相比較される。

【００１５】位相比較判定回路１０４は、リングカウン
タ１０２の出力ＱＯＵＴとエッジ検出信号ＥＧが入力さ
れ実際に位相比較を行う。つまり、エッジ検出信号ＥＧ
が出力されたタイミングにリングカウンタがどの値を示
しているかによって位相比較しそしてその位相差を判断
している。またその位相比較の結果、エッジ検出信号Ｅ
Ｇの位相つまり入力信号ｆ_INの位相がリングカウンタ１
０２の位相、つまり出力信号ＰＯＵＴの位相より早い場
合にはＦＦ信号を逆に入力信号ｆ_INの位相が出力信号Ｐ
ＯＵＴの位相より遅い場合にはＳＴＰ信号を出力する。

【００１６】前値比較回路１０５は、位相比較判定回路
１０４のその位相比較結果の信号であるＦＦ信号、ＳＴ
Ｐ信号を受け取り次のＦＦ信号、ＳＴＰ信号が出力され
るまで保持する。そして新たに判定されたＦＦ信号、Ｓ
ＴＰ信号を保持されたＦＦ信号、ＳＴＰ信号と比較し、
２つのＦＦ信号もしくは２つのＳＴＰ信号が同様の値で
あれば、ＦＦ信号の場合は連続して入力信号ｆ_INの位相
の方が出力信号ＰＯＵＴの位相より遅いと判定されたと
してＳＴＰＤ信号を、そしてＳＴＰ信号の場合は連続し
て入力信号ｆ_INの位相の方が出力信号ＰＯＵＴの位相よ
り早いと判定されたとしてＦＦＤ信号をエッジ検出回路
１０１によって生成されたタイミング調整信号ＴＭのタ
イミングでデコード回路１０３に出力する。

【００１７】デコード回路１０３は前値比較回路１０５
から出力されるＦＦＤ信号、ＳＴＰＤ信号を受けとり、
リングカウンタ１０２の位相を制御する。その制御方法
はリグカウンタ１０２の各Ｑ出力の値を使い受け取った
ＦＦＤ信号、ＳＴＰＤ信号によりそのデコードを変化さ
せ、リングカウンタ１０２のＤ入力としている。

【００１８】以上の動作により、リングカウンタ１０２
の出力の位相が変化し、入力信号と位相の合った出力信
号を安全に得ることができる。また前値比較回路１０５
の保持メモリを任意に増やすことによって、ＰＬＬの信
頼度を上げることもできるが、その分ロックもかかりに
くくなる。その場合は位相比較判定回路１０４によって
検出される位相差分リングカウンタ１０２の制御を行い
引き込み範囲を広げることで対応できる。

【００１９】図２はエッジ検出回路１０１の回路図、図
３はデコード回路１０３およびリングカウンタ１０２の
回路図、図４は位相比較判定回路１０４の回路図、図５
は前値比較回路１０５の回路図である。

【００２０】図２のｆ_INは同期式伝送信号入力信号、Ｃ
ＬＫはクロック入力信号である。Ｄフリップフロップ２
１，２２は入力信号ｆ_INが変化するタイミングをクロッ
ク信号ＣＬＫをお互いに対して反転して入力することに
よりクロック信号の２倍の周波数で取らえゲート２５と
共にエッジ検出信号を生成している。

【００２１】図４のゲート６１はリングカウンタ１０２
の位相が入力信号ｆ_INの位相より進んでいると判断され
る状態のリングカウンタ１０２のＱ出力の値をデコード
し、逆にゲート６２は遅れていると判断される状態のリ
ングカウンタ１０２の値をデコードしている。そして実
際に複合ゲート６３，６４でエッジ検出信号ＥＧが出力
されたタイミングのゲート６１，６２の値をとらえるこ
とによって入力信号ｆ_INと出力信号ＰＯＵＴの位相を比
較し、次のエッジ検出信号ＥＧが入力されるまでその状
態を保持する。その比較の結果入力信号ｆ_INの位相が出
力信号ＰＯＵＴの位相より早いと判定された場合に出力
されるのがＦＦ信号であり、逆に遅いと判定された場合
に出力されるのがＳＴＰ信号である。

【００２２】複合ゲート６３，６４より出力されたＦＦ
信号、ＳＴＰ信号は図５に示す前値比較回路１０５に入
力され、実際はエッジ検出信号ＥＧの立下りエッジによ
ってＤフリップフロップ７１，７２に取り込まれ保持さ
れる。そして次のエッジ検出信号ＥＧが立下がった時に
新たにＤフリップフロップ７１，７２にＦＦ信号、ＳＴ
Ｐ信号が取り込まれ、同時に今まで保持されていたＦＦ
信号、ＳＴＰ信号はＤフリップフロップ７３，７４に更
に保持される。そしてゲート７５，７６によって今まで
保持されていたＦＦ信号、ＳＴＰ信号と新たに取り込ま
れたＦＦ信号、ＳＴＰ信号、つまりＤフリップフロップ
７１，７３のＱ出力とＤフリップフロップ７２，７４の
Ｑ出力との比較を行なう。そして２回連続して入力信号
ｆ_INより出力信号ＰＯＵＴの方が遅れていれば、ゲート
７５よりＦＦＤ信号、そして逆に２回連続進んでいれば
ゲート７６よりＳＴＰＤ信号が出力される。

【００２３】この場合図３に示す様に、デコード結果を
直接、各ＤフリップフロップＦＦ１〜ＦＦ５（５２〜５
６）のＤ入力に入力しているため、タイミング的にＤフ
リップフロップ５２〜５６がラッチしきれない場合が生
じ、さらにＤフリップフロップ７１〜７４は次のエッジ
が検出されるまでその値を保持しつづけるので、図２の
Ｄフリップフロップ２１，２３およびゲート２４によっ
て発生されるタイミング調整信号ＴＭによって、図５の
ゲート７５，７６が制御され、入力信号ｆ_INのエッジが
検出された後のクロック一周期分、デコード回路１０３
に出力される。

【００２４】ＦＦＤ信号、ＳＴＰＤ信号はデコード回路
１０３を制御する制御信号として入力される。図３のデ
コード回路は、位相比較判定回路１０４および前値比較
回路１０５によって入力信号ｆ_INと出力信号ＰＯＵＴの
位相が合っていると判断された場合、ＦＦＤ信号、ＳＴ
ＰＤ信号によっては制御されないため、ゲート４６によ
って制御される。そのためゲート３２，３５，３８，４
１，４４によりＤフリップフロップ５２〜５６のＤ入力
が決定される。Ｄフリップフロップ５２〜５６はこの時
通常のリングカウンタの動作を行うため、ＦＦ１のＱ出
力がＦＦ２のＤ入力というようにＦＦ_n のＱ出力がＦＦ
_n+1 のＤ入力となる。ＦＦ１のＤ入力のみがＦＦ５のＱ
反転出力となり、リングカウンタを形成する。

【００２５】また位相比較判定回路１０４と前値比較回
路１０５によって２回連続入力信号ｆ_INの位相が出力信
号ＰＯＵＴの位相より早いと判定された場合、リングカ
ウンタ１０２の値を進めなければならない。そのため制
御信号ＦＦＤによってゲート３１，３４，３７，４０，
４３を有効にし、各ゲートを通しＤフリップフロップ５
２〜５６のＤ入力とする。この時、各Ｄフリップフロッ
プのＤ入力はリングカウンタの値を進めるようにしなけ
ればならないので、クロック信号ＣＬＫの１周期分値を
進めるため各ＦＦ_n のＱ出力を各ＦＦ_n+2 のＤ入力とす
る。ただし、ＦＦ１のＤ入力はＦＦ４のＱ反転出力とな
りＦＦ２のＤ入力はＦＦ５のＱ出力となる。

【００２６】同様に、２回連続入力信号ｆ_INの位相が出
力信号ＰＯＵＴの位相より遅いと判断された場合、Ｄフ
リップフロップ５２〜５６のリングカウンタ１０２の値
を遅らせなければならない。そのため制御信号ＳＴＰＤ
によってゲート３３，３６，３９，４２，４５を有効に
し、各ゲートを通し、Ｄフリップフロップ５２〜５６の
Ｄ入力とする。この時、各ＤフリップフロップのＤ入力
はクロック信号ＣＬＫの一周期分リングカウンタ１０２
を遅らせるように各ＦＦ_n のＱ出力をＦＦ_n のＤ入力に
する。つまり各ＦＦ１〜５は自分のＱ出力をＤ入力にす
ることによって、次のクロックが入力されてもＱ出力は
変化せず見かけ上リングカウンタが１クロック分停止し
たことになる。

【００２７】以上のように入力信号ｆ_INに混入したノイ
ズ等に左右され誤動作することを防いだ制御信号によっ
て、リングカウンタ１０２の値を進めたり、又は遅らせ
たりして入力信号の位相に確実に合わせることができ
る。これらリングカウンタ１０２の出力を任意にデコー
ドすることによって、必要なタイミングの出力信号を得
ることができる。

【００２８】次に、この回路の動作を図６〜図８のタイ
ミングチャートを参照して説明する。図６は入力信号ｆ
_INと出力信号ＰＯＵＴの位相が合っている状態の時にタ
イミングチャートである。

【００２９】通常入力信号が変化しなければ、図２のＤ
フリップフロップ２１〜２３のＱ出力は同じ値を出力す
る。よってゲート２４，２５の出力であるタイミング調
整信号ＴＭとエッジ検出信号ＥＧは“０”が出力されて
いる。よって複合ゲート６３，６４の値は保持状態とな
り、Ｄフリップフロップ７１〜７４も保持状態となり出
力は変化しない。更にゲート７５，７６はタイミング調
整信号が“０”であるため他の２入力がどの値であろう
と出力は“０”、つまりＦＦＤ信号、ＳＴＰＤ信号は
“０”であり、デコード回路１０３はゲート４６によっ
て制御されるため、リングカウンタ１０２は通常のリン
グカウンタの動作となり、Ｑ出力はそれぞれの位相がク
ロック信号ＣＬＫの一周期ずれた１０分周の出力とな
る。

【００３０】次に、入力信号ｆ_INが図６の時刻ｔ₁ で
“０”から“１”に変化したとする。この時、クロック
信号ＣＬＫの立下がりでＤフリップフロップ２２のＱ出
力だけが“０”から“１”に変化し、ゲート２５を通
し、エッジ検出信号ＥＧが“０”から“１”に変化し、
エッジを検出したことになり、それによって複合ゲート
６３，６４がその時のリングカウンタ１０２の値をとら
える。この時に位相比較が行なわれたことになるが、Ｄ
フリップフロップ５２のＱ出力は“１”で５３のＱ出力
は“０”であるため、ゲート６１の出力は“１”とな
り、ゲート６２の出力は“０”となり、それらを取込ん
だ複合ゲート６３，６４によってＳＴＰ信号は“０”、
ＦＦ信号も“０”となる。

【００３１】次にクロック信号ＣＬＫが立上がりＤフリ
ップフロップ２１が入力信号ｆ_INの“１”を取らえＱに
“１”を出力するため、タイミング調整信ＴＭが“０”
から“１”になり、逆にエッジ検出信号は“１”から
“０”になる。このエッジで位相比較は終わりＦＦ信号
とＳＴＰ信号は保持状態になり、Ｄフリップフロップ７
１，７２に取り込まれる。Ｄフリップフロップ７１，７
２はＦＦ信号，ＳＴＰ信号は共に“０”であったためそ
のＱ出力も“０”となり、それを受けたゲート７５，７
６も“０”を出力する。よってデコード回路１０３は、
ＦＦＤ信号，ＳＴＰＤ信号が共に“０”なので、入力信
号ｆ_INが変化していない状態と同じデコード結果をＦＦ
１〜５に出力するため、通常のリングカウンタ１０２の
動作となる。

【００３２】次に、入力信号ｆ_INが図７の時刻ｔ₂ に
“０”から“１”に変化したとする。入力信号ｆ_INは時
刻ｔ₃ に変化しなければ出力信号ＰＯＵＴと同位相では
ないので、この場合、入力信号ｆ_INの方が出力信号ＰＯ
ＵＴの位相より進んでいることになる。時刻ｔ₂ で入力
信号ｆ_INが変化したためＤフリップフロップ２１，２
２、そしてゲート２５によってエッジ検出信号ＥＧが
“０”から“１”になり、複合ゲート６３，６４はその
時のリングカウンタの値を取らえる。Ｄフリップフロッ
プ５２のＱ出力は“０”でＦＦ５３のＱ出力も“０”で
あるためゲート６１の出力は“１”、ゲート６２の出力
も“１”となり、複合ゲート６３，６４によってＳＴＰ
信号は“０”、ＦＦ信号は“１”となる。次のクロック
信号ＣＬＫの立下がりでエッジ検出信号ＥＧが“１”か
ら“０”になり、Ｄフリップフロップ７１，７２にＳＴ
Ｐ信号及びＦＦ信号の値が取り込まれる。

【００３３】次に時刻ｔ₄ のタイミングで入力信号ｆ_IN
が“１”から“０”に変化したとする。入力信号ｆ_INは
タイミングｔ₅ で変化しなければ出力信号ＰＯＵＴと同
位相ではないので、この場合も入力信号ｆ_INの方が出力
信号ＰＯＵＴの位相よりすすんでいることになる。入力
信号が時刻ｔ₄ で変化したため、Ｄフリップフロップ２
１，２２、ゲート２５によってエッジ検出信号ＥＧが
“０”から“１”になり、複合ゲート６３，６４はＤフ
リップフロップＦＦ１のＱ出力とＦＦ２のＱ出力が
“０”であるためゲート６１の出力“１”とゲート６２
の出力“１”を取る。結果として、ＳＴＰ信号は“０”
となり、ＦＦ信号が“１”となる。

【００３４】次のクロック信号ＣＬＫの立下がりでエッ
ジ検出信号ＥＧが“１”から“０”になり、Ｄフリップ
フロップ７１，７２に新たにＳＴＰ信号とＦＦ信号の値
が取込まれ、前のＳＴＰ信号とＦＦ信号の値はＤフリッ
プフロップ７３，７４へと取り込まれる。ここでＳＴＰ
信号を取込んだＤフリップフロップ７２，７４のＱ出力
は双方とも“０”であるが、ＦＦ信号を取り込んだＤフ
リップフロップ７１，７３は双方とも“１”なので、ゲ
ート７５を通しＦＦＤ信号が“１”となる。このＦＦＤ
信号にデコード回路１０３が制御されゲート３１，３
４，３７，４０，４３のみが有効となり、リングカウン
タ１０２の値がクロック信号ＣＬＫの一周期分進み、結
果として出力信号ＰＯＵＴの位相も進んだことになる。

【００３５】次に入力信号ｆ_INが、図８の時刻ｔ₇ に
“０”から“１”に変化したとする。入力信号ｆ_INは時
刻ｔ₆ に変化しなければ出力信号ＰＯＵＴと同位相では
ないので、この場合入力信号ｆ_INの方が出力信号ＰＯＵ
Ｔの位相より遅れていることになる。この入力信号ｆ_IN
が変化したためＤフリップフロップ２１，２５、ゲート
２５によってエッジ検出信号ＥＧが“０”から“１”に
変化し、複合ゲート６３，６４がその時のリングカウン
タの値をとらえ位相比較を行なう。Ｄフリップフロップ
ＦＦ１のＱ出力とＦＦ２のＱ出力の値は共に“１”なの
で、ゲート６１，６２の出力は共に“０”となり、それ
を複合ゲート６３，６４が取り込むため、ＳＴＰ信号は
“１”、ＦＦ信号は“０”となる。

【００３６】次のクロック信号ＣＬＫの立上がりによっ
てエッジ検出信号ＥＧが“１”から“０”になり、Ｄフ
リップフロップ７１，７２にＳＴＰ信号及びＦＦ信号の
値が取込まれる。

【００３７】次に時刻ｔ₉ のタイミングで入力信号ｆ_IN
が“１”から“０”に変化したとする。入力信号ｆ_INは
タイミングｔ₈ で変化しなければ出力信号ＰＯＵＴと同
位相ではないので、この場合も入力信号ｆ_INの方が出力
信号ＰＯＵＴの位相より遅れていることによる。入力信
号ｆ_INが時刻ｔ₉ で変化したため、Ｄフリップフロップ
２１，２２、ゲート２５によってエッジ検出信号ＥＧが
“０”から“１”になり、複合ゲート６３，６４がその
時のリングカウンタの値を取らえ位相比較を行う。Ｄフ
リップフロップＦＦ１のＱ出力とＦＦ２のＱ出力は共に
“１”なので、ゲート６１，６２の出力は共に“０”と
なり、それを複合ゲート６３，６４が取り込むため、Ｓ
ＴＰ信号は“１”、ＦＦ信号は“０”となる。

【００３８】次のクロック信号の立上がりでエッジ検出
信号ＥＧが“１”から“０”になり、Ｄフリップフロッ
プ７１，７２に新たにＳＴＰ信号とＦＦ信号の値が取込
まれ、前のＳＴＰ信号とＦＦ信号の値はＤフリップフロ
ップ７３，７４へと取込まれる。ここでＦＦ信号を取り
込んだＤフリップフロップ７１，７３のＱ出力は双方と
も“０”であるが、ＳＴＰ信号を取り込んだＤフリップ
フロップ７２，７４は双方とも“１”であるため、ゲー
ト７６を通しＳＴＰＤ信号が“１”となる。このＳＴＰ
Ｄ信号にデコード回路１０３が制御されるため、ゲート
３３，３６，３９，４２，４５のみが有効となり、リン
グカウンタ１０２の値がクロック信号ＣＬＫの一周期分
止まり、結果として出力信号ＰＯＵＴの位相が遅れたこ
とになる。以上の動作により、入力信号ｆ_INに混入した
ノイズ等に左右されて位相比較を誤判定することがな
く、安全に入力信号ｆ_INと位相の合った出力信号ＰＯＵ
Ｔを得ることができる。

【００３９】本実施例は、前値比較回路１０５の保持メ
モリを１ビットとしていたが、任意に増やすことによっ
て入力信号ｆ_INに混入するノイズに対する誤動作を防
ぎ、更に信頼度を増やすこともできる。また入力信号に
対する出力信号ＰＯＵＴの位相制御範囲をクロック信号
ＣＬＫの±１クロック分としていたが、デコード回路１
０３を変更することによってその引込み範囲を簡単に広
げることが可能である。

【００４０】

【発明の効果】以上説明したように本発明は、入力信号
と出力信号の位相比較を行った際にその結果をメモリに
保持し更に新たな位相比較結果と照合させ比較結果が一
致した場合、つまり連続して同じ位相比較結果が得られ
た時に、初めてその比較結果が正しいと判定し、その位
相に出力信号の位相が合うようにリングカウンタを制御
することにより、入力信号に混入したノイズ等による誤
動作がない信頼できる出力信号を得られるという効果を
有する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図。

【図２】図１のエッジ検出回路１０１の回路図。

【図３】図１のデーコード回路１０３，リングカウンタ
１０２の回路図。

【図４】図１の位相比較判定回路１０４の回路図。

【図５】図１の前値比較回路１０５の回路図。

【図６】図１の動作を説明するタイミング図。

【図７】図１の動作を説明するタイミング図。

【図８】図１の動作を説明するタイミング図。

【図９】従来例のディジタルＰＬＬ回路の回路図。

【図１０】従来例のソフトウェアにより出力を切換える
方式のフロー図。

【図１１】（ａ），（ｂ）は従来例の他のディジタルＰ
ＬＬ回路のブロック図およびその回路図。

【図１２】図１１の動作を説明するタイミング図。

【符号の説明】

２１〜２３，５２〜５６，７１〜７４，９２〜９５
Ｄフリップフロップ ２４，２５ イクスクルーシブオアゲート ３１〜４５，４７〜５１，６１，９６〜９８ ナンド
ゲート ４６，６２ ノアゲート ５７，７５，７６，８２，８３ アンドゲート ６３，６４ 複合ゲート ８１ Ｔフリップフロップ １０１ エッジ検出回路 １０２ リングカウンタ回路 １０３ デコード回路 １０４ 位相比較判定回路 １０５ 前値比較回路 ２０１〜２０３ 固定発振器 ２０４，３０１ 入力信号 ２０５ セレクタ ２０６ 位相比較器 ２０７，３０２ 出力信号 ３０３ クロック部 ３０４ 制御部 ３０５ カウンタ部 ＲＳＴ リセット信号 ＰＯＵＴ 周期クロック出力信号 ＣＬＫ クロック信号 ｆ_IN 同期式伝送入力信号 ＴＭ タイミング調整信号 ＥＧ エッジ検出信号 ＦＦ 位相比較結果信号（遅れ検出） ＳＴＰ 位相比較結果信号（進み検出） ＱＯＵＴ リングカウンタデコード信号 ＦＦＤ リングカウンタ進ませ信号 ＳＴＰＤ リングカウンタ遅らせ信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号の位相に応じて出力信号の位相
   を制御するディジタルＰＬＬ回路において、前記入力信
   号に前記出力信号の位相が合った場合にはｎ段のフリッ
   プフロップにより入力クロックを２ｎ分周して各出力が
   互に１クロック分づつ位相のずれた信号を出力するリン
   グカウンタと、前記入力信号のエッジを検出したエッジ
   検出信号を出力するエッジ検出回路と、前記リングカウ
   ンタの各出力と前記エッジ検出回路のエッジ検出信号の
   位相とをそれぞれ比較し、これら比較結果の入力信号の
   位相より早いもしくは遅い各信号を出力する位相比較判
   定回路と、この位相比較判定回路からの各比較結果信号
   を次のエッジ検出信号の出力まで保持し、この保持値と
   次の各位相比較結果信号の値を比較する前値比較回路
   と、この前値比較回路が前記出力信号の位相を連続して
   早いと判定した場合には前記リングカウンタの値を遅ら
   せるようにデコードした値を前記入力クロックの一周期
   分出力し、前記出力信号の位相が連続して遅いと判定さ
   れた場合には前記リングカウンタの値を進ませるように
   デコードした値を入力クロックの一周期分出力するデコ
   ード回路とを有することを特徴とするディジタルＰＬＬ
   回路。