JP2002198807A - Ｐｌｌ回路および光通信受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号ＤＡＴＡとクロック信号ＩＣＬＫと
の位相比較結果に基づいて位相制御を行うと、ＤＡＴＡ
のデューティ比の僅かな変化に対して周波数検出の際の
ＩＣＬＫのサンプリング値が不安定となり、誤動作が生
じる。 【解決手段】 クロック発生器１７において、ＶＣＯ１
６の発振周波数クロックＶＣＯＣＬＫに基づいてこれに
対して、同相のクロック信号ＩＣＬＫ、９０°位相が遅
れたクロック信号ＱＣＬＫおよび４５°位相が遅れたク
ロック信号Ｉ′ＣＬＫを生成する。そして、位相検出回
路１１ではクロック信号Ｉ′ＣＬＫと入力信号ＤＡＴＡ
との位相差に基づいて位相制御を行い、周波数検出回路
１２ではクロック信号ＩＣＬＫとクロック信号ＱＣＬＫ
を入力信号ＤＡＴＡに同期して取り込み、その取り込ん
だ信号に基づいて周波数制御を行うようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ(phase loc
ked loop;位相ロックループ)回路および光通信受信装置
に関し、特に位相検出回路および周波数検出回路を有す
るＰＬＬ回路およびこれを受信データのリタイミング処
理に用いるためのクロック信号の生成回路として用いた
光通信受信装置に関する。

【０００２】

【従来の技術】図１４に、現在一般的に用いられている
ＰＬＬ回路の構成を示す。このＰＬＬ回路は、位相検出
（ＰＤ）回路１０１および周波数検出（ＦＤ）回路１０
２を有しており、その動作は次の通りである。

【０００３】先ず、周波数検出回路１０２において、入
力信号ＤＡＴＡとクロック信号（ＩＣＬＫ，ＱＣＬＫ）
との周波数比較を行う。そして、その比較結果に基づい
てチャージポンプ（ＣＰ）回路１０４およびループフィ
ルタ１０５介してＶＣＯ（電圧制御発振器）１０６の周
波数クロックＶＣＯＣＬＫの周波数を制御することによ
り、目標の発振周波数に引き込む。尚、クロック信号
（ＩＣＬＫ，ＱＣＬＫ）は、クロック発生器１０７にお
いて、ＶＣＯ１０６の発振周波数クロックＶＣＯＣＬＫ
に基づいて生成される。

【０００４】次に、位相検出回路１０１において、入力
信号ＤＡＴＡとＶＣＯ１０６の発振周波数クロックＶＣ
ＯＣＬＫとの位相比較を行う。そして、その比較結果に
基づいてチャージポンプ回路１０３およびループフィル
タ１０５を介してＶＣＯ１０６の発振周波数クロックＶ
ＣＯＣＬＫの位相を制御することにより、入力信号ＤＡ
ＴＡの位相に対してＶＣＯ１０６の発振周波数クロック
ＶＣＯＣＬＫの位相を一致させる。

【０００５】この種のＰＬＬ回路において、周波数比較
回路１０２として、従来、図１５に示す構成のものが用
いられていた。以下、この周波数比較回路１０２の具体
的な回路構成およびその動作について説明する。

【０００６】なお、ここでは、ＮＲＺ(non-return-to-z
ero;非ゼロ復帰)波形のディジタル信号ＤＡＴＡが周波
数比較回路１０２に入力されるものとする。また、クロ
ック発生器１０７では、ＶＣＯ１０６の発振周波数クロ
ックＶＣＯＣＬＫを、所定の分周比１／ｎ（本例では、
ｎ＝１）で分周することによってクロック信号ＩＣＬＫ
が、またこれを９０°位相シフトすることによってクロ
ック信号ＱＣＬＫがそれぞれ得られ、これらクロック信
号ＩＣＬＫ，ＱＣＬＫ周波数比較回路１０２に与えられ
るものとする。

【０００７】先ず、ＮＲＺ波形の入力信号ＤＡＴＡが与
えられるデータ入力端子１１１は、Ｄ−ＦＦ（Ｄ型フリ
ップフロップ）１１２のＤ（データ）入力端子に接続さ
れるとともに、ＥＸ−ＯＲ（排他的論理和）ゲート１１
３の一方の入力端子Ａに接続されている。一方、クロッ
ク信号ＩＣＬＫが与えられるＩＣＬＫ入力端子１１４は
ＡＮＤゲート１１６，１１７の各一方の入力端子Ａに接
続され、クロック信号ＱＣＬＫが与えられるＱＣＬＫ入
力端子１１５はＡＮＤゲート１１６，１１７の各他方の
入力端子Ｂに接続されている。ただし、ＡＮＤゲート１
１７の一方の入力端子Ａは、クロック信号ＩＣＬＫの極
性が反転されて入力される反転入力端子である。

【０００８】ＡＮＤゲート１１６，１１７の各出力端子
は、Ｄ−ＦＦ１１８，１１９の各Ｄ入力端子に接続され
ている。これらＤ−ＦＦ１１８，１１９の各ＣＬＫ（ク
ロック）入力端子には、ＥＸ−ＯＲゲート１１３の出力
端子が接続されている。Ｄ−ＦＦ１１８，１１９の各Ｑ
出力端子はＤ−ＦＦ１２０，１２１の各Ｄ入力端子に接
続され、これらＤ−ＦＦ１２０，１２１の各Ｑ出力端子
はＤ−ＦＦ１２２，１２３の各Ｄ入力端子に接続されて
いる。なお、Ｄ−ＦＦ１１２およびＤ−ＦＦ１２０〜１
２３の各ＣＬＫ端子は、ＩＣＬＫ入力端子１１４に接続
されている。

【０００９】Ｄ−ＦＦ１２２のＱ出力端子は、ＡＮＤゲ
ート１２４の一方の入力端子Ａに接続されている。Ｄ−
ＦＦ１２３のＱ出力端子は、ＡＮＤゲート１２５の他方
の入力端子Ｂに接続されている。Ｄ−ＦＦ１２０のＱ出
力端子はさらにＡＮＤゲート１２５の一方の入力端子Ａ
に接続され、Ｄ−ＦＦ１２１のＱ出力端子はさらにＡＮ
Ｄゲート１２４の他方の入力端子Ｂに接続されている。
そして、ＡＮＤゲート１２４，１２５の各出力端子は、
回路出力端子１２６，１２７にそれぞれ接続されてい
る。

【００１０】なお、ＡＮＤゲート１２４からはその出力
信号として、図１４のＶＣＯ１０６の発振周波数を下げ
る方向に制御するＤＯＷＮパルス信号が導出され、ＡＮ
Ｄゲート１２５からはその出力信号として上記発振周波
数を上げる方向に制御するＵＰパルス信号が導出され
る。そして、ＤＯＷＮパルス信号およびＵＰパルス信号
は、回路出力端子１２６，１２７を介して図１４のチャ
ージポンプ回路１０４へ供給される。

【００１１】次に、上記構成の周波数検出回路の回路動
作について、図１６のタイミングチャートを参照して説
明する。なお、図１６のタイミングチャートにおいて、
波形（ａ）〜（ｏ）は、図１５の各ノード（ａ）〜
（ｏ）の波形をそれぞれ示している。

【００１２】先ず、クロック信号ＩＣＬＫ（ａ）は、時
刻ｔ０で立ち上がって“Ｈ”レベルになり、時刻ｔ２で
立ち下がって“Ｌ”レベルになるパルス波形である。以
下同様に、時刻ｔ４，ｔ８，ｔ１２，…で立ち上がり、
時刻ｔ６，ｔ１０，…で立ち下がる。このクロック信号
ＩＣＬＫ（ａ）は、ＩＣＬＫ入力端子１１４を介してＡ
ＮＤゲート１１６，１１７の各一方の入力端子Ａに供給
されるとともに、Ｄ−ＦＦ１１２およびＤ−ＦＦ１２０
〜１２３の各ＣＬＫ端子に供給される。

【００１３】クロック信号ＩＣＬＫ（ａ）に対して、ク
ロック信号ＱＣＬＫ（ｂ）は９０°位相シフトされた、
具体的には９０°位相が遅れたパルス波形となってい
る。すなわち、時刻ｔ１，ｔ５，ｔ９，…で立ち上がっ
て“Ｈ”レベルになり、時刻ｔ３，ｔ７，ｔ１１，…で
立ち下がって“Ｌ”レベルになる。このクロック信号Ｑ
ＣＬＫ（ｂ）は、ＱＣＬＫ入力端子１１５を介してＡＮ
Ｄゲート１１６，１１７の各他方の入力端子Ｂに供給さ
れる。

【００１４】ＡＮＤゲート１１６は、クロック信号ＩＣ
ＬＫ（ａ）とクロック信号ＱＣＬＫ（ｂ）との論理積を
とることから、これらクロック信号ＩＣＬＫ，ＱＣＬＫ
が共に“Ｈ”レベルとなる期間、即ち時刻ｔ１〜ｔ２の
期間、時刻ｔ５〜ｔ６の期間、時刻ｔ９〜ｔ１０の期間
で、その出力信号（ｃ）が“Ｈ”レベルとなる。それ以
外の期間、即ち時刻ｔ０〜ｔ１、時刻ｔ２〜ｔ５の期
間、時刻ｔ６〜ｔ９の期間、時刻ｔ１０〜ｔ１２の期間
では、出力信号（ｃ）は“Ｌ”レベルとなる。

【００１５】一方、ＡＮＤゲート１１７は、クロック信
号ＩＣＬＫ（ａ）の反転クロック信号ＩＣＬＫＸとクロ
ック信号ＱＣＬＫ（ｂ）との論理積をとることから、こ
れらクロック信号ＩＣＬＫＸ，ＱＣＬＫが共に“Ｈ”レ
ベルとなる期間、即ち時刻ｔ２〜ｔ３の期間、時刻ｔ６
〜ｔ７の期間、時刻ｔ１０〜ｔ１１の期間で、その出力
信号（ｄ）が“Ｈ”レベルとなる。それ以外の期間、即
ち時刻ｔ０〜ｔ２、時刻ｔ３〜ｔ６の期間、時刻ｔ７〜
ｔ１０の期間、時刻ｔ１１以降の期間では、出力信号
（ｄ）は“Ｌ”レベルとなる。

【００１６】図１６のタイミングチャートにおいて、出
力信号（ｃ）の“Ｈ”レベルの期間を期間Ａ、出力信号
（ｄ）の“Ｈ”レベルの期間を期間Ｂとそれぞれ記す。

【００１７】一方、ＮＲＺの入力信号ＤＡＴＡ（ｆ）
は、データ入力端子１１１を介して直接、ＥＸ−ＯＲゲ
ート１１３の一方の入力端子Ａに供給されるとともに、
Ｄ−ＦＦ１１２のＤ入力端子に供給される。Ｄ−ＦＦ１
１２は、クロック信号ＩＣＬＫ（ａ）の立ち上がりタイ
ミングでＤ入力端子の入力波形の“Ｈ”レベル／“Ｌ”
レベルを取り込む。この場合、時刻ｔ０では入力信号Ｄ
ＡＴＡ（ｆ）が“Ｈ”レベルとすると、これを取り込む
ことでそのＱ出力信号（ｅ）が“Ｈ”レベルとなる。

【００１８】また、時刻ｔ１とｔ２の間で入力信号ＤＡ
ＴＡ（ｆ）が変化し、その極性が反転していることか
ら、次のクロック信号ＩＣＬＫ（ａ）の立ち上がりタイ
ミングｔ４では、“Ｌ”レベルの入力信号ＤＡＴＡ
（ｆ）を取り込み、そのＱ出力信号（ｅ）が“Ｌ”レベ
ルになる。さらに、時刻ｔ６とｔ７の間で入力信号ＤＡ
ＴＡ（ｆ）の極性が再度反転していることから、次のク
ロック信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ８
で“Ｈ”レベルの入力信号ＤＡＴＡ（ｆ）の“Ｈ”レベ
ルを取り込み、そのＱ出力信号（ｅ）が“Ｈ”レベルに
なる。それ以降時刻ｔ１２までは、この“Ｈ”レベルを
維持し続ける。

【００１９】このＤ−ＦＦ１１２のＱ出力信号（ｅ）
は、ＥＸ−ＯＲゲート１１３の他方の入力端子Ｂに供給
され、このＥＸ−ＯＲゲート１１３において、その一方
の入力端子Ａに供給される入力信号ＤＡＴＡ（ｆ）との
排他的論理和演算が行われる。その結果、ＥＸ−ＯＲゲ
ート１１３の出力信号（ｇ）は、図１６のタイミングチ
ャートから明らかなように、時刻ｔ１〜ｔ２の期間中の
入力信号ＤＡＴＡ（ｆ）の反転時に“Ｌ”レベルから
“Ｈ”レベルに遷移し、Ｄ−ＦＦ１１２のＱ出力信号
（ｅ）が“Ｌ”レベルに遷移する時刻ｔ４で“Ｌ”レベ
ルへ遷移する。

【００２０】この時刻ｔ４から入力信号ＤＡＴＡ（ｆ）
のデータ反転期間の間、ＥＸ−ＯＲゲート１１３の出力
信号（ｇ）は“Ｌ”レベルを維持し続ける。そして、時
刻ｔ６とｔ７の間で入力信号ＤＡＴＡ（ｆ）が反転する
と、その反転タイミングでＥＸ−ＯＲゲート１１３の出
力信号（ｇ）は“Ｌ”レベルから“Ｈ”レベルへ遷移す
る。

【００２１】続いて、時刻ｔ８になると、Ｄ−ＦＦ１１
２のＱ出力信号（ｅ）が“Ｌ”レベルから“Ｈ”レベル
に遷移するので、入力信号ＤＡＴＡ（ｆ）の“Ｈ”レベ
ルとこのＱ出力信号（ｅ）の“Ｈ”レベルとの排他的論
理和演算が行われることで、ＥＸ−ＯＲゲート１１３の
出力信号（ｇ）が“Ｌ”レベルに遷移する。そして、そ
れ以降の時刻ｔ８〜ｔ１２の期間においては、ＥＸ−Ｏ
Ｒゲート１１３の出力信号（ｇ）のレベルは変化しな
い。

【００２２】ＡＮＤゲート１１６，１１７の各出力信号
（ｃ），（ｄ）は、次段のＤ−ＦＦ１１８，１１９の各
Ｄ入力端子に供給される。Ｄ−ＦＦ１１８，１１９は、
ＥＸ−ＯＲゲート１１３の出力信号（ｇ）をＣＬＫ入力
としており、このクロック波形の立ち上がりのタイミン
グでＤ入力波形を取り込み、そのレベルをＱ出力信号
（ｈ），（ｋ）として導出する。

【００２３】ここで、ＥＸ−ＯＲゲート１１３の出力信
号（ｇ）が時刻ｔ１〜ｔ２の期間で立ち上がり、この期
間ではＡＮＤゲート１１６の出力信号（ｃ）が“Ｈ”レ
ベル、ＡＮＤゲート１１７の出力信号（ｄ）が“Ｌ”レ
ベルであるから、Ｄ−ＦＦ１１８のＱ出力信号（ｈ）が
“Ｈ”レベルに、Ｄ−ＦＦ１１９のＱ出力信号（ｋ）が
“Ｌ”レベルになる。

【００２４】ＥＸ−ＯＲゲート１１３の出力信号（ｇ）
が次に“Ｌ”レベルから“Ｈ”レベルに遷移するタイミ
ングは、時刻ｔ６〜ｔ７の期間における入力信号ＤＡＴ
Ａ（ｆ）の変化点である。このタイミングにおけるＡＮ
Ｄゲート１１６の出力信号（ｃ）が“Ｌ”レベル、ＡＮ
Ｄゲート１１７の出力信号（ｄ）が“Ｈ”レベルである
から、Ｄ−ＦＦ１１８のＱ出力信号（ｈ）が“Ｈ”レベ
ルから“Ｌ”レベルに遷移し、Ｄ−ＦＦ１１９のＱ出力
信号（ｋ）が“Ｌ”レベルから“Ｈ”レベルに遷移し、
時刻ｔ１２までこれらのレベルを維持し続ける。

【００２５】これらＤ−ＦＦ１１８，１１９の各Ｑ出力
信号（ｈ），（ｋ）はＤ−ＦＦ１２０，１２１の各Ｄ入
力端子に供給される。Ｄ−ＦＦ１２０，１２１は、クロ
ック信号ＩＣＬＫ（ａ）をＣＬＫ入力としており、その
波形の立ち上がりタイミングでＤ入力波形を取り込む。
ここで、クロック信号ＩＣＬＫ（ａ）の立ち上がりタイ
ミングは時刻ｔ４であり、そのときのＤ−ＦＦ１１８の
Ｑ出力信号（ｈ）が“Ｈ”レベル、Ｄ−ＦＦ１１９のＱ
出力信号（ｋ）が“Ｌ”レベルであるので、Ｄ−ＦＦ１
２０のＱ出力信号（ｉ）は“Ｈ”レベルに、Ｄ−ＦＦ１
２１のＱ出力信号（ｌ）は“Ｌ”レベルになる。

【００２６】クロック信号ＩＣＬＫ（ａ）の次の立ち上
がりタイミングは時刻ｔ８であり、このときのＤ−ＦＦ
１１８のＱ出力信号（ｈ）が“Ｌ”レベルであるので、
Ｄ−ＦＦ１２０のＱ出力信号（ｉ）は“Ｌ”レベルに遷
移し、またＤ−ＦＦ１１９のＱ出力信号（ｋ）が“Ｈ”
レベルであるので、Ｄ−ＦＦ１２１のＱ出力信号（ｌ）
は“Ｈ”レベルに遷移する。そして、これらＱ出力信号
（ｉ），（ｌ）の各レベルは、時刻ｔ１２まで維持され
る。

【００２７】Ｄ−ＦＦ１２０，１２１の各Ｑ出力信号
（ｉ），（ｌ）は次段のＤ−ＦＦ１２２，１２３の各Ｄ
入力端子に供給される。これらＤ−ＦＦ１２２，１２３
も、クロック信号ＩＣＬＫ（ａ）をＣＬＫ入力としてお
り、その波形の立ち上がりタイミングでＤ入力波形を取
り込む。ここで、クロック信号ＩＣＬＫ（ａ）の立ち上
がりタイミングは時刻ｔ８であり、この時点でのＤ−Ｆ
Ｆ１２０，１２１のＱ出力信号（ｉ），（ｌ）の各レベ
ルを取り込むことになり、その結果、Ｄ−ＦＦ１２２の
Ｑ出力信号（ｊ）は“Ｈ”レベルに、Ｄ−ＦＦ１２３の
Ｑ出力信号（ｍ）は“Ｌ”レベルになる。

【００２８】クロック信号ＩＣＬＫ（ａ）が次に立ち上
がるタイミングは時刻ｔ１２であり、そのタイミングで
のＤ−ＦＦ１２０のＱ出力信号（ｉ）が“Ｌ”レベル、
Ｄ−ＦＦ１２１のＱ出力信号（ｌ）が“Ｈ”レベルであ
るから、Ｄ−ＦＦ１２２のＱ出力信号（ｊ）は“Ｈ”レ
ベルから“Ｌ”レベルに、Ｄ−ＦＦ１２３のＱ出力信号
（ｍ）は“Ｌ”レベルから“Ｈ”レベルにそれぞれ遷移
する。

【００２９】Ｄ−ＦＦ１２２のＱ出力信号（ｊ）は、Ａ
ＮＤゲート１２４の入力端子Ａに供給される。ＡＮＤゲ
ート１２４の入力端子Ｂには、Ｄ−ＦＦ１２１のＱ出力
信号（ｌ）が供給される。これにより、ＡＮＤゲート１
２４の出力信号（ｎ）であるＤＯＷＮパルス信号は、時
刻ｔ４でＤ−ＦＦ１２１のＱ出力信号（ｌ）が“Ｌ”レ
ベルに遷移するので“Ｌ”レベルになり、時刻ｔ８にな
るとＤ−ＦＦ１２１，１２２の各Ｑ出力信号（ｌ），
（ｊ）が共に“Ｈ”レベルに遷移するので“Ｈ”レベル
になる。

【００３０】また、時刻ｔ１２になると、Ｄ−ＦＦ１２
１のＱ出力信号（ｌ）のレベルは変化せず“Ｈ”レベル
のままであるが、Ｄ−ＦＦ１２２のＱ出力信号（ｊ）の
レベルが“Ｈ”レベルから“Ｌ”レベルに遷移する。し
たがって、ＡＮＤゲート１２４の出力信号（ｎ）、即ち
ＤＯＷＮパルス信号は“Ｈ”レベルから“Ｌ”レベルに
遷移する。

【００３１】一方、Ｄ−ＦＦ１２３のＱ出力信号（ｍ）
は、ＡＮＤゲート１２５の入力端子Ｂに供給される。Ａ
ＮＤゲート１２５の入力端子Ａには、Ｄ−ＦＦ１２０の
Ｑ出力信号（ｉ）が供給される。これにより、ＡＮＤゲ
ート１２５の出力信号（ｏ）であるＵＰパルス信号は、
時刻ｔ８でＤ−ＦＦ１２０，１２３の各Ｑ出力信号
（ｉ），（ｍ）が共に“Ｌ”レベルに遷移するので
“Ｌ”レベルとなる。また、時刻ｔ１２になると、Ｄ−
ＦＦ１２３のＱ出力信号（ｍ）が“Ｈ”レベルに遷移す
るが、Ｄ−ＦＦ１２０のＱ出力信号（ｉ）が“Ｌ”レベ
ルであるので、ＡＮＤゲート１２５の出力信号（ｏ）は
“Ｌ”レベルを維持する。

【００３２】以上から、図１５の周波数検出回路の動作
をまとめると次のようになる。あるＤＡＴＡ変化時点に
おいて（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリ
ングした後の次のＤＡＴＡ変化時点で（１，１）をサン
プリングすると、クロック信号ＩＣＬＫの１周期分の長
さのＵＰパルス信号を出力する。すなわち、この２つの
ＤＡＴＡ変化点の間にｍ（ｍは任意の整数）ビットのデ
ータが存在すると、この間のクロック信号ＩＣＬＫはｍ
サイクル以下存在することになるから、クロック信号Ｉ
ＣＬＫの周波数を高くするため、ＵＰパルス信号のパル
スが生じることになる。

【００３３】また、あるＤＡＴＡ変化時点において（Ｉ
ＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプリングした後
の次のＤＡＴＡ変化時点で（０，０）をサンプリングす
ると、クロック信号ＩＣＬＫの１周期分の長さのＤＯＷ
Ｎパルス信号を出力する。すなわち、この２つのＤＡＴ
Ａ変化点の間にｍ′（ｍ′は任意の整数）ビットのデー
タが存在すると、この間のクロック信号ＩＣＬＫはｍ′
サイクル以上存在することになるから、クロック信号Ｉ
ＣＬＫの周波数を低くするため、ＤＯＷＮパルス信号の
パルスが生じることになる。

【００３４】クロック信号ＩＣＬＫと入力信号ＤＡＴＡ
の周波数が完全に一致しているときは、（０，０），
（０，１），（１，０）（１，１）のいずれかをＤＡＴ
Ａ変化時点でサンプリングし続け、ＵＰパルス信号、Ｄ
ＯＷＮパルス信号のパルスは発生しない。

【００３５】このように、ＡＮＤゲート１２４の出力信
号（ｎ）をＤＯＷＮパルス信号として、またＡＮＤゲー
ト１２５の出力信号（ｏ）をＵＰパルス信号として、図
１４のチャージポンプ回路１０４に供給する。そして、
これらＤＯＷＮ／ＵＰパルス信号によって当該チャージ
ポンプ回路１０４を制御し、その出力電流を平滑化（整
流）することで、ループフィルタ１０５を介してＶＣＯ
１０６の制御電圧を発生させる。

【００３６】以上においては、入力信号ＤＡＴＡやクロ
ック信号（ＩＣＬＫ，ＱＣＬＫ）のデューティ比をそれ
ぞれ１００％、５０％として周波数検出回路１０２の動
作を説明した。しかしながら、特に光通信などにおいて
は、図１７（ｂ），（ｃ）に示すように、伝送信号ＤＡ
ＴＡにはデューティ歪が生じているため、ＰＬＬ回路が
誤動作する可能性がある。図１８に、デューティ歪のあ
る場合のクロックＩＣＬＫ，ＱＣＬＫおよび伝送信号Ｄ
ＡＴＡの各波形を示す。

【００３７】

【発明が解決しようとする課題】上述したように、従来
例に係る周波数検出回路では、入力信号ＤＡＴＡの変化
点でクロック信号ＩＣＬＫとクロック信号ＱＣＬＫの値
をサンプリングしているので、周波数が完全に一致して
いると、図１６に対応した時刻ｔ２とｔ３の期間のサン
プリング値はクロック信号ＩＣＬＫが“０”、クロック
信号ＱＣＬＫが“１”であり、また次のＤＡＴＡ変化点
ｔ６とｔ７の間でのサンプリング値はクロック信号ＩＣ
ＬＫが“０”、クロック信号ＱＣＬＫが“１”、さらに
時刻ｔ１０とｔ１１の間にＤＡＴＡ変化点が存在すると
すると、そのサンプリング値はやはりクロック信号ＩＣ
ＬＫが“０”、クロック信号ＱＣＬＫが“１”となり、
３つの変化点のサンプリング値はいずれも同じであるこ
とがわかる。

【００３８】しかし、入力信号ＤＡＴＡが歪み、デュー
ティ比が異なる場合のタイミング関係を示す図１８のタ
イミングチャートから明らかなように、クロック信号Ｉ
ＣＬＫを９０°位相遅延したものがクロック信号ＱＣＬ
Ｋであり、これに対して入力信号ＤＡＴＡのデューティ
比が大きくなり、その“Ｈ”レベルの１ビット分幅がク
ロック信号ＩＣＬＫの周期よりも大きい場合、時刻ｔ１
とｔ２間で入力信号ＤＡＴＡが立ち上がると、この立ち
上がりエッジでのクロック信号ＩＣＬＫのレベルが
“１”、クロック信号ＱＣＬＫのレベルが“１”であ
る。

【００３９】次に、入力信号ＤＡＴＡの立ち下がりエッ
ジｔ７とｔ８の間においては、クロック信号ＩＣＬＫ，
ＱＣＬＫのレベルが共に“０”となり、入力信号ＤＡＴ
Ａの立ち上がりと立ち下がりエッジにおけるクロック信
号ＩＣＬＫ，ＱＣＬＫのサンプリング値は（１，１）か
ら（０，０）と変化してしまい、誤動作することが解か
る。

【００４０】また、入力信号ＤＡＴＡのデューティ比が
小さくなり、その“Ｈ”レベルの１ビット分幅がクロッ
ク信号ＩＣＬＫの周期よりも小さくなると、図示してあ
るように、時刻ｔ３とｔ４の間にある立ち上がりエッジ
ではクロック信号ＩＣＬＫ，ＱＣＬＫのレベルが共に
“０”となる。しかし、時刻ｔ５とｔ６の期間にある入
力信号ＤＡＴＡの立ち下がりエッジのクロック信号ＩＣ
ＬＫ，ＱＣＬＫのレベルが共に“１”となり、（０，
０）から（１，１）とクロック信号ＩＣＬＫ，ＱＣＬＫ
のサンプリング値が異なってくる。その結果、周波数検
出回路は誤動作してしまう。

【００４１】次に、位相検出回路１０１の一般的な構成
について述べる。図１９は、その回路構成の一例を示す
ブロック図である。先ず、位相検出回路１０１の回路構
成について説明する。

【００４２】図１９において、入力信号ＤＡＴＡが供給
されるデータ入力端子１３１は、Ｄ−ＦＦ１３３のＤ入
力端子に接続されるとともに、２入力のＥＸ−ＯＲ（排
他的論理和）ゲート１３５の一方の入力端子Ａに接続さ
れている。一方、ＶＣＯ１０６の発振周波数クロックＶ
ＣＯＣＬＫが供給されるＣＬＫ入力端子１３２は、Ｄ−
ＦＦ１３３のＣＬＫ端子に接続されるとともに、Ｄ−Ｆ
Ｆ１３４の反転ＣＬＫ端子に接続されている。

【００４３】Ｄ−ＦＦ１３３のＱ出力端子は、ＥＸ−Ｏ
Ｒゲート１３５の他方の入力端子Ｂ、２入力のＥＸ−Ｏ
Ｒゲート１３６の一方の入力端子ＡおよびＤ−ＦＦ１３
４のＤ入力端子にそれぞれ接続されている。Ｄ−ＦＦ１
３４のＱ出力端子は、ＥＸ−ＯＲゲート１３６の他方の
入力端子Ｂに接続されている。ＥＸ−ＯＲゲート１３５
の出力端子はＵＰ出力端子１３７に、ＥＸ−ＯＲゲート
１３６の出力端子はＤＯＷＮ出力端子１３８にそれぞれ
接続されている。

【００４４】続いて、上記構成の位相検出回路１０１の
回路動作について、図２０のタイミングチャートを用い
て説明する。なお、図２０のタイミングチャートにおい
て、波形（ａ）〜（ｆ）は、図１９の各ノード（ａ）〜
（ｆ）の波形をそれぞれ示している。

【００４５】今、ＶＣＯ１０６（図１４を参照）からＣ
ＬＫ入力端子１３２を介して入力される発振周波数クロ
ックＶＣＯＣＬＫ（ａ）の立ち上がりを時刻ｔ０，ｔ
２，ｔ４，ｔ６，ｔ８，ｔ１０，ｔ１２，ｔ１４とし、
また立ち下がりを時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ９，
ｔ１１，ｔ１３，ｔ１５とする。

【００４６】入力信号ＤＡＴＡ（ｂ）の波形は、時刻ｔ
１とｔ２の間で立ち下がり、時刻ｔ５とｔ６の間で立ち
上がり、この間は“Ｌ”レベルであるとし、時刻ｔ８と
ｔ９の間で立ち下がり、この期間“Ｈ”レベルを維持
し、時刻ｔ１０とｔ１１の間で立ち上がり、この期間
“Ｌ”レベルを維持し、さらに時刻ｔ１２とｔ１３の間
で立ち下がり、この期間“Ｈ”レベルを維持し、それ以
降時刻ｔ１５まで“Ｌ”レベルとする。

【００４７】Ｄ−ＦＦ１３３において、発振周波数クロ
ックＶＣＯＣＬＫ（ａ）の立ち上がりタイミングｔ２で
入力信号ＤＡＴＡ（ｂ）の“Ｌ”レベルを取り込む。こ
れにより、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）は“Ｌ”
レベルに変化する。次の発振周波数クロックＶＣＯＣＬ
Ｋ（ａ）の立ち上がりタイミングｔ４では、入力信号Ｄ
ＡＴＡが変化せず“Ｌ”レベルのままであるから、Ｄ−
ＦＦ１３３のＱ出力信号（ｃ）も変化せず、“Ｌ”レベ
ルを維持する。

【００４８】発振周波数クロックＶＣＯＣＬＫ（ａ）の
次の立ち上がりタイミングｔ６で入力信号ＤＡＴＡが
“Ｈ”レベルであるから、Ｄ−ＦＦ１３３のＱ出力信号
（ｃ）は“Ｈ”レベルに変化する。また、時刻ｔ８にお
ける発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち上が
りタイミングでは、入力信号ＤＡＴＡが“Ｈ”レベルで
あり、この“Ｈ”レベルを取り込むので、Ｄ−ＦＦ１３
３のＱ出力信号（ｃ）は変化せず、“Ｈ”レベルのまま
である。

【００４９】時刻ｔ１０になると、入力信号ＤＡＴＡが
“Ｌ”レベルに変化しているから、Ｄ−ＦＦ１３３のＱ
出力信号（ｃ）も“Ｈ”レベルから“Ｌ”レベルへと変
化する。時刻ｔ１２になると、入力信号ＤＡＴＡが
“Ｈ”レベルであるから、Ｄ−ＦＦ１３３のＱ出力信号
（ｃ）が“Ｈ”レベルになり、次の発振周波数クロック
ＶＣＯＣＬＫ（ａ）の立ち上がりタイミングｔ１４にな
ると、入力信号ＤＡＴＡが“Ｌ”レベルになっている。
これにより、Ｄ−ＦＦ１３３ではこの“Ｌ”レベルを取
り込み、そのＱ出力信号（ｃ）が“Ｌ”レベルへ変化す
る。

【００５０】一方、Ｄ−ＦＦ１３４にはそのＣＬＫ入力
として、発振周波数クロックＶＣＯＣＬＫ（ａ）が反転
されて与えられている。したがって、Ｄ−ＦＦ１３４
は、発振周波数クロックＶＣＯＣＬＫ（ａ）の立ち下が
りの時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１
３，ｔ１５において入力信号ＤＡＴＡを取り込むことに
なる。

【００５１】時刻ｔ１において、Ｄ−ＦＦ１３３のＱ出
力信号（ｃ）が“Ｈ”レベルであるから、Ｄ−ＦＦ１３
４のＱ出力信号（ｄ）は“Ｈ”レベルになり、次の発振
周波数クロックＶＣＯＣＬＫ（ａ）の立ち下がりタイミ
ングｔ３まで、“Ｈ”レベルを維持する。時刻ｔ３にな
ると、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｌ”レベ
ルであるから、この“Ｌ”レベルを取り込むことで、Ｄ
−ＦＦ１３４のＱ出力信号（ｄ）は“Ｈ”レベルから
“Ｌ”レベルに変化し、時刻ｔ５を経て時刻ｔ７の直前
まで“Ｌ”レベルを維持する。

【００５２】時刻ｔ７の発振周波数クロックＶＣＯＣＬ
Ｋ（ａ）の立ち下がりタイミングでは、Ｄ−ＦＦ１３３
のＱ出力信号（ｃ）が“Ｈ”レベルであるから、この
“Ｈ”レベルを取り込むことにより、Ｄ−ＦＦ１３４の
Ｑ出力信号（ｄ）は“Ｈ”レベルに変化する。時刻ｔ９
において、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）は変化せ
ず、時刻ｔ１０で“Ｌ”レベルに変化し、時刻ｔ１２ま
でこの“Ｌ”レベルを維持し続けている。時刻ｔ１１で
は、Ｄ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｌ”レベル
になっており、Ｄ−ＦＦ１３４はこの“Ｌ”レベルを取
り込むので、そのＱ出力信号（ｄ）が“Ｈ”レベルから
“Ｌ”レベルへ変化する。

【００５３】時刻ｔ１３において、Ｄ−ＦＦ１３３のＱ
出力信号（ｃ）が“Ｈ”レベルにあるからＤ−ＦＦ１３
４はこの“Ｈ”レベルを取り込み、そのＱ出力信号
（ｄ）が“Ｌ”レベルから“Ｈ”レベルへ変化する。ま
た、この“Ｈ”レベルの情報は次の発振周波数クロック
ＶＣＯＣＬＫ（ａ）の立ち下がりタイミングｔ１５まで
維持され、そこでＤ−ＦＦ１３３のＱ出力信号（ｃ）の
“Ｌ”レベルがＤ−ＦＦ１３４に取り込まれる。これに
より、Ｄ−ＦＦ１３４のＱ出力信号（ｄ）が“Ｈ”レベ
ルから“Ｌ”レベルへ変化する。

【００５４】次に、ＵＰパルス信号（ｅ）を発生するＥ
Ｘ−ＯＲゲート１３５の動作について、図２０のタイミ
ングチャートを用いて説明する。なお、ＥＸ−ＯＲゲー
ト１３５の２つの入力端子Ａ，Ｂには、入力信号ＤＡＴ
Ａ（ｂ）とＤ−ＦＦ１３３のＱ出力信号（ｃ）がそれぞ
れ供給されている。

【００５５】ここで、入力信号ＤＡＴＡ（ｂ）とＤ−Ｆ
Ｆ１３３のＱ出力信号（ｃ）の論理値が互いに異なる期
間は、時刻ｔ１とｔ２の間で入力信号ＤＡＴＡ（ｂ）が
“Ｈ”レベルから“Ｌ”レベルに変化する時点からＤ−
ＦＦ１３３のＱ出力信号（ｃ）が“Ｈ”レベルである時
刻ｔ２までの期間、時刻ｔ５とｔ６の間で入力信号ＤＡ
ＴＡ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する
時点からＤ−ＦＦ１３３のＱ出力信号（ｃ）が“Ｌ”レ
ベルから“Ｈ”レベルに変化する時点ｔ６までの期間、
時刻ｔ８とｔ９の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”
レベルから“Ｌ”レベルに変化する時点から時刻ｔ１０
までの期間、時刻ｔ１０とｔ１１の間で入力信号ＤＡＴ
Ａ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する時
点から時刻ｔ１２までの期間、さらに時刻ｔ１２とｔ１
３の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから
“Ｌ”レベルに変化する時点から時刻ｔ１４までの期間
の各期間である。

【００５６】そして、これらの期間中、ＥＸ−ＯＲゲー
ト１３５の出力信号（ｅ）は“Ｈ”レベルとなる。ま
た、それ以外の期間では、入力信号ＤＡＴＡ（ｂ）とＤ
−ＦＦ１３３のＱ出力信号（ｃ）の各信号レベルがそれ
ぞれ“Ｈ”レベルと“Ｈ”レベル、または“Ｌ”レベル
と“Ｌ”レベルになっているので、ＥＸ−ＯＲゲート１
３５の出力信号（ｅ）は“Ｌ”レベルとなる。このＥＸ
−ＯＲゲート１３５の出力信号（ｅ）がＵＰパルス信号
となる。

【００５７】次に、ＤＯＷＮパルス信号（ｆ）を発生す
るＥＸ−ＯＲゲート１３６の動作について、図２０のタ
イミングチャートを用いて説明する。なお、ＥＸ−ＯＲ
ゲート１３６の２つの入力端子Ａ，Ｂには、Ｄ−ＦＦ１
３３のＱ出力信号（ｃ）とＤ−ＦＦ１３４のＱ出力信号
（ｄ）がそれぞれ供給されている。

【００５８】ここで、Ｄ−ＦＦ１３３のＱ出力信号
（ｃ）とＤ−ＦＦ１３４のＱ出力信号（ｄ）の論理値が
互いに異なる期間は、時刻ｔ２からｔ３の期間、時刻ｔ
６からｔ７の期間、時刻ｔ１０からｔ１１の期間、時刻
ｔ１２からｔ１３の期間、さらに時刻ｔ１４からｔ１５
の期間の各期間である。

【００５９】そして、これらの期間中、ＥＸ−ＯＲゲー
ト１３６の出力信号（ｆ）は“Ｈ”レベルとなる。ま
た、それ以外の期間では、Ｄ−ＦＦ１３３のＱ出力信号
（ｃ）とＤ−ＦＦ１３４のＱ出力信号（ｄ）の各信号レ
ベルがそれぞれ“Ｈ”レベルと“Ｈ”レベル、または
“Ｌ”レベルと“Ｌ”レベルになっているので、ＥＸ−
ＯＲゲート１３６の出力信号（ｆ）は“Ｌ”レベルとな
る。このＥＸ−ＯＲゲート１３６の出力信号（ｆ）がＤ
ＯＷＮパルス信号となる。

【００６０】このようにして、入力信号ＤＡＴＡが変化
する度にＵＰパルス信号（ｅ）とＤＯＷＮパルス信号
（ｆ）のパルス波形がそれぞれ１回ずつ発生する。この
回路例の場合には、ＤＯＷＮパルス信号（ｆ）のパルス
幅は常に一定であり、ＵＰパルス信号（ｅ）のパルス幅
を調整することにより、位相の制御が行われることにな
る。

【００６１】入力信号ＤＡＴＡにデューティ歪が無い場
合は、周波数検出回路１０２および位相検出回路１０１
の各制御信号（ＵＰパルス信号／ＤＯＷＮパルス信号）
に基づく制御により、ＶＣＯ１０６の発振周波数クロッ
クＶＣＯＣＬＫが入力信号ＤＡＴＡにロックすると、図
２１のタイミングチャートに示すように、入力信号ＤＡ
ＴＡのアイパターンの中心にクロック信号ＩＣＬＫの立
ち上がりタイミングが位置するようになる。

【００６２】ところで、周波数検出回路１０２は、先述
したように、入力信号ＤＡＴＡの変化点でクロック信号
ＩＣＬＫとクロック信号ＱＣＬＫの値（レベル）をサン
プリングし、そのサンプリング値を用いて周波数情報を
得ている。ここで、クロック信号ＩＣＬＫと入力信号Ｄ
ＡＴＡが、図２１に示すような位相関係のときは、クロ
ック信号ＩＣＬＫの立ち下がりタイミングと入力信号Ｄ
ＡＴＡの変化点がほぼ同時刻となる。

【００６３】したがって、入力信号ＤＡＴＡのデューテ
ィ比の変化に対して、周波数検出回路１０２での入力信
号ＤＡＴＡの変化点におけるクロック信号ＩＣＬＫのサ
ンプリング値は不安定となる（但し、クロック信号ＱＣ
ＬＫのサンプリング値はクロック信号ＩＣＬＫのそれに
比較すると安定している）。このとき、周波数検出回路
１０２では周波数情報の誤検出が行われ、誤った制御信
号が発生されることになる。

【００６４】以上述べたように、位相検出回路１０１お
よび周波数検出回路１０２を具備する従来のＰＬＬ回路
において、周波数検出回路１０２では、入力信号ＤＡＴ
Ａの変化点においてクロック信号ＩＣＬＫとクロック信
号ＱＣＬＫのサンプリングを行うため、入力信号ＤＡＴ
Ａにデューティ歪があるとき、周波数検出回路１０２か
ら誤った制御信号（ＵＰパルス信号／ＤＯＷＮパルス信
号）が出力される。

【００６５】また、ＶＣＯ１０６の発信周波数クロック
ＶＣＯＣＬＫが入力信号ＤＡＴＡに対してロックしたと
きには、位相検出回路１０１の働きにより、入力信号Ｄ
ＡＴＡのアイパターン中心がクロック信号ＩＣＬＫの立
ち上がりに位置することになるため、入力信号ＤＡＴＡ
のデューティ比の僅かな変化に対して周波数検出回路１
０２でのクロック信号ＩＣＬＫのサンプリング値が不安
定となり、周波数検出回路１０２から誤った制御信号が
出力される。

【００６６】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、ＶＣＯ、位相検出回路および周波数検
出回路を有するＰＬＬ回路、あるいはこのＰＬＬ回路を
用いた光通信受信装置において、ＰＬＬ回路を次のよう
に構成とした。すなわち、ＶＣＯの発振周波数信号に基
づいて、この発振周波数信号と同相の第１の信号、この
第１の信号に対して所定の位相差を持つ第２の信号およ
び第１の信号に対してこの第１の信号と第２の信号との
間の位相差よりも小さい位相差を持つ第３の信号を生成
し、位相検出回路では、第３の信号と入力信号との位相
差に基づいて位相制御信号を発生し、周波数検出回路で
は、第１，第２の信号を入力信号に同期して取り込み、
その取り込んだ信号に基づいて周波数制御信号を発生す
る構成とする。

【００６７】上記構成のＰＬＬ回路において、位相検出
回路では、第３の信号と入力信号との位相差に基づく位
相制御が行われることで、第３の信号の変化点が、入力
信号の変化点ではなく、パルス波形の中央部分に設定さ
れる。これにより、周波数検出回路では、特定周波数の
ロック近傍の第１，第２の信号の取り込みタイミングに
おいて、入力信号のデューティ比が変化したときに生じ
る準安定状態に対する耐力が向上する。したがって、入
力信号のデューティ比が変化しても、周波数検出回路の
周波数検出に要する収束時間が短くなるとともに、周波
数検出回路の制御信号に対する誤動作が生じにくくな
る。

【００６８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の一
実施形態に係るＰＬＬ回路の構成例を示すブロック図で
ある。ここでは、本ＰＬＬ回路が例えば光通信における
受信装置に用いられる場合を例に採って説明するものと
するが、この適用例に限られるものではない。

【００６９】図１において、本ＰＬＬ回路１０は、位相
検出（ＰＤ）回路１１、周波数検出（ＦＤ）回路１２、
チャージポンプ（ＣＰ）回路１３，１４、ループフィル
タ１５、ＶＣＯ（電圧制御発振器）１６およびクロック
発生器１７を有する構成となっている。そして、本ＰＬ
Ｌ回路１０の回路入力端子１８には、シリアルのディジ
タル信号ＤＡＴＡが入力信号される。ここで、光通信で
用いられるディジタル信号ＤＡＴＡとしては、ＮＲＺの
信号（波形）が採用されている。

【００７０】回路入力端子１８は、位相検出回路１１の
一方の入力端子（データ入力端子）および周波数検出回
路１２のデータ入力端子１２１に接続されている。位相
検出回路１１の他方の入力端子は、クロック発生器１７
のＩ′ＣＬＫ出力端子１７３に接続されている。周波数
検出回路１２のＩＣＬＫ入力端子１２２およびＱＣＬＫ
入力端子１２３は、クロック発生器１７のＩＣＬＫ出力
端子１７１およびＱＣＬＫ出力端子１７２にそれぞれ接
続されている。

【００７１】位相検出回路１１の出力端子は、チャージ
ポンプ回路１３の入力端子に接続されている。チャージ
ポンプ回路１３の出力端子は、ループフィルタ１５を介
してＶＣＯ１６の制御入力端子に接続されている。周波
数検出回路１２の出力端子１２７，１２８は、チャージ
ポンプ回路１４の対応する入力端子にそれぞれ接続され
ている。チャージポンプ回路１４の出力端子も、ループ
フィルタ１５を介してＶＣＯ１６の制御入力端子に接続
されている。

【００７２】ループフィルタ１５は、例えば、チャージ
ポンプ回路１３，１４の各出力端子間に接続された抵抗
Ｒ１１と、チャージポンプ回路１４の出力端子とグラン
ドとの間に接続されたコンデンサＣ１１とからなるロー
パスフィルタ構成となっている。ＶＣＯ１６の出力端子
は、回路出力端子１９およびクロック発生器１７のクロ
ック入力端子１７４に接続されている。

【００７３】クロック発生器１７は、分周器１７５およ
び移相回路１７６を有し、ＶＣＯ１６の発振周波数クロ
ックに基づいて互いに位相が異なる第１，第２および第
３の信号、例えば、ＶＣＯ発振周波数クロックと同相
（Ｉｎ Ｐｈａｓｅ）のクロック信号ＩＣＬＫと、この
クロック信号ＩＣＬＫに対して例えば９０°（Ｑｕａｄ
ｒａｔｕｒｅ Ｐｈａｓｅ）位相シフト（移相）したク
ロック信号ＱＣＬＫと、クロック信号ＩＣＬＫに対して
０°を超え、９０°未満の範囲内の所定の位相、好まし
くは４５°位相シフトしたクロック信号Ｉ′ＣＬＫとを
発生する。

【００７４】具体的には、分周器１７５は、ＶＣＯ１６
の発振周波数クロックを所定の分周比（１／ｎ）で分周
して移相回路１７６に供給する。移相回路１７６は、分
周器１７５での分周クロックを、そのままクロック信号
ＩＣＬＫとして出力端子１７１から、またこのクロック
信号ＩＣＬＫに対して例えば９０°位相をシフトしてク
ロック信号ＱＣＬＫとして出力端子１７２から、さらに
クロック信号ＩＣＬＫに対して例えば４５°位相をシフ
トしてクロック信号Ｉ′ＣＬＫとして出力端子１７３か
らそれぞれ出力する。

【００７５】図２に、分周器を含むクロック発生器１７
の具体的な回路構成の一例を示す。ここでは、分周比
（１／ｎ）がｎ＝４の場合を例に採っており、この場合
のクロック発生器１７は、縦続接続された３個のＤ−Ｆ
Ｆ１７７，１７８，１７９からなる構成となっている。

【００７６】図２において、３個のＤ−ＦＦ１７７，１
７８，１７９の各ＣＬＫ端子は、クロック入力端子１７
４に接続されている。ここで、Ｄ−ＦＦ１７９のＣＬＫ
端子は、ＶＣＯ１６からクロック入力端子１７４を介し
て供給されるＶＣＯ１６の発振周波数クロックＶＣＯＣ
ＬＫが、その極性が反転されて入力される反転入力端子
となっている。

【００７７】１段目のＤ−ＦＦ１７７のＤ入力端子は、
２段目のＤ−ＦＦ１７８のＱ出力端子に接続されてい
る。また、１段目のＤ−ＦＦ１７７のＱ出力端子は、Ｑ
ＣＬＫ出力端子１７２に接続されるとともに、２段目の
Ｄ−ＦＦ１７８のＤ入力端子に接続されている。２段目
のＤ−ＦＦ１７８のＤ入力端子は、１段目のＤ−ＦＦ１
７７のＱ出力信号の極性が反転されて入力される反転入
力端子となっている。２段目のＤ−ＦＦ１７８のＱ出力
端子は、ＩＣＬＫ出力端子１７１に接続されるととも
に、３段目のＤ−ＦＦ１７９のＤ入力端子に接続されて
いる。３段目のＤ−ＦＦ１７９のＱ出力端子は、Ｉ′Ｃ
ＬＫ出力端子１７３に接続されている。

【００７８】ここで、上記構成のクロック発生器１７の
回路動作について、図３のタイミングチャートを用いて
説明する。なお、図３のタイミングにおいて、波形
（ａ）〜（ｅ）は、図２の各ノード（ａ）〜（ｅ）の波
形をそれぞれ示している。また、Ｄ−ＦＦ１７７，１７
８，１７９は、クロックＣＬＫの立ち上がりタイミング
でＤ入力波形を取り込むものとする。

【００７９】時刻ｔ０以前に、Ｄ−ＦＦ１７８のＱ出力
信号（ｄ）が“Ｈ”レベルであると仮定すると、Ｄ−Ｆ
Ｆ１７７は時刻ｔ０においてその“Ｈ”レベルを取り込
むため、そのＱ出力信号（ｂ）が“Ｈ”レベルとなる。
これにより、その反転信号であるＤ−ＦＦ１７８のＤ入
力信号（ｃ）が“Ｌ”レベルとなるが、Ｄ−ＦＦ１７８
はこの“Ｌ”レベルへの変化直前の“Ｈ”レベルを取り
込むため、そのＱ出力信号（ｄ）は“Ｈ”レベルを維持
する。また、Ｄ−ＦＦ１７９は、そのＣＬＫ端子が反転
入力端子となっているおり、時刻ｔ１の“Ｈ”レベルの
Ｄ入力波形を取り込むため、そのＱ出力信号（ｅ）が
“Ｈ”レベルのままである。

【００８０】次に、時刻ｔ２になると、Ｄ−ＦＦ１７７
のＤ入力端子に対してＤ−ＦＦ１７８の“Ｈ”レベル
（“Ｈ”レベルから“Ｌ”レベルへ変化する直前のレベ
ル）のＱ出力信号（ｄ）が供給されるので、Ｄ−ＦＦ１
７７のＱ出力信号（ｂ）は“Ｈ”レベルを維持する。こ
のとき、Ｄ−ＦＦ１７８のＤ入力波形（ｃ）は“Ｌ”レ
ベルであることから、そのＱ出力信号（ｄ）は“Ｌ”レ
ベルに遷移する。この“Ｌ”レベルのＱ出力信号（ｄ）
がＤ−ＦＦ１７９のＤ入力となることから、時刻ｔ３に
おいて、Ｄ−ＦＦ１７９のＱ出力信号（ｅ）が“Ｌ”レ
ベルに遷移する。

【００８１】時刻ｔ４において、Ｄ−ＦＦ１７７のＤ入
力端子にはＤ−ＦＦ１７８の“Ｌ”レベルのＱ出力信号
（ｄ）が供給され、Ｄ−ＦＦ１７７がその“Ｌ”レベル
を取り込むため、Ｄ−ＦＦ１７７のＱ出力信号（ｂ）は
“Ｌ”レベルに遷移する。この“Ｌ”レベルのＱ出力信
号（ｂ）が反転されてＤ−ＦＦ１７８のＤ入力となる
が、Ｄ−ＦＦ１７８はその反転直前の“Ｌ”レベルを取
り込むため、Ｄ−ＦＦ１７８のＱ出力信号（ｄ）は
“Ｌ”レベルを維持する。

【００８２】時刻ｔ６において、Ｄ−ＦＦ１７７のＤ入
力端子にはＤ−ＦＦ１７８の“Ｌ”レベルのＱ出力信号
（ｄ）が供給されるので、Ｄ−ＦＦ１７７のＱ出力信号
（ｂ）は“Ｌ”レベルを維持する。このとき、Ｄ−ＦＦ
１７８の反転Ｄ入力端子には“Ｈ”レベルが供給されて
おり、Ｄ−ＦＦ１７８はその“Ｈ”レベルを取り込むた
め、Ｄ−ＦＦ１７８のＱ出力信号（ｄ）は“Ｈ”レベル
に遷移する。

【００８３】時刻ｔ７において、Ｄ−ＦＦ１７８の
“Ｈ”レベルのＱ出力信号（ｄ）がＤ−ＦＦ１７９のＤ
入力となり、これをＤ−ＦＦ１７９が取り込むため、Ｄ
−ＦＦ１７９のＱ出力信号（ｅ）は“Ｈ”レベルに遷移
する。時刻ｔ８になると、Ｄ−ＦＦ１７７のＤ入力端子
にはＤ−ＦＦ１７８の“Ｈ”レベルのＱ出力信号（ｄ）
が供給され、これをＤ−ＦＦ１７７が取り込むため、Ｄ
−ＦＦ１７７のＱ出力信号（ｂ）は“Ｈ”レベルに遷移
する。このとき、Ｄ−ＦＦ１７８の反転Ｄ入力が“Ｌ”
レベルに遷移するが、Ｄ−ＦＦ１７８はその反転直前の
“Ｈ”レベルを取り込むため、Ｄ−ＦＦ１７８のＱ出力
信号（ｄ）は“Ｈ”レベルを維持する。

【００８４】以下、時刻ｔ９から時刻ｔ１９まで、上述
した時刻ｔ１から時刻ｔ８までの動作が同様に繰り返さ
れる。

【００８５】このように、Ｄ−ＦＦ１７８のＱ出力端子
から取り出されるクロック信号をクロック信号ＩＣＬＫ
とし、Ｄ−ＦＦ１７９のＱ出力端子から取り出されるク
ロック信号をクロック信号Ｉ′ＣＬＫとすると、Ｄ−Ｆ
Ｆ１７９のＣＬＫ端子が反転入力端子となっていること
から、クロック信号Ｉ′ＣＬＫはクロック信号ＩＣＬＫ
よりも位相が４５°遅れることになる。また、Ｄ−ＦＦ
１７７のＱ出力端子から取り出されるクロックをクロッ
ク信号ＱＣＬＫとすると、クロック信号ＱＣＬＫはクロ
ック信号ＩＣＬＫに対して位相が９０°遅れることにな
る。

【００８６】このクロック発生器１７で発生されたクロ
ック信号Ｉ′ＣＬＫが図１の位相検出回路１１に供給さ
れて位相を検出するための信号として、またクロック信
号ＩＣＬＫ，ＱＣＬＫが図１の周波数検出回路１２に供
給されて周波数を検出する基準信号として用いられるこ
とになる。

【００８７】再び図１に示すＰＬＬ回路１０において、
ＮＲＺのディジタル信号は、回路入力端子１８を介して
位相検出回路１１の一方の入力端子および周波数検出回
路１２のデータ入力端子１２１に供給される。一方、位
相検出回路の他方の入力端子にはクロック発生器１７で
発生されるクロック信号Ｉ′ＣＬＫが供給され、また周
波数検出回路１２のＩＣＬＫ入力端子１２２およびＱＣ
ＬＫ入力端子１２３にはクロック発生器１７で発生され
るクロック信号ＩＣＬＫ，ＱＣＬＫがそれぞれ供給され
る。

【００８８】周波数検出回路１２は、２つのＤ−ＦＦ１
２４，１２５および制御ロジック回路１２６を有する構
成となっている。Ｄ−ＦＦ１２４は、そのＤ入力端子が
ＩＣＬＫ入力端子１２２に、ＣＬＫ端子がデータ入力端
子１２１にそれぞれ接続されている。Ｄ−ＦＦ１２５
は、そのＤ入力端子がＱＣＬＫ入力端子１２３に、ＣＬ
Ｋ端子がデータ入力端子１２１にそれぞれ接続されてい
る。

【００８９】ここで、２つのＤ−ＦＦ１２４，１２５お
よび制御ロジック回路１２６からなる周波数検出回路１
２の回路動作にいて、図４のタイミングチャートを用い
て説明する。

【００９０】先ず、ＩＣＬＫ入力端子１２２に供給され
るクロック信号ＩＣＬＫのタイミング波形は、時刻ｔ０
から時刻ｔ２の期間で“Ｈ”レベル、時刻ｔ２から時刻
ｔ４の期間で“Ｌ”レベル、時刻ｔ４から時刻ｔ６の期
間で“Ｈ”レベル、時刻ｔ６から時刻ｔ８の期間で
“Ｌ”レベル、時刻ｔ８から時刻ｔ１０の期間で“Ｈ”
レベル、時刻ｔ１０から時刻ｔ１２の期間で“Ｌ”レベ
ル、さらに時刻ｔ１２から時刻ｔ１４の期間で“Ｈ”レ
ベルとなっている。

【００９１】また、ＱＣＬＫ入力端子１２３に供給され
るクロック信号ＱＣＬＫは、クロック信号ＩＣＬＫに対
して９０°位相を遅延した波形であり、時刻ｔ１から時
刻ｔ３の期間で“Ｈ”レベル、時刻ｔ３から時刻ｔ５の
期間で“Ｌ”レベル、時刻ｔ５から時刻ｔ７の期間で
“Ｈ”レベル、時刻ｔ７から時刻ｔ９の期間で“Ｌ”レ
ベル、時刻ｔ９から時刻ｔ１１の期間で“Ｈ”レベル、
時刻ｔ１１から時刻ｔ１３の期間で“Ｌ”レベル、さら
に時刻ｔ１３から時刻ｔ１５の期間で“Ｈ”レベルとな
っている。

【００９２】一方、データ入力端子１２１に供給される
入力信号ＤＡＴＡの波形は、時刻ｔ０から時刻ｔ２まで
“Ｌ”レベル、時刻ｔ２から時刻ｔ６まで“Ｈ”レベ
ル、時刻ｔ６から時刻ｔ１０まで“Ｌ”レベル、時刻ｔ
１０から時刻ｔ１３まで“Ｈ”レベル、時刻ｔ１３以降
“Ｌ”レベルとなっている。

【００９３】ここで、Ｄ−ＦＦ１２４，１２５のＤ入力
データの取り込みタイミングをクロックの立ち上がりと
すると、時刻ｔ２のタイミングでクロック信号ＩＣＬＫ
とクロック信号ＱＣＬＫの論理レベル、（ＩＣＬＫ，Ｑ
ＣＬＫ）＝（０，１）を取り込み、そのデータに対応し
た値をＱ出力信号として次段の制御ロジック回路１２６
に供給する。

【００９４】この周波数検出回路１２は、Ｄ−ＦＦ１２
４，１２５のＤ入力端子に供給されるデータが特定の値
（０，１）をサンプリングしたときにウインドウを開
き、次のサンプリング値によって比較結果を出力する機
能を持っている。

【００９５】入力信号ＤＡＴＡの時刻ｔ２の次の立ち上
がりタイミングにおいて、その立ち上がりタイミングが
時刻ｔ１０であると、Ｄ−ＦＦ１２４，１２５における
Ｄ入力端子のデータ取り込み値は（０，１）となる。こ
のときは、次段の制御ロジック回路１２６において、周
波数が一致していると判断し、何も出力しない。

【００９６】また、（０，１）を取り込んだ後、次の取
り込みタイミングが時刻ｔ９とｔ１０の間とすると、デ
ータの取り込み（サンプリング）は（１，１）となる。
このときは、次段の制御ロジック回路１２６において、
クロックの周波数が低いと判断し、周波数を高めるため
のＵＰパルス信号を出力する。一方、（０，１）を取り
込んだ後、次の取り込みタイミングが時刻ｔ１１とｔ１
２で（０，０）をサンプリングする場合、制御ロジック
回路１２６において、クロックの周波数が高いと判断
し、周波数を低めるためのＤＯＷＮパルス信号を出力す
る。

【００９７】このように、周波数検出回路１２で周波数
検出して得られたＵＰ／ＤＯＷＮパルス信号のディジタ
ル信号（パルス信号）は、次段のチャージポンプ回路１
４に供給され、当該回路１４のトランジスタをＯＮ／Ｏ
ＦＦして例えば電流の流出／流入を行う。この電流制御
するチャージポンプ回路１４は、例えばＭＯＳトランジ
スタやバイポーラトランジスタによって構成される。チ
ャージポンプ回路１４の出力電流は、ループフィルタ１
５で整流されてＤＣ電圧（直流信号）に変換される。

【００９８】このＤＣ電圧は、ＶＣＯ１６にその制御電
圧として与えられる。ＶＣＯ１６は例えばバリキャップ
を有する構成となっており、このバリキャップに対して
制御電圧が印加される。バリキャップは、その印加され
る制御電圧に応じて容量が変化することによってＶＣＯ
１６の発振周波数クロックの周波数を制御する。この発
振周波数クロックは、クロック発生器１７を介して周波
数検出回路１２に帰還される。

【００９９】周波数検出回路１２は、この帰還されたク
ロック信号ＩＣＬＫ，ＱＣＬＫとＮＲＺのディジタル信
号ＤＡＴＡとの周波数比較を行う。上述した周波数比較
による周波数制御の動作が繰り返されることによってＶ
ＣＯ１６の発振周波数クロックの周波数が入力信号ＤＡ
ＴＡの目標周波数にロックされる。このロック状態でル
ープフィルタ１５の出力電圧は一定になり、これ以降、
周波数が変動しない限り変化しない。

【０１００】ＶＣＯ１６の発振周波数クロックの周波数
が入力信号ＤＡＴＡの目標周波数にロックされると、周
波数検出回路１２の動作は固定された状態（即ち、周波
数検出回路１２の出力信号であるＵＰ／ＤＯＷＮ信号が
“Ｌ”レベル固定の状態）になる。このとき、チャージ
ポンプ回路１４のコンデンサＣ１１の電荷を充放電する
電流がチャージポンプ回路１３のそれに比べて十分大き
いとすると、この周波数検出回路１２の動作に引き続い
て、位相検出回路１１が実質的に動作することになる。

【０１０１】すなわち、周波数検出回路１２の検出出力
に基づくＤＣ電圧に、位相検出回路１１の検出出力に基
づくＤＣ電圧がループフィルタ１５で重畳されてＶＣＯ
１６に印加する制御電圧をさらに変化させることによ
り、ＶＣＯ１６の発振周波数クロックの位相を制御す
る。

【０１０２】具体的には、位相検出回路１１において、
入力信号ＤＡＴＡに対するクロック信号Ｉ′ＣＬＫ、ひ
いてはＶＣＯ１６の発振周波数クロックの位相の遅れ／
進みを検出する。この位相の遅れ／進みに応じて位相検
出回路１１の出力ディジタル（パルス）信号は、次段の
チャージポンプ回路１３に供給され、当該回路１３のト
ランジスタをＯＮ／ＯＦＦして例えば電流の流出／流入
を行う。この電流制御するチャージポンプ回路１３は、
周波数検出回路１２側のチャージポンプ回路１４と同様
に、例えばＭＯＳトランジスタやバイポーラトランジス
タによって構成される。

【０１０３】チャージポンプ回路１３の出力電流は、ル
ープフィルタ１５で整流されてＤＣ電圧に変換される。
このＤＣ電圧は、周波数検出回路１２側のＤＣ電圧にル
ープフィルタ１５で重畳されてＶＣＯ１６にその制御電
圧として供給され、先述したバリキャップに印加され
る。バリキャップは、その印加される制御電圧に応じて
容量が変化することによってＶＣＯ１６の発振周波数ク
ロックについてその位相を制御する。

【０１０４】この位相が制御されたＶＣＯ１６の発振周
波数クロックは、クロック発生器１７を介してクロック
信号Ｉ′ＣＬＫとして位相比較回路１１に帰還される。
位相検出回路１１は、この帰還されたクロック信号Ｉ′
ＣＬＫとＮＲＺのディジタル信号ＤＡＴＡとの位相比較
を行う。そして、上述した位相検出および位相制御の動
作が繰り返されて、最終的には、ＶＣＯ１６の発振周波
数クロックの位相も入力信号ＤＡＴＡと一致することに
なる。

【０１０５】なお、本ＰＬＬ回路１０では、チャージポ
ンプ回路１３，１４としてシングル出力構成のものを、
ＶＣＯ１６としてシングル入力構成のものをそれぞれ用
いるとともに、ループフィルタ１５として、チャージポ
ンプ回路１３，１４の各出力端子間に接続された抵抗Ｒ
１１と、チャージポンプ回路１４の出力端子とグランド
との間に接続されたコンデンサＣ１１とからなるものを
用いる構成としたが、ＰＬＬ回路としてはこの構成のも
のに限られるものではない。

【０１０６】すなわち、例えば図５に示すように、チャ
ージポンプ回路１３′，１４′として差動出力構成のも
のを、ＶＣＯ１６′として差動入力構成のものをそれぞ
れ用いるとともに、ループフィルタ２０として、チャー
ジポンプ回路１３′，１４′の各一方の出力端子間に接
続された抵抗Ｒ１２と、チャージポンプ回路１４′の差
動出力端子間に接続されたコンデンサＣ１２と、チャー
ジポンプ回路１４′，１３′の各他方の出力端子間に接
続された抵抗Ｒ１３とからなる構成のＰＬＬ回路１０′
であっても良い。

【０１０７】図６に、上述した本発明に係るＰＬＬ回路
１０（１０′）で用いられる周波数検出回路１２の具体
的な回路構成の一例、特に先述した制御ロジック回路１
２６の内部構成の一例を示す。先ず、その回路構成につ
いて説明する。

【０１０８】図６において、ＩＣＬＫ入力端子３１には
クロック信号ＩＣＬＫが、ＱＣＬＫ入力端子３２にはク
ロック信号ＱＣＬＫがそれぞれ供給される。また、デー
タ入力端子３３にはＮＲＺのディジタル信号ＤＡＴＡが
供給される。ここで、ＩＣＬＫ入力端子３１、ＱＣＬＫ
入力端子３２およびデータ入力端子３３は、図１のＩＣ
ＬＫ入力端子１２２、ＱＣＬＫ入力端子１２３およびデ
ータ入力端子１２１にそれぞれ対応している。

【０１０９】ＩＣＬＫ入力端子３１はＤ−ＦＦ３４のＤ
入力端子に接続され、ＱＣＬＫ入力端子３２はＤ−ＦＦ
３５のＤ入力端子に接続されている。データ入力端子３
３は、Ｄ−ＦＦ３４，３５の各ＣＬＫ端子に接続されて
いる。これらＤ−ＦＦ３４，３５は、図１のＤ−ＦＦ１
２４，１２５にそれぞれ対応している。

【０１１０】これら各Ｄ−ＦＦ３４，３５は、クロック
ＣＬＫの立ち上がりでＤ入力データを取り込む構成とな
っている。すなわち、Ｄ−ＦＦ３４は入力信号ＤＡＴＡ
の立ち上がりでクロック信号ＩＣＬＫをサンプリングす
る機能を持ち、Ｄ−ＦＦ３５は入力信号ＤＡＴＡの立ち
上がりでクロック信号ＱＣＬＫをサンプリングする機能
を持っている。

【０１１１】Ｄ−ＦＦ３４のＱ出力端子は、２入力ＯＲ
ゲート３６の入力端子Ａに接続されるとともに、３入力
ＯＲゲート３８の反転入力端子Ａに接続され、さらに３
入力のＯＲゲート３９の入力端子Ｂに接続されている。
また、Ｄ−ＦＦ３５のＱ出力端子は、ＯＲゲート３６の
反転入力端子Ｂに接続されるとともに、ＯＲゲート３８
の反転入力端子Ｂに接続され、さらにＯＲゲート３９の
入力端子Ｃに接続されている。

【０１１２】ＯＲゲート３６の出力端子は、Ｄ−ＦＦ３
７のＤ入力端子に接続されている。Ｄ−ＦＦ３７のＣＬ
Ｋ入力端子は、ＩＣＬＫ入力端子３１に接続されてい
る。Ｄ−ＦＦ３７のＱ出力端子は、ＯＲゲート３８の入
力端子Ｃに接続されるとともに、ＯＲゲート３９の入力
端子Ａに接続されている。

【０１１３】ＯＲゲート３８，３９の各出力端子は、Ｄ
−ＦＦ４０，４１の各Ｄ入力端子にそれぞれ接続されて
いる。Ｄ−ＦＦ４０，４１の各ＣＬＫ入力端子は、ＩＣ
ＬＫ入力端子３１に接続されている。Ｄ−ＦＦ４０，４
１の各Ｑ出力端子は、回路出力端子４２，４３にそれぞ
れ接続されている。なお、Ｄ−ＦＦ４０，４１の各Ｑ出
力端子は反転出力端子となっている。

【０１１４】上述したＯＲゲート３６、Ｄ−ＦＦ３７、
ＯＲゲート３８，３９およびＤ−ＦＦ４０，４１によ
り、図１の制御ロジック回路１２６が構成されている。
但し、この回路構成は一例に過ぎず、これに限定される
ものではない。

【０１１５】次に、上記構成の周波数検出回路の回路動
作について、図７および図８のタイミングチャートを用
いて説明する。なお、図７はＵＰパルス信号を出力する
ときのタイミングチャート、図８はＤＯＷＮパルス信号
を出力するときのタイミングチャートをそれぞれ示して
いる。また、図７および図８において、波形（ａ）〜
（ｋ）は、図６の各ノード（ａ）〜（ｋ）の波形をそれ
ぞれ示している。

【０１１６】先ず、図７のタイミングチャートを用い
て、ＵＰパルス信号を出力するときの回路動作について
説明する。今、入力信号ＤＡＴＡ（ｃ）の波形が、時刻
ｔ２とｔ３の間で“Ｌ”レベルから“Ｈ”レベルに変化
し、時刻ｔ６付近で“Ｈ”レベルから“Ｌ”レベルに変
化し、時刻ｔ９とｔ１０の間で“Ｌ”レベルから“Ｈ”
レベルに変化し、それ以降は“Ｈ”レベルを維持してい
るものとする。

【０１１７】Ｄ−ＦＦ３４，３５は、入力信号ＤＡＴＡ
（ｃ）の波形の立ち上がりエッジでクロック信号ＩＣＬ
Ｋ（ａ），ＱＣＬＫ（ｂ）をそれぞれ取り込む。時刻ｔ
２〜ｔ３の期間では、クロック信号ＩＣＬＫ（ａ）が
“Ｌ”レベル、クロック信号ＱＣＬＫ（ｂ）が“Ｈ”レ
ベルであるため、これらのレベルをＤ−ＦＦ３４，３５
が取り込むことで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）が
“Ｌ”レベル、Ｄ−ＦＦ３５のＱ出力信号（ｅ）が
“Ｈ”レベルになる。

【０１１８】Ｄ−ＦＦ３４，３５の各ＣＬＫ端子に供給
される入力信号ＤＡＴＡ（ｃ）の波形の次の立ち上がり
エッジは、時刻ｔ９とｔ１０の間に存在し、その時点に
おけるクロック信号ＩＣＬＫ（ａ）とクロック信号ＱＣ
ＬＫ（ｂ）の各レベルはそれぞれ“Ｈ”レベルである。
したがって、Ｄ−ＦＦ３４のＱ出力信号（ｄ）は、時刻
ｔ９とｔ１０の間で“Ｌ”レベルから“Ｈ”レベルに変
化する。

【０１１９】このとき、クロック信号ＱＣＬＫ（ｂ）の
レベルが“Ｈ”レベルであるため、Ｄ−ＦＦ３５のＱ出
力信号（ｅ）は変化せず、“Ｈ”レベルのままである。
これ以降時刻ｔ１６までは、入力信号ＤＡＴＡ（ｃ）の
波形は変化せず、また波形の立ち上がりがないため、Ｄ
−ＦＦ３４，３５の各Ｑ出力信号（ｄ），（ｅ）は変化
せず、それまでのレベルをそのまま維持する。

【０１２０】入力信号ＤＡＴＡ（ｃ）が時刻ｔ２とｔ３
の間で変化する時点において、Ｄ−ＦＦ３４のＱ出力信
号（ｄ）の“Ｌ”レベルがＯＲゲート３６の入力端子Ａ
に、Ｄ−ＦＦ３５のＱ出力信号（ｅ）の“Ｈ”レベルが
ＯＲゲート３６の反転入力端子Ｂにそれぞれ供給される
ため、ＯＲゲート３６の出力信号（ｆ）は“Ｌ”レベル
となる。また、入力信号ＤＡＴＡ（ｃ）の次の変化点の
“Ｌ”レベルから“Ｈ”レベルへの遷移は時刻ｔ９とｔ
１０の間で起こる。

【０１２１】この“Ｌ”レベルから“Ｈ”レベルへの遷
移タイミングにおいて、Ｄ−ＦＦ３４のＱ出力信号
（ｄ）は“Ｌ”レベルから“Ｈ”レベルに変化し、Ｄ−
ＦＦ３５のＱ出力信号（ｅ）は“Ｈ”レベルのままであ
るから、ＯＲゲート３６の出力信号（ｆ）は、“Ｌ”レ
ベルから“Ｈ”レベルに変化する。これ以降時刻ｔ１６
まで入力信号ＤＡＴＡ（ｃ）の波形の変化は無いので、
ＯＲゲート３６の出力信号（ｆ）は“Ｈ”レベルを維持
し続ける。

【０１２２】ＯＲゲート３６の出力信号（ｆ）はＤ−Ｆ
Ｆ３７のＤ入力端子に供給される。このＤ−ＦＦ３７に
はそのＣＬＫ入力として、Ｄ−ＦＦ３４，３５と異な
り、クロック信号ＩＣＬＫ（ａ）が供給されている。こ
れにより、Ｄ−ＦＦ３７は、クロック信号ＩＣＬＫ
（ａ）の立ち上がりエッジでそのＤ入力であるＯＲゲー
ト３６の出力信号（ｆ）を取り込む。

【０１２３】すなわち、Ｄ−ＦＦ３７において、クロッ
ク信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ４でＯ
Ｒゲート３６の出力信号（ｆ）が取り込まれ、その出力
信号（ｇ）が“Ｌ”レベルになる。また、次のクロック
信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ８におい
ては、ＯＲゲート３６の出力信号（ｆ）が“Ｌ”レベル
であるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）は変化せ
ず、“Ｌ”レベルを維持している。

【０１２４】さらに、時刻ｔ１２でのクロック信号ＩＣ
ＬＫ（ａ）の立ち上がりエッジにおいては、ＯＲゲート
３６の出力信号（ｆ）が“Ｈ”レベルであるから、Ｄ−
ＦＦ３７のＱ出力信号（ｇ）は“Ｌ”レベルから“Ｈ”
レベルへ変化する。また、時刻ｔ１６においても同様
に、ＯＲゲート３６の出力信号（ｆ）が“Ｈ”レベルで
あるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）も“Ｈ”レ
ベルであり、時刻ｔ１６以降もこの“Ｈ”レベルの状態
を維持する。

【０１２５】３入力のＯＲゲート３８には、その反転入
力端子ＡにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その反
転入力端子ＢにＤ−ＦＦ３５のＱ出力信号（ｅ）が、そ
の入力端子ＣにＤ−ＦＦ３７のＱ出力信号（ｇ）がそれ
ぞれ供給される。

【０１２６】ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）
の反転信号が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上が
りエッジから時刻ｔ９とｔ１０の間のＤＡＴＡ立ち上が
りエッジまでは“Ｈ”レベルになり、このＤＡＴＡ立ち
上がりエッジのタイミング以降は“Ｌ”レベルであり、
Ｄ−ＦＦ３５のＱ出力信号（ｅ）の反転信号が、時刻ｔ
２とｔ３の間のＤＡＴＡ立ち上がりエッジ以降は“Ｌ”
レベルになり、さらにＤ−ＦＦ３７のＱ出力信号（ｇ）
が、時刻ｔ４からｔ１２までは“Ｌ”レベル、ｔ１２以
降は“Ｈ”レベルになっている。したがって、ＯＲゲー
ト３８の出力信号（ｈ）は、時刻ｔ４から時刻ｔ９とｔ
１０の間のＤＡＴＡ立ち上がりエッジまで“Ｈ”レベル
になり、このＤＡＴＡ立ち上がりエッジの時点から時刻
ｔ１２まで“Ｌ”レベルになり、時刻ｔ１２以降は
“Ｈ”レベルとなる。

【０１２７】一方、３入力のＯＲゲート３９には、その
入力端子ＡにＤ−ＦＦ３７のＱ出力信号（ｇ）が、その
入力端子ＢにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その
入力端子ＣにＤ−ＦＦ３５のＱ出力信号（ｅ）がそれぞ
れ供給される。

【０１２８】ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）
が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジか
ら時刻ｔ９とｔ１０の間のＤＡＴＡ立ち上がりエッジま
では“Ｌ”レベルになり、このＤＡＴＡ立ち上がりエッ
ジのタイミング以降は“Ｈ”レベルであり、Ｄ−ＦＦ３
５のＱ出力信号（ｅ）が、時刻ｔ２とｔ３の間のＤＡＴ
Ａ立ち上がりエッジ以降は“Ｈ”レベルになり、さらに
Ｄ−ＦＦ３７のＱ出力信号（ｇ）が、時刻ｔ４からｔ１
２までは“Ｌ”レベル、ｔ１２以降は“Ｈ”レベルにな
っている。したがって、ＯＲゲート３９の出力信号
（ｉ）は、時刻ｔ４以降は“Ｈ”レベルを維持すること
になる。

【０１２９】ＯＲゲート３８の出力信号（ｈ）はＤ−Ｆ
Ｆ４０のＤ入力端子に供給される。Ｄ−ＦＦ４０は、Ｄ
入力データであるＯＲゲート３８の出力信号（ｈ）をク
ロック信号ＩＣＬＫ（ａ）に同期して取り込む。すなわ
ち、Ｄ−ＦＦ４０において、時刻ｔ８のクロック信号Ｉ
ＣＬＫ（ａ）の立ち上がりエッジでＯＲゲート３８の出
力信号（ｈ）の“Ｈ”レベルが取り込まれる。

【０１３０】これにより、Ｄ−ＦＦ４０の反転Ｑ出力信
号（ｊ）が“Ｌ”レベルとなる。次のクロック信号ＩＣ
ＬＫ（ａ）の立ち上がりエッジは時刻ｔ１２であり、そ
の時点でのＯＲゲート３８の出力信号（ｈ）が“Ｌ”レ
ベルであるから、Ｄ−ＦＦ４０の反転Ｑ出力信号（ｊ）
が“Ｈ”レベルへ変化する。さらに、次のクロック信号
ＩＣＬＫ（ａ）の立ち上がりエッジが時刻ｔ１６で、こ
のときのＯＲゲート３８の出力信号（ｈ）が“Ｈ”レベ
ルであるため、Ｄ−ＦＦ４０の反転Ｑ出力信号（ｊ）
は、“Ｈ”レベルから“Ｌ”レベルへ変化する。このＤ
−ＦＦ４０の反転Ｑ出力信号（ｊ）をＵＰパルス信号と
して用い、回路出力端子４２から次段のチャージポンプ
回路（図１におけるチャージポンプ回路１４）に供給す
る。

【０１３１】一方、ＯＲゲート３９の出力信号（ｉ）は
Ｄ−ＦＦ４１のＤ入力端子に供給される。このＤ−ＦＦ
４１にも、クロック信号ＩＣＬＫ（ａ）がＤ入力として
供給されているので、Ｄ入力データの取り込みはＤ−Ｆ
Ｆ４０と同じ取り込みタイミングとなる。すなわち、時
刻ｔ８において、ＯＲゲート３９の出力信号（ｉ）が
“Ｈ”レベルであるから、Ｄ−ＦＦ４１の反転Ｑ出力信
号（ｋ）は“Ｌ”レベルとなる。

【０１３２】また、次のクロック信号ＩＣＬＫ（ａ）の
立ち上がりタイミングｔ１２，ｔ１６においても同様
に、ＯＲゲート３９の出力信号（ｉ）が“Ｈ”レベルで
あるから、Ｄ−ＦＦ４１の反転Ｑ出力信号（ｋ）は
“Ｌ”レベルを出力し続ける。このＤ−ＦＦ４１の反転
Ｑ出力信号（ｋ）をＤＯＷＮパルス信号として用い、回
路出力端子４３から次段のチャージポンプ回路（図１に
おけるチャージポンプ回路１４）に供給する。

【０１３３】次に、図８のタイミングチャートを用い
て、ＤＯＷＮパルス信号を出力するときの回路動作につ
いて説明する。ここで、入力信号ＤＡＴＡの波形が時刻
ｔ２とｔ３の間で“Ｌ”レベルから“Ｈ”レベルに変化
し、時刻ｔ６付近で“Ｈ”レベルから“Ｌ”レベルに変
化し、時刻ｔ１１とｔ１２の間で再び“Ｌ”レベルから
“Ｈ”レベルに変化し、その以降は“Ｈ”レベルを維持
しているとする。

【０１３４】Ｄ−ＦＦ３４，３５は、入力信号ＤＡＴＡ
（ｃ）の波形の立ち上がりエッジでＤ入力データ、即ち
クロック信号ＩＣＬＫ（ａ），ＱＣＬＫ（ｂ）をそれぞ
れ取り込む。時刻ｔ２〜ｔ３の期間では、クロック信号
ＩＣＬＫ（ａ）が“Ｌ”レベル、クロック信号ＱＣＬＫ
（ｂ）が“Ｈ”レベルであるため、これらのレベルをＤ
−ＦＦ３４，３５がサンプリングして取り込むことで、
Ｄ−ＦＦ３４のＱ出力信号（ｄ）が“Ｌ”レベル、Ｄ−
ＦＦ３５のＱ出力信号（ｅ）が“Ｈ”レベルになる。

【０１３５】Ｄ−ＦＦ３４，３５の各ＣＬＫ端子に供給
される入力信号ＤＡＴＡ（ｃ）の波形の次の立ち上がり
エッジは、時刻ｔ１１とｔ１２との間に存在し、その時
点におけるクロック信号ＩＣＬＫ（ａ）とクロック信号
ＱＣＬＫ（ｂ）の各レベルはそれぞれ“Ｌ”レベルであ
る。したがって、Ｄ−ＦＦ３４のＱ出力信号（ｄ）は、
“Ｌ”レベルを維持する。

【０１３６】一方、クロック信号ＱＣＬＫ（ｂ）のレベ
ルも“Ｌ”レベルであるため、Ｄ−ＦＦ３５のＱ出力信
号（ｅ）は“Ｈ”レベルから“Ｌ”レベルに変化する。
それ以降は、入力信号ＤＡＴＡ（ｃ）の波形が変化せ
ず、また波形の立ち上がりがないため、Ｄ−ＦＦ３４，
３５の各Ｑ出力信号（ｄ），（ｅ）は変化せず、それま
でのレベルをそのまま維持する。

【０１３７】入力信号ＤＡＴＡ（ｃ）が時刻ｔ２とｔ３
の間で変化する時点において、Ｄ−ＦＦ３４のＱ出力信
号（ｄ）の“Ｌ”レベルがＯＲゲート３６の入力端子Ａ
に、Ｄ−ＦＦ３５のＱ出力信号（ｅ）の“Ｌ”レベルが
ＯＲゲート３６の反転入力端子Ｂにそれぞれ供給される
ため、ＯＲゲート３６の出力信号（ｆ）は“Ｌ”レベル
となる。また、入力信号ＤＡＴＡ（ｃ）の次の変化点の
“Ｌ”レベルから“Ｈ”レベルへの遷移は時刻ｔ１１と
ｔ１２の間で起こる。

【０１３８】この“Ｌ”レベルから“Ｈ”レベルへの遷
移タイミングにおいて、Ｄ−ＦＦ３４のＱ出力信号
（ｄ）は“Ｌ”レベルのままであり、またＤ−ＦＦ３５
のＱ出力信号（ｅ）は“Ｈ”レベルから“Ｌ”レベルに
変化するから、ＯＲゲート３６の出力信号（ｆ）は、
“Ｌ”レベルから“Ｈ”レベルに変化する。これ以降入
力信号ＤＡＴＡ（ｃ）の波形の変化は無いので、ＯＲゲ
ート３６の出力信号（ｆ）は“Ｈ”レベルを維持し続け
る。

【０１３９】ＯＲゲート３６の出力信号（ｆ）はＤ−Ｆ
Ｆ３７のＤ入力端子に供給される。このＤ−ＦＦ３７に
はそのＣＬＫ入力として、Ｄ−ＦＦ３４，３５のＣＬＫ
入力端子に供給されている入力信号ＤＡＴＡと異なり、
クロック信号ＩＣＬＫ（ａ）が供給されている。これに
より、Ｄ−ＦＦ３７は、クロック信号ＩＣＬＫ（ａ）の
立ち上がりエッジでそのＤ入力であるＯＲゲート３６の
出力信号（ｆ）を取り込む。

【０１４０】すなわち、Ｄ−ＦＦ３７において、クロッ
ク信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ４でＯ
Ｒゲート３６の出力信号（ｆ）が取り込まれ、その出力
信号（ｇ）が“Ｌ”レベルになる。また、次のクロック
信号ＩＣＬＫ（ａ）の立ち上がりタイミングｔ８におい
ては、ＯＲゲート３６の出力信号（ｆ）が“Ｌ”レベル
であるから、Ｄ−ＦＦ３７のＱ出力信号（ｇ）は変化せ
ず、“Ｌ”レベルを維持している。

【０１４１】さらに、時刻ｔ１２でのクロック信号ＩＣ
ＬＫ（ａ）の立ち上がりエッジにおいて、ＯＲゲート３
６の出力信号（ｆ）が“Ｈ”レベルであるから、Ｄ−Ｆ
Ｆ３７のＱ出力信号（ｇ）は“Ｌ”レベルから“Ｈ”レ
ベルへ変化する。また、時刻ｔ１６においても同様に、
ＯＲゲート３６の出力信号（ｆ）が“Ｈ”レベルである
から、Ｄ−ＦＦ３７のＱ出力信号（ｇ）も“Ｈ”レベル
であり、時刻ｔ１６以降もこの“Ｈ”レベルの状態を維
持する。

【０１４２】３入力のＯＲゲート３８には、その反転入
力端子ＡにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その反
転入力端子ＢにＤ−ＦＦ３５のＱ出力信号（ｅ）が、そ
の入力端子ＣにＤ−ＦＦ３７のＱ出力信号（ｇ）がそれ
ぞれ供給される。

【０１４３】ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）
の反転信号が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上が
りエッジから時刻ｔ１８までは“Ｈ”レベルになり、Ｄ
−ＦＦ３５のＱ出力信号（ｅ）の反転信号が、時刻ｔ２
とｔ３の間のＤＡＴＡ立ち上がりエッジから時刻ｔ１１
とｔ１２の間までは“Ｌ”レベルで、またこの遷移以降
は“Ｈ”レベルに変化し、さらにＤ−ＦＦ３７のＱ出力
信号（ｇ）が、時刻ｔ４からｔ１２までは“Ｌ”レベ
ル、ｔ１２以降は“Ｈ”レベルになっている。したがっ
て、ＯＲゲート３８の出力信号（ｈ）は、時刻ｔ４以降
“Ｈ”レベルになっている。

【０１４４】一方、３入力のＯＲゲート３９には、その
入力端子ＡにＤ−ＦＦ３７のＱ出力信号（ｇ）が、その
入力端子ＢにＤ−ＦＦ３４のＱ出力信号（ｄ）が、その
入力端子ＣにＤ−ＦＦ３５のＱ出力信号（ｅ）がそれぞ
れ供給される。

【０１４５】ここで、Ｄ−ＦＦ３４のＱ出力信号（ｄ）
が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエッジ以
降は“Ｌ”レベルになり、Ｄ−ＦＦ３５のＱ出力信号
（ｅ）が、時刻ｔ２とｔ３の間のＤＡＴＡ立ち上がりエ
ッジから時刻ｔ１１とｔ１２の間の入力信号ＤＡＴＡの
波形の立ち上がりエッジまで“Ｈ”レベルで、それ以降
“Ｌ”レベルであり、さらにＤ−ＦＦ３７のＱ出力信号
（ｇ）が、時刻ｔ４からｔ１２までは“Ｌ”レベル、ｔ
１２以降は“Ｈ”レベルになっている。したがって、Ｏ
Ｒゲート３９の出力信号（ｉ）は、時刻ｔ４から時刻ｔ
１１とｔ１２の間の入力信号ＤＡＴＡの立ち上がりエッ
ジ間で“Ｈ”レベル、またこのＤＡＴＡ立ち上がりエッ
ジから時刻ｔ１２の間は“Ｌ”レベルとなる。さらに、
時刻ｔ１２以降の期間は“Ｈ”レベルを維持し続ける。

【０１４６】ＯＲゲート３８の出力信号（ｈ）はＤ−Ｆ
Ｆ４０のＤ入力端子に供給される。Ｄ−ＦＦ４０は、Ｄ
入力データであるＯＲゲート３８の出力信号（ｈ）をク
ロック信号ＩＣＬＫ（ａ）に同期して取り込む。すなわ
ち、Ｄ−ＦＦ４０において、時刻ｔ８のクロック信号Ｉ
ＣＬＫ（ａ）の立ち上がりエッジでＯＲゲート３８の出
力信号（ｈ）の“Ｈ”レベルが取り込まれる。

【０１４７】その結果、Ｄ−ＦＦ４０の反転Ｑ出力信号
（ｊ）が“Ｌ”レベルとなる。次のクロック信号ＩＣＬ
Ｋ（ａ）の立ち上がりエッジは時刻ｔ１２，ｔ１６であ
り、その時点でのＯＲゲート３８の出力信号（ｈ）が
“Ｈ”レベルであるから、Ｄ−ＦＦ４０の反転Ｑ出力信
号（ｊ）は“Ｌ”レベルを維持する。

【０１４８】一方、ＯＲゲート３９の出力信号（ｉ）は
Ｄ−ＦＦ４１のＤ入力端子に供給される。このＤ−ＦＦ
４１にも、クロック信号ＩＣＬＫ（ａ）がＤ入力として
供給されているので、Ｄ入力データの取り込みはＤ−Ｆ
Ｆ４０と同じ取り込みタイミングとなる。すなわち、時
刻ｔ８において、ＯＲゲート３９の出力信号（ｉ）が
“Ｈ”レベルであるから、Ｄ−ＦＦ４１の反転Ｑ出力信
号（ｋ）は“Ｌ”レベルとなる。

【０１４９】また、次のクロック信号ＩＣＬＫ（ａ）の
立ち上がりエッジのタイミングｔ１２において、ＯＲゲ
ート３９の出力信号（ｉ）が“Ｌ”レベルであるから、
Ｄ−ＦＦ４１の反転Ｑ出力信号（ｋ）は“Ｈ”レベルへ
変化する。また、時刻ｔ１６でＯＲゲート３９の出力信
号（ｉ）が“Ｈ”レベルであるから、Ｄ−ＦＦ４１の反
転Ｑ出力信号（ｋ）は“Ｈ”レベルから“Ｌ”レベルへ
変化する。このＤ−ＦＦ４１の反転Ｑ出力信号（ｋ）を
ＤＯＷＮパルス信号として用い、回路出力端子４３から
次段のチャージポンプ回路（図１におけるチャージポン
プ回路１４）に供給する。

【０１５０】このように、Ｄ−ＦＦ４０の反転Ｑ出力信
号であるＵＰパルス信号（ｊ）は時刻ｔ８からｔ１８の
期間で“Ｌ”レベルを維持し続ける一方、Ｄ−ＦＦ４１
の反転Ｑ出力信号であるＤＯＷＮパルス信号（ｋ）は時
刻ｔ１２からｔ１６の期間で“Ｈ”レベルを維持し、次
段のチャージポンプ回路１４に対する電流制御を行うこ
とにより、ＶＣＯ１６への制御電圧を発生する。

【０１５１】以上から、図６の周波数検出回路の回路動
作をまとめると次のようになる。あるＤＡＴＡ立ち上が
りエッジの時点において、（ＩＣＬＫ，ＱＣＬＫ）＝
（０，１）をサンプリングした後の次のＤＡＴＡ立ち上
がりエッジ時点に（１，１）をサンプリングすると、ク
ロック信号ＩＣＬＫの１周期分の長さのＵＰパルス信号
を出力する。すなわち、この２つのＤＡＴＡ立ち上がり
エッジの時点間にｍ（ｍは任意の整数）ビットのデータ
が存在すると、この間のクロック信号ＩＣＬＫはｍサイ
クル以下存在することになるから、クロック信号ＩＣＬ
Ｋの周波数を高くするために、ＵＰパルス信号のパルス
が生じることになる。

【０１５２】また、あるＤＡＴＡ立ち上がりエッジ時点
において（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサンプ
リングした後の次のＤＡＴＡ立ち上がりエッジ時点に
（０，０）をサンプリングすると、クロック信号ＩＣＬ
Ｋの１周期分の長さのＤＯＷＮパルス信号を出力する。
すなわち、この２つのＤＡＴＡ立ち上がりエッジの時点
の間にｍ′（ｍ′は任意の整数）ビットのデータが存在
すると、この間のクロック信号ＩＣＬＫはｍ′サイクル
以上存在することになるから、クロック信号ＩＣＬＫの
周波数を低くするために、ＤＯＷＮパルス信号のパルス
が生じることになる。

【０１５３】入力信号ＤＡＴＡにデューティ歪が無い場
合、クロック信号ＩＣＬＫと入力信号ＤＡＴＡの周波数
が完全に一致しているときは、（０，０），（０，
１），（１，０），（１，１）のいずれかを入力信号Ｄ
ＡＴＡの立ち上がりエッジ時点でサンプリングし続け、
ＵＰパルス信号、ＤＯＷＮパルス信号のいずれのパルス
も生じることはない。

【０１５４】入力信号ＤＡＴＡにデューティ歪がある場
合でも、クロック信号ＩＣＬＫと入力信号ＤＡＴＡの周
波数が完全に一致しているときは、図９のタイミングチ
ャートに示すように、クロック信号ＩＣＬＫ，ＱＣＬＫ
を入力信号ＤＡＴＡの立ち上がりエッジのみでサンプリ
ングするため、そのサンプリング値の組み合わせは常に
一定となる。

【０１５５】なお、上記実施形態に係る周波数検出回路
１２では、シリアル入力信号ＤＡＴＡの立ち上がりエッ
ジで、クロック信号ＩＣＬＫの“Ｌ”レベル（論理
“０”）を、クロック信号ＱＣＬＫの“Ｈ”レベル（論
理“１”）をそれぞれサンプリングするとしたが、その
論理の組み合わせは任意である。ただし、本実施形態に
係る論理の組み合わせを採った場合には、図９のタイミ
ングチャートから明らかなように、その論理の組み合わ
せが入力信号ＤＡＴＡの１周期のほぼ中央に位置するこ
とになるため、周波数調整後の位相調整時の制御を入力
信号ＤＡＴＡの１周期の中央付近で行えることになるた
め、位相制御の制御範囲を広くとれるという利点があ
る。

【０１５６】また、上記実施形態に係る周波数検出回路
１２においては、入力信号ＤＡＴＡの立ち上がりエッジ
のみでクロック信号ＩＣＬＫとクロック信号ＱＣＬＫの
サンプリングを行うとしたが、入力信号ＤＡＴＡの立ち
下がりエッジのみでクロック信号ＩＣＬＫとクロック信
号ＱＣＬＫのサンプリングを行うことも可能であり、こ
の場合にも同様に、誤った制御信号（ＵＰパルス信号／
ＤＯＷＮパルス信号）を発生することが無くなり、安定
したＰＬＬ動作ができる。

【０１５７】次に、本発明に係るＰＬＬ回路１０（１
０′）で用いられる位相検出回路１１について説明す
る。図１０に、その回路構成の一例を示す。先ず、位相
検出回路１１の回路構成について説明する。

【０１５８】図１０において、入力信号ＤＡＴＡが供給
されるデータ入力端子５１は、Ｄ−ＦＦ５３のＤ入力端
子に接続されるとともに、２入力のＥＸ−ＯＲ（排他的
論理和）ゲート５５の一方の入力端子Ａに接続されてい
る。一方、クロック発生器１７で発生されるクロック信
号Ｉ′ＣＬＫが供給されるＣＬＫ入力端子５２は、Ｄ−
ＦＦ５３のＣＬＫ端子に接続されるとともに、Ｄ−ＦＦ
５４の反転ＣＬＫ端子に接続されている。

【０１５９】Ｄ−ＦＦ５３のＱ出力端子は、ＥＸ−ＯＲ
ゲート５５の他方の入力端子Ｂ、２入力のＥＸ−ＯＲゲ
ート５６の一方の入力端子ＡおよびＤ−ＦＦ５４のＤ入
力端子にそれぞれ接続されている。Ｄ−ＦＦ５４のＱ出
力端子は、ＥＸ−ＯＲゲート５６の他方の入力端子Ｂに
接続されている。ＥＸ−ＯＲゲート５５の出力端子はＵ
Ｐ出力端子５７に、ＥＸ−ＯＲゲート５６の出力端子は
ＤＯＷＮ出力端子５８にそれぞれ接続されている。

【０１６０】続いて、上記構成の位相検出回路１１の回
路動作について、図１１のタイミングチャートを用いて
説明する。なお、図１１のタイミングチャートにおい
て、波形（ａ）〜（ｆ）は、図１０の各ノード（ａ）〜
（ｆ）の波形をそれぞれ示している。

【０１６１】今、クロック発生器（図１を参照）からＣ
ＬＫ入力端子５２を介して入力されるクロック信号Ｉ′
ＣＬＫ（ａ）の立ち上がりを時刻ｔ０，ｔ２，ｔ４，ｔ
６，ｔ８，ｔ１０，ｔ１２，ｔ１４とし、また立ち下が
りを時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１
３，ｔ１５とする。

【０１６２】入力信号ＤＡＴＡ（ｂ）の波形は、時刻ｔ
１とｔ２の間で立ち下がり、時刻ｔ５とｔ６の間で立ち
上がり、この間は“Ｌ”レベルであるとし、時刻ｔ８と
ｔ９の間で立ち下がり、この期間“Ｈ”レベルを維持
し、時刻ｔ１０とｔ１１の間で立ち上がり、この期間
“Ｌ”レベルを維持し、さらに時刻ｔ１２とｔ１３の間
で立ち下がり、この期間“Ｈ”レベルを維持し、それ以
降時刻ｔ１５まで“Ｌ”レベルとする。

【０１６３】Ｄ−ＦＦ５３において、クロック信号Ｉ′
ＣＬＫ（ａ）の立ち上がりタイミングｔ２で入力信号Ｄ
ＡＴＡ（ｂ）の“Ｌ”レベルを取り込む。これにより、
Ｄ−ＦＦ５３のＱ出力信号（ｃ）は“Ｌ”レベルに変化
する。次のクロック信号Ｉ′ＣＬＫ（ａ）の立ち上がり
タイミングｔ４では、入力信号ＤＡＴＡが変化せず
“Ｌ”レベルのままであるから、Ｄ−ＦＦ５３のＱ出力
信号（ｃ）も変化せず、“Ｌ”レベルを維持する。

【０１６４】クロック信号Ｉ′ＣＬＫ（ａ）の次の立ち
上がりタイミングｔ６で入力信号ＤＡＴＡが“Ｈ”レベ
ルであるから、Ｄ−ＦＦ５３のＱ出力信号（ｃ）は
“Ｈ”レベルに変化する。また、時刻ｔ８におけるクロ
ック信号Ｉ′ＣＬＫ（ａ）の立ち上がりタイミングで
は、入力信号ＤＡＴＡが“Ｈ”レベルであり、この
“Ｈ”レベルを取り込むので、Ｄ−ＦＦ５３のＱ出力信
号（ｃ）は変化せず、“Ｈ”レベルのままである。

【０１６５】時刻ｔ１０になると、入力信号ＤＡＴＡが
“Ｌ”レベルに変化しているから、Ｄ−ＦＦ５３のＱ出
力信号（ｃ）も“Ｈ”レベルから“Ｌ”レベルへ変化す
る。時刻ｔ１２になると、入力信号ＤＡＴＡが“Ｈ”レ
ベルであるから、Ｄ−ＦＦ５３のＱ出力信号（ｃ）が
“Ｈ”レベルになり、次のクロック信号Ｉ′ＣＬＫ
（ａ）の立ち上がりタイミングｔ１４になると、入力信
号ＤＡＴＡが“Ｌ”レベルになっている。これにより、
Ｄ−ＦＦ５３ではこの“Ｌ”レベルを取り込み、そのＱ
出力信号（ｃ）が“Ｌ”レベルへ変化する。

【０１６６】一方、Ｄ−ＦＦ５４にはそのＣＬＫ入力と
して、クロック信号Ｉ′ＣＬＫ（ａ）の反転クロックが
与えられている。したがって、Ｄ−ＦＦ５４は、クロッ
ク信号Ｉ′ＣＬＫ（ａ）の立ち下がりの時刻ｔ１，ｔ
３，ｔ５，ｔ７，ｔ９，ｔ１１，ｔ１３，ｔ１５におい
て入力信号ＤＡＴＡを取り込むことになる。

【０１６７】時刻ｔ１において、Ｄ−ＦＦ５３のＱ出力
信号（ｃ）が“Ｈ”レベルであるから、Ｄ−ＦＦ５４の
Ｑ出力信号（ｄ）は“Ｈ”レベルになり、次のクロック
信号Ｉ′ＣＬＫ（ａ）の立ち下がりタイミングｔ３ま
で、“Ｈ”レベルを維持する。時刻ｔ３になると、Ｄ−
ＦＦ５３のＱ出力信号（ｃ）が“Ｌ”レベルであるか
ら、この“Ｌ”レベルを取り込むことで、Ｄ−ＦＦ５４
のＱ出力信号（ｄ）は“Ｈ”レベルから“Ｌ”レベルに
変化し、時刻ｔ５を経て時刻ｔ７の直前まで“Ｌ”レベ
ルを維持する。

【０１６８】時刻ｔ７のクロック信号Ｉ′ＣＬＫ（ａ）
の立ち下がりタイミングでは、Ｄ−ＦＦ５３のＱ出力信
号（ｃ）が“Ｈ”レベルであるから、この“Ｈ”レベル
を取り込むことにより、Ｄ−ＦＦ５４のＱ出力信号
（ｄ）は“Ｈ”レベルに変化する。時刻ｔ９において、
Ｄ−ＦＦ５３のＱ出力信号（ｃ）は変化せず、時刻ｔ１
０で“Ｌ”レベルに変化し、時刻ｔ１２までこの“Ｌ”
レベルを維持し続けている。時刻ｔ１１では、Ｄ−ＦＦ
５３のＱ出力信号（ｃ）が“Ｌ”レベルになっており、
Ｄ−ＦＦ５４はこの“Ｌ”レベルを取り込むので、その
Ｑ出力信号（ｄ）が“Ｈ”レベルから“Ｌ”レベルへ変
化する。

【０１６９】時刻ｔ１３において、Ｄ−ＦＦ５３のＱ出
力信号（ｃ）が“Ｈ”レベルにあるからＤ−ＦＦ５４は
この“Ｈ”レベルを取り込み、そのＱ出力信号（ｄ）が
“Ｌ”レベルから“Ｈ”レベルへ変化する。また、この
“Ｈ”レベルは次のクロック信号Ｉ′ＣＬＫ（ａ）の立
ち下がりタイミングｔ１５まで維持され、そこでＤ−Ｆ
Ｆ５３のＱ出力信号（ｃ）の“Ｌ”レベルがＤ−ＦＦ５
４に取り込まれる。これにより、Ｄ−ＦＦ５４のＱ出力
信号（ｄ）が“Ｈ”レベルから“Ｌ”レベルへ変化す
る。

【０１７０】次に、ＵＰパルス信号（ｅ）を発生するＥ
Ｘ−ＯＲゲート５５の動作について、図１１のタイミン
グチャートを用いて説明する。なお、ＥＸ−ＯＲゲート
５５の入力端子Ａ，Ｂには、入力信号ＤＡＴＡ（ｂ）と
Ｄ−ＦＦ５３のＱ出力信号（ｃ）がそれぞれ供給されて
いる。

【０１７１】ここで、入力信号ＤＡＴＡ（ｂ）とＤ−Ｆ
Ｆ５３のＱ出力信号（ｃ）の論理値が互いに異なる期間
は、時刻ｔ１とｔ２の間で入力信号ＤＡＴＡ（ｂ）が
“Ｈ”レベルから“Ｌ”レベルに変化する時点からＤ−
ＦＦ５３のＱ出力信号（ｃ）が“Ｈ”レベルである時刻
ｔ２までの期間、時刻ｔ５とｔ６の間で入力信号ＤＡＴ
Ａ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する時
点からＤ−ＦＦ５３のＱ出力信号（ｃ）が“Ｌ”レベル
から“Ｈ”レベルに変化する時点（ｔ６）までの期間、
時刻ｔ８とｔ９の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”
レベルから“Ｌ”レベルに変化する時点から時刻ｔ１０
までの期間、時刻ｔ１０とｔ１１の間で入力信号ＤＡＴ
Ａ（ｂ）が“Ｌ”レベルから“Ｈ”レベルに変化する時
点から時刻ｔ１２までの期間、さらに時刻ｔ１２とｔ１
３の間で入力信号ＤＡＴＡ（ｂ）が“Ｈ”レベルから
“Ｌ”レベルに変化する時点から時刻ｔ１４までの期間
の各期間である。

【０１７２】そして、これらの期間中、ＥＸ−ＯＲゲー
ト５５の出力信号（ｅ）は“Ｈ”レベルとなる。また、
それ以外の期間では、入力信号ＤＡＴＡ（ｂ）とＤ−Ｆ
Ｆ５３のＱ出力信号（ｃ）の各信号レベルがそれぞれ
“Ｈ”レベルと“Ｈ”レベル、または“Ｌ”レベルと
“Ｌ”レベルになっているので、ＥＸ−ＯＲゲート５５
の出力信号（ｅ）は“Ｌ”レベルとなる。このＥＸ−Ｏ
Ｒゲート５５の出力信号（ｅ）がＵＰパルス信号とな
る。

【０１７３】次に、ＤＯＷＮパルス信号（ｆ）を発生す
るＥＸ−ＯＲゲート５６の動作について、図１１のタイ
ミングチャートを用いて説明する。なお、ＥＸ−ＯＲゲ
ート５６の入力端子Ａ，Ｂには、Ｄ−ＦＦ５３のＱ出力
信号（ｃ）とＤ−ＦＦ５４のＱ出力信号（ｄ）がそれぞ
れ供給されている。

【０１７４】ここで、Ｄ−ＦＦ５３のＱ出力信号（ｃ）
とＤ−ＦＦ５４のＱ出力信号（ｄ）の論理値が互いに異
なる期間は、時刻ｔ２からｔ３の期間、時刻ｔ６からｔ
７の期間、時刻ｔ１０からｔ１１の期間、時刻ｔ１２か
らｔ１３の期間、さらに時刻ｔ１４からｔ１５の期間の
各期間である。

【０１７５】そして、これらの期間中、ＥＸ−ＯＲゲー
ト５６の出力信号（ｆ）は“Ｈ”レベルとなる。また、
それ以外の期間では、Ｄ−ＦＦ５３のＱ出力信号（ｃ）
とＤ−ＦＦ５４のＱ出力信号（ｄ）の各信号レベルがそ
れぞれ“Ｈ”レベルと“Ｈ”レベル、または“Ｌ”レベ
ルと“Ｌ”レベルになっているので、ＥＸ−ＯＲゲート
５６の出力信号（ｆ）は“Ｌ”レベルとなる。このＥＸ
−ＯＲゲート５６の出力信号（ｆ）がＤＯＷＮパルス信
号となる。

【０１７６】このようにして、入力信号ＤＡＴＡが変化
する度にＵＰパルス信号（ｅ）とＤＯＷＮパルス信号
（ｆ）のパルス波形がそれぞれ１回ずつ発生する。この
回路例の場合には、ＤＯＷＮパルス信号（ｆ）のパルス
幅は常に一定であり、ＵＰパルス信号（ｅ）のパルス幅
を調整することにより、位相の制御が行われることにな
る。

【０１７７】入力信号ＤＡＴＡにデューティ歪が無い場
合は、周波数検出回路１２が特定の周波数にロックされ
る近傍になると、周波数検出回路１２の動作中に位相検
出回路１１が動作し始め、上述した位相検出回路１１の
動作により、特に、入力信号ＤＡＴＡのパルス（波形）
の幅のセンターに、クロック信号Ｉ′ＣＬＫの“Ｌ”レ
ベルから“Ｈ”レベルに遷移する立ち上がり時点を同期
させる。

【０１７８】ここで、入力信号ＤＡＴＡにデューティ歪
が生じた場合を考える。図６に示す回路構成の周波数検
出回路１２を用いると、先述したことから明らかなよう
に、入力信号ＤＡＴＡにデューティ歪が生じても正しく
周波数を検出することが可能である。このように、正し
く周波数検出が行われている状態において、位相検出回
路１１におけるある任意の期間でのＵＰパルス信号のパ
ルス幅の総和とＤＯＷＮパルス信号のそれとが等しくな
ったときが安定（ロック）状態である。この安定状態に
おいても、入力信号ＤＡＴＡのアイパターンの中心にク
ロック信号Ｉ′ＣＬＫの立ち上がり時点が位置すること
になる。

【０１７９】位相同期させた例について、図１２のタイ
ミングチャートを用いて説明する。図１２のタイミング
チャートにおいて、波形（ａ）はデューティ比が大きい
場合の入力信号ＤＡＴＡを、波形（ｂ）はデューティ比
が小さい場合の入力信号ＤＡＴＡを、波形（ｃ）はクロ
ック信号Ｉ’ＣＬＫを、波形（ｄ）はクロック信号ＩＣ
ＬＫを、波形（ｅ）はクロック信号ＱＣＬＫをそれぞれ
示している。

【０１８０】このタイミングチャートから明らかなよう
に、クロック信号Ｉ’ＣＬＫ（ｃ）はその立ち上がり時
点が、デューティ比が大きい場合の入力信号ＤＡＴＡ
（ａ）の波形（幅）のセンターに位置しており、またデ
ューティ比が小さい場合の入力信号ＤＡＴＡ（ｂ）に対
してもその波形（幅）のセンターに同期している。

【０１８１】このように、位相がロックした状態では、
入力信号ＤＡＴＡのデューティ歪によってそのパルス幅
が広くなったり、狭くなったりしても、クロック信号
Ｉ′ＣＬＫの立ち上がり時点は、入力信号ＤＡＴＡの
“Ｈ”レベルの期間（パルス幅）のセンターに位置する
ことになる。

【０１８２】従来技術で説明したように、位相検出回路
により、入力信号ＤＡＴＡのアイパターンの中心にクロ
ック信号ＩＣＬＫの立ち上がり時点が位置しており、か
つ入力信号ＤＡＴＡの変化点でクロック信号ＩＣＬＫ，
ＱＣＬＫをサンプリングする場合は、ロック状態におけ
る入力信号ＤＡＴＡのデューティ歪の変化に対する周波
数検出回路でのクロック信号ＩＣＬＫのサンプリング値
が不安定であった。

【０１８３】これに対して、上述したように、クロック
信号ＩＣＬＫに対して所定の位相、例えば４５°遅れた
クロック信号Ｉ′ＣＬＫをＶＣＯ１６の発振周波数クロ
ックＶＣＯＣＬＫに基づいて生成し、位相検出回路１１
において、位相ロックの状態ではクロック信号Ｉ′ＣＬ
Ｋの立ち上がり時点が入力信号ＤＡＴＡのアイパターン
の中心に位置させることで、以下のように、デューティ
歪に対する位相制御の耐力を向上できる。

【０１８４】すなわち、クロック信号ＩＣＬＫ（ｄ）と
クロック信号ＱＣＬＫ（ｅ）との中間にクロック信号
Ｉ′ＣＬＫ（ｃ）が位置しているため、周波数検出回路
１２では、図１２のタイミングチャートから明らかなよ
うに、例えば（ＩＣＬＫ，ＱＣＬＫ）＝（０，１）をサ
ンプリングする期間は、入力信号ＤＡＴＡのパルス幅が
広くなった場合まで、あるいは入力信号ＤＡＴＡのパ
ルス幅が狭くなった場合まで成立する。

【０１８５】この入力信号ＤＡＴＡのパルス幅が広くな
った場合と狭くなった場合のＤＡＴＡのアイパター
ンのセンターは、クロック信号Ｉ′ＣＬＫの立ち上がり
時点に設定されているため、入力信号ＤＡＴＡのパルス
幅が変化しても、図２１に示すような入力信号ＤＡＴＡ
の変化点でクロック信号ＩＣＬＫの立ち下がり付近をサ
ンプリングしていた従来例と比べると、（０，１）のサ
ンプリング値が維持されるデューティ比の変動幅は大き
くなる。その結果、周波数検出回路１２において入力信
号ＤＡＴＡに同期してクロック信号ＩＣＬＫ，ＱＣＬＫ
をサンプリングし、そのサンプリング値が一定になるデ
ューティ比の変動幅が増加することになる。

【０１８６】以上述べたように、位相検出回路１１およ
び周波数検出回路１２を具備するＰＬＬ回路１０（１
０′）において、周波数検出回路１２では、シリアル入
力信号ＤＡＴＡの立ち上がりエッジ（または、立ち下が
りエッジ）のみでクロック信号ＩＣＬＫ，ＱＣＬＫのサ
ンプリングを行うため、入力信号ＤＡＴＡのデューティ
比が変化しても、入力信号ＤＡＴＡとクロック信号ＩＣ
ＬＫ，ＱＣＬＫの周波数が一致している場合に、クロッ
ク信号ＩＣＬＫとクロック信号ＱＣＬＫのサンプリング
値の組が常に等しくなり、誤った制御信号（ＵＰパルス
信号／ＤＯＷＮパルス信号）を発生することが無くな
り、安定したＰＬＬ動作ができる。

【０１８７】また、パルス発生器１７において、クロッ
ク信号ＩＣＬＫに対して所定の位相だけ、例えば４５°
だけ位相が遅れたクロック信号Ｉ′ＣＬＫを、ＶＣＯ１
６の発振周波数クロックＶＣＯＣＬＫに基づいて生成
し、このクロック信号Ｉ′ＣＬＫを入力信号ＤＡＴＡと
共に位相検出回路１１に入力することにより、位相検出
回路１１ではその制御により、入力信号ＤＡＴＡのパル
ス波形（例えば、“Ｈ”レベル期間）の中央にクロック
信号Ｉ′ＣＬＫの立ち上がりタイミングが設定される。

【０１８８】これにより、周波数検出回路１２での特定
周波数のロック近傍の例えば（ＩＣＬＫ，ＱＣＬＫ）＝
（０，１）のサンプリングにおいて、入力信号ＤＡＴＡ
のデューティ比が変動したときに生じるメタステーブル
（準安定状態）に対する位相制御の耐力（安定領域）が
向上する。したがって、入力信号ＤＡＴＡのデューティ
比が変動しても、周波数検出回路１２の周波数検出に要
する収束時間が短くなるとともに、周波数検出回路１２
の制御信号に対する誤動作が生じにくくなる効果があ
る。その結果、ＰＬＬ回路１０（１０′）を構成する周
波数検出回路１２が誤動作せず、それに伴ってＰＬＬ回
路全体の動作が安定になる。

【０１８９】なお、上記実施形態では、シリアル入力信
号ＤＡＴＡの一方のエッジのみでクロック信号ＩＣＬ
Ｋ，ＱＣＬＫのサンプリングを行う構成の周波数検出回
路１２を用いたＰＬＬ回路において、クロック信号ＩＣ
ＬＫに対して例えば４５°位相が遅れたクロック信号
Ｉ′ＣＬＫを入力信号ＤＡＴＡと共に位相検出回路１１
に入力する構成の場合を例に採って説明したが、これに
限られるものではなく、シリアル入力信号ＤＡＴＡの立
ち上がりおよび立ち下がりの両エッジでクロック信号Ｉ
ＣＬＫ，ＱＣＬＫのサンプリングを行う構成の従来例に
係る周波数検出回路を用いたＰＬＬ回路に対しても同様
に適用可能である。

【０１９０】図１３は、本発明に係る光通信受信装置の
構成例を示すブロック図である。図１３において、光信
号が光検出器（ＰＤ）６１で受光され、ここで電気信号
に変換されて信号電流として出力される。この信号電流
は、Ｉ（電流）−Ｖ（電圧）変換回路６２で信号電圧に
変換され、アンプ６３で増幅されてリタイミング回路６
４およびＰＬＬ回路６５に供給される。

【０１９１】ＰＬＬ回路６５は、増幅器６３から供給さ
れる受信データからそれに含まれるクロック成分を抽出
し、このクロック成分に位相同期した新たなクロック信
号を生成してリタイミング回路６４に供給するために設
けられたものである。このＰＬＬ回路６５として、先述
した実施形態に係るＰＬＬ回路１０（１０′）が用いら
れる。リタイミング回路６４は、ＰＬＬ回路６５から与
えられるクロック信号に基づいて、増幅器６３から供給
される受信データをリタイミング（一種の波形整形）し
て出力する。

【０１９２】このように、例えばＮＲＺのディジタルデ
ータを用いる光通信において、その受信装置のＰＬＬ回
路６５として先述した実施形態に係るＰＬＬ回路を用い
ることにより、当該ＰＬＬ回路は入力信号のデューティ
比が変動しても、周波数検出回路の周波数検出に要する
収束期間が短くなるとともに、周波数検出回路の制御信
号に対する誤動作が生じにくくなり、安定したＰＬＬ動
作が可能であるため、デューティ歪が生じ易い伝送信号
のデータに対してもＰＬＬ回路６５が誤動作することが
なく、したがってリタイミング回路６４でのリタイミン
グ処理をより確実に行えることになる。

【０１９３】なお、ここでは、光通信の受信装置に適用
した場合を例に採って説明したが、この適用例に限られ
るものではなく、特にデューティ歪が生じ易いデータを
処理する処理系全般に適用可能である。

【０１９４】

【発明の効果】以上説明したように、本発明によれば、
ＶＣＯの発振周波数信号に基づいて、この発振周波数信
号と同相の第１の信号、この第１の信号に対して所定の
位相差を持つ第２の信号および第１の信号に対してこの
第１の信号と第２の信号との間の位相差よりも小さい位
相差を持つ第３の信号を生成し、位相検出回路では第３
の信号と入力信号との位相差に基づいて位相制御を行う
ようにしたことにより、第３の信号の変化点が入力信号
の変化点ではなく、パルス波形の中央部分に設定され、
入力信号のデューティ比が変化しても、周波数検出回路
の周波数検出に要する収束時間が短くなるとともに、周
波数検出回路の制御信号に対する誤動作が生じにくくな
るため、ＰＬＬ回路全体の動作が安定になる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るＰＬＬ回路の構成例
を示すブロック図である。

【図２】クロック発生器の具体的な回路構成の一例を示
すブロック図である。

【図３】クロック発生器の回路動作を説明するためのタ
イミングチャートである。

【図４】図１に示す周波数検出回路の回路動作を説明す
るためのタイミングチャートである。

【図５】本実施形態に係るＰＬＬ回路の変形例を示すブ
ロック図である。

【図６】周波数検出回路の具体的な回路構成を示すブロ
ック図である。

【図７】図６に示す周波数検出回路のＵＰパルス信号を
出力するときの回路動作を説明するためのタイミングチ
ャートである。

【図８】図６に示す周波数検出回路のＤＯＷＮパルス信
号を出力するときの回路動作を説明するためのタイミン
グチャートである。

【図９】入力信号ＤＡＴＡにデューティ歪があるときの
回路動作を説明するためのタイミングチャートである。

【図１０】位相検出回路の具体的な回路構成を示すブロ
ック図である。

【図１１】位相検出回路の回路動作を説明するためのタ
イミングチャートである。

【図１２】位相同期状態でのタイミング関係を示すタイ
ミングチャートである。

【図１３】本発明に係る光通信受信装置の要部の構成を
示すブロック図である。

【図１４】ＰＬＬ回路の基本構成を示すブロック図であ
る。

【図１５】周波数検出回路の従来例を示すブロック図で
ある。

【図１６】従来例に係る周波数検出回路の回路動作を説
明するためのタイミングチャートである。

【図１７】デューティ歪が有る場合と無い場合の入力信
号ＤＡＴＡの波形図である。

【図１８】入力信号ＤＡＴＡにデューティ歪が有る場合
の従来例に係る周波数検出回路の回路動作を説明するた
めのタイミングチャートである。

【図１９】位相検出回路の従来例を示すブロック図であ
る。

【図２０】従来例に係る位相検出回路の回路動作を説明
するためのタイミングチャートである。

【図２１】従来技術における位相同期状態でのタイミン
グ関係を示すタイミングチャートである。

【符号の説明】

１１…位相検出回路、１２…周波数検出回路、１３，１
３′，１４，１４′…チャージポンプ回路、１５，２０
…ループフィルタ、１６，１６′…ＶＣＯ（電圧制御発
振器）、１７…クロック発生器

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB02 CC01 CC24 CC31 CC38 CC41 CC52 CC58 DD32 DD42 DD43 DD48 JJ02 JJ03 KK03 KK29 LL02 LL03

Claims (24)

【特許請求の範囲】
1. 【請求項１】 発振周波数が可変な発振器と、 前記発振器の発振周波数信号に基づいて、この発振周波
   数信号と同相の第１の信号、この第１の信号に対して所
   定の位相差を持つ第２の信号および前記第１の信号に対
   してこの第１の信号と前記第２の信号との間の位相差よ
   りも小さい位相差を持つ第３の信号を発生する信号発生
   回路と、 前記信号発生回路で発生される前記第３の信号と入力信
   号との位相を比較し、その比較結果に基づいて前記発振
   器の発振周波数信号の位相を進める第１の位相制御信号
   または位相を遅らせる第２の位相制御信号を出力する位
   相検出回路と、 前記信号発生回路で発生される前記第１，第２の信号を
   前記入力信号に同期して取り込み、その取り込んだ信号
   に基づいて前記発振器の発振周波数信号の周波数を上げ
   る第１の周波数制御信号または周波数を下げる第２の周
   波数制御信号を出力する周波数検出回路とを備えたこと
   を特徴とするＰＬＬ回路。
2. 【請求項２】 前記第１，第２，第３の信号がクロック
   信号であることを特徴とする請求項１記載のＰＬＬ回
   路。
3. 【請求項３】 前記第２の信号が前記第１の信号に対し
   て９０°位相が遅れていることを特徴とする請求項２記
   載のＰＬＬ回路。
4. 【請求項４】 前記第３の信号が前記第１の信号に対し
   て０°を超え、９０°未満の範囲内で位相が遅れている
   ことを特徴とする請求項３記載のＰＬＬ回路。
5. 【請求項５】 前記第３の信号が前記第１の信号に対し
   て４５°位相が遅れていることを特徴とする請求項４記
   載のＰＬＬ回路。
6. 【請求項６】 前記周波数検出回路は、前記第１，第２
   の信号を前記入力信号に同期してその周期ごとに取り込
   むとともに、その取り込んだ信号と１周期前に取り込ん
   だ信号とを論理演算してその演算結果に基づいて前記発
   振器の発振周波数信号の周波数を上げる第１の周波数制
   御信号または周波数を下げる第２の周波数制御信号を出
   力することを特徴とする請求項１記載のＰＬＬ回路。
7. 【請求項７】 前記周波数検出回路は、前記入力信号に
   同期してその周期ごとに前記第１の信号を取り込む第１
   のサンプリング回路と、前記入力信号に同期してその周
   期ごとに前記第２の信号を取り込む第２のサンプリング
   回路と、前記第１，第２のサンプリング回路で取り込ま
   れた信号を保持し、その保持した信号と前記第１，第２
   のサンプリング回路で次に取り込まれる信号とを論理演
   算してその演算結果に基づいて前記第１の周波数制御信
   号または前記第２の周波数制御信号を発生する制御ロジ
   ック回路とからなることを特徴とする請求項６記載のＰ
   ＬＬ回路。
8. 【請求項８】 前記制御ロジック回路は、前記第１，第
   ２のサンプリング回路の各出力信号を論理演算する第１
   の論理演算回路と、前記第１の論理演算回路の出力信号
   を格納する第１の格納回路と、前記第１，第２のサンプ
   リング回路の各出力信号と前記第１の格納回路の格納信
   号とを論理演算する第２の論理演算回路と、前記第１，
   第２のサンプリング回路の各出力信号を論理処理した信
   号と前記第１の格納回路の格納信号とを論理演算する第
   ３の論理演算回路と、前記第２の論理演算回路の出力信
   号を格納する第２の格納手段と、前記第３の論理演算回
   路の出力信号を格納する第３の格納手段とを有すること
   を特徴とする請求項７記載のＰＬＬ回路。
9. 【請求項９】 前記第１，第２のサンプリング回路は、
   前記入力信号の立ち上がりまたは立ち下がりのタイミン
   グで前記第１，第２の信号をそれぞれサンプリングする
   ことを特徴とする請求項７記載のＰＬＬ回路。
10. 【請求項１０】 前記第１，第２のサンプリング回路
    は、フリップフロップによって構成されていることを特
    徴とする請求項７記載のＰＬＬ回路。
11. 【請求項１１】 前記フリップフロップがＤ型フリップ
    フロップであることを特徴とする請求項１０記載のＰＬ
    Ｌ回路。
12. 【請求項１２】 前記Ｄ型フリップフロップは、そのク
    ロック入力の立ち上がりタイミングで前記第１，第２の
    信号を取り込むことを特徴とする請求項１１記載のＰＬ
    Ｌ回路。
13. 【請求項１３】 前記第１，第２および第３の論理演算
    回路は、ＯＲ回路によって構成されていることを特徴と
    する請求項８記載のＰＬＬ回路。
14. 【請求項１４】 前記第１，第２および第３の格納回路
    は、フリップフロップによって構成されていることを特
    徴とする請求項８記載のＰＬＬ回路。
15. 【請求項１５】 前記フリップフロップがＤ型フリップ
    フロップであることを特徴とする請求項１４記載のＰＬ
    Ｌ回路。
16. 【請求項１６】 光信号を受光し、この光信号を電気信
    号に変換して出力する受光手段と、前記受光手段の出力
    信号に同期したクロック信号を生成するＰＬＬ回路と、
    前記ＰＬＬ回路で生成されたクロック信号に基づいて前
    記受光手段の出力信号に対してリタイミング処理を行う
    リタイミング回路とを具備する光通信受信装置であっ
    て、 前記ＰＬＬ回路は、 発振周波数が可変な発振器と、 前記発振器の発振周波数信号に基づいて、この発振周波
    数信号と同相の第１の信号、この第１の信号に対して所
    定の位相差を持つ第２の信号および前記第１の信号に対
    してこの第１の信号と前記第２の信号との間の位相差よ
    りも小さい位相差を持つ第３の信号を発生する信号発生
    回路と、 前記信号発生回路で発生される前記第３の信号と入力信
    号との位相を比較し、その比較結果に基づいて前記発振
    器の発振周波数信号の位相を進める第１の位相制御信号
    または位相を遅らせる第２の位相制御信号を出力する位
    相検出回路と、 前記信号発生回路で発生される前記第１，第２の信号を
    前記入力信号に同期して取り込み、その取り込んだ信号
    に基づいて前記発振器の発振周波数信号の周波数を上げ
    る第１の周波数制御信号または周波数を下げる第２の周
    波数制御信号を出力する周波数検出回路とを有すること
    を特徴とする光通信受信装置。
17. 【請求項１７】 前記第１，第２，第３の信号がクロッ
    ク信号であることを特徴とする請求項１６記載の光通信
    受信装置。
18. 【請求項１８】 前記第２の信号が前記第１の信号に対
    して９０°位相が遅れていることを特徴とする請求項１
    ７記載の光通信受信装置。
19. 【請求項１９】 前記第３の信号が前記第１の信号に対
    して０°を超え、９０°未満の範囲内で位相が遅れてい
    ることを特徴とする請求項１８記載の光通信受信装置。
20. 【請求項２０】 前記第３の信号が前記第１の信号に対
    して４５°位相が遅れていることを特徴とする請求項１
    ９記載の光通信受信装置。
21. 【請求項２１】 前記周波数検出回路は、前記第１，第
    ２の信号を前記入力信号に同期してその周期ごとに取り
    込むとともに、その取り込んだ信号と１周期前に取り込
    んだ信号とを論理演算してその演算結果に基づいて前記
    発振器の発振周波数信号の周波数を上げる第１の周波数
    制御信号または周波数を下げる第２の周波数制御信号を
    出力することを特徴とする請求項１６記載の光通信受信
    装置。
22. 【請求項２２】 前記周波数検出回路は、前記入力信号
    に同期してその周期ごとに前記第１の信号を取り込む第
    １のサンプリング回路と、前記入力信号に同期してその
    周期ごとに前記第２の信号を取り込む第２のサンプリン
    グ回路と、前記第１，第２のサンプリング回路で取り込
    まれた信号を保持し、その保持した信号と前記第１，第
    ２のサンプリング回路で次に取り込まれる信号とを論理
    演算してその演算結果に基づいて前記第１の周波数制御
    信号または前記第２の周波数制御信号を発生する制御ロ
    ジック回路とからなることを特徴とする請求項２１記載
    の光通信受信装置。
23. 【請求項２３】 前記制御ロジック回路は、前記第１，
    第２のサンプリング回路の各出力信号を論理演算する第
    １の論理演算回路と、前記第１の論理演算回路の出力信
    号を格納する第１の格納回路と、前記第１，第２のサン
    プリング回路の各出力信号と前記第１の格納回路の格納
    信号とを論理演算する第２の論理演算回路と、前記第
    １，第２のサンプリング回路の各出力信号を論理処理し
    た信号と前記第１の格納回路の格納信号とを論理演算す
    る第３の論理演算回路と、前記第２の論理演算回路の出
    力信号を格納する第２の格納手段と、前記第３の論理演
    算回路の出力信号を格納する第３の格納手段とを有する
    ことを特徴とする請求項２２記載の光通信受信装置。
24. 【請求項２４】 前記第１，第２のサンプリング回路
    は、前記入力信号の立ち上がりまたは立ち下がりのタイ
    ミングで前記第１，第２の信号をそれぞれサンプリング
    することを特徴とする請求項２２記載の光通信受信装
    置。