JP3327249B2 - Ｐｌｌ回路 - Google Patents
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ化に適したデ
ジタル方式の高速動作に適した位相同期ループ（ＰＬ
Ｌ）回路に関する。
ジタル方式の高速動作に適した位相同期ループ（ＰＬ
Ｌ）回路に関する。
【０００２】
【従来の技術】従来、位相同期ループ（ＰＬＬ）回路を
用いたクロックリカバリ回路は、データ通信のなかにお
いて装置の小型化に結びつく重要な技術であり、さまざ
まな種類のＰＬＬに関して報告がある。
用いたクロックリカバリ回路は、データ通信のなかにお
いて装置の小型化に結びつく重要な技術であり、さまざ
まな種類のＰＬＬに関して報告がある。
【０００３】その中で、Ｄ−Ｔｙｐｅフリップフロップ
回路を位相比較器に適用して高速化に適したＰＬＬ回路
の報告がある。このような回路の一例が論文”A Monoli
thic2.3-Gb/s 100-mV Clock and Data Recovery Circui
t in Silicon Bipolar Technology” IEEE Journal of
Solid-State Circuit. VOL. 28, NO. 12, pp. 1310-131
3, Dec. 1993. に記載されている。
回路を位相比較器に適用して高速化に適したＰＬＬ回路
の報告がある。このような回路の一例が論文”A Monoli
thic2.3-Gb/s 100-mV Clock and Data Recovery Circui
t in Silicon Bipolar Technology” IEEE Journal of
Solid-State Circuit. VOL. 28, NO. 12, pp. 1310-131
3, Dec. 1993. に記載されている。
【０００４】図７は従来のＰＬＬ回路を示す図である。
本従来例は位相比較器５０、フィルタ５１、ＶＣＯ５
２、識別器５３から構成される。さらに、位相比較器５
０は、第１のＤＦＦ５４及び第２のＤＦＦ５５から構成
される。
本従来例は位相比較器５０、フィルタ５１、ＶＣＯ５
２、識別器５３から構成される。さらに、位相比較器５
０は、第１のＤＦＦ５４及び第２のＤＦＦ５５から構成
される。
【０００５】本従来例の動作を説明する。まず、ＶＣＯ
５２からのクロック信号は、位相比較器５０内の第１と
第２のＤＦＦ５４，５５からのデータ入力信号によって
サンプリングされる。この時、第１のＤＦＦ５４では、
データ入力信号の立ち上がり時にクロック信号をサンプ
リングし、第２のＤＦＦ５５では、データ入力信号の立
下り時にクロック信号をサンプリングするため、クロッ
ク信号は、第１と第２のＤＦＦ５４，５５に交互にサン
プリングされることになる。
５２からのクロック信号は、位相比較器５０内の第１と
第２のＤＦＦ５４，５５からのデータ入力信号によって
サンプリングされる。この時、第１のＤＦＦ５４では、
データ入力信号の立ち上がり時にクロック信号をサンプ
リングし、第２のＤＦＦ５５では、データ入力信号の立
下り時にクロック信号をサンプリングするため、クロッ
ク信号は、第１と第２のＤＦＦ５４，５５に交互にサン
プリングされることになる。
【０００６】ここで、第１もしくは第２のＤＦＦ５４，
５５による、サンプリングデータ入力信号の論理が’
０’で、次にサンプリングされたデータが’１’の場
合、データ入力信号に対してクロック信号の位相が遅い
と判断し、ＶＣＯ５２の位相を進ませる方向、すなわち
ＶＣＯ５２の発振周波数を上げる方向に制御する。逆
に、サンプリングデータ入力信号が’１’から’０’に
変化した場合、データ入力信号に対してクロック信号の
位相が進んでいると判断し、ＶＣＯ５２の位相を遅くす
る方向、すなわちＶＣＯ５２の発振周波数を下げる方向
に制御する。この様な過程を経ることにより、データ入
力信号の変化点とクロック信号の立下りが重なるよう
に、データ入力信号とＶＣＯ５２のクロック信号が同期
する。
５５による、サンプリングデータ入力信号の論理が’
０’で、次にサンプリングされたデータが’１’の場
合、データ入力信号に対してクロック信号の位相が遅い
と判断し、ＶＣＯ５２の位相を進ませる方向、すなわち
ＶＣＯ５２の発振周波数を上げる方向に制御する。逆
に、サンプリングデータ入力信号が’１’から’０’に
変化した場合、データ入力信号に対してクロック信号の
位相が進んでいると判断し、ＶＣＯ５２の位相を遅くす
る方向、すなわちＶＣＯ５２の発振周波数を下げる方向
に制御する。この様な過程を経ることにより、データ入
力信号の変化点とクロック信号の立下りが重なるよう
に、データ入力信号とＶＣＯ５２のクロック信号が同期
する。
【０００７】そのクロック信号を用いて、識別器５３に
よりデータ入力信号を識別再生することでデータ出力が
得られる。本発明では、最も高速動作が要求される位相
比較器５０がディジタル回路で構成されているために、
アナログ回路を用いた位相比較器より高速動作に適して
おり、Ｓｉバイポーラの半導体集積回路技術を用いてギ
ガビット動作のＰＬＬが実現されている。
よりデータ入力信号を識別再生することでデータ出力が
得られる。本発明では、最も高速動作が要求される位相
比較器５０がディジタル回路で構成されているために、
アナログ回路を用いた位相比較器より高速動作に適して
おり、Ｓｉバイポーラの半導体集積回路技術を用いてギ
ガビット動作のＰＬＬが実現されている。
【０００８】
【発明が解決しようとする課題】従来例の技術では、位
相比較器がディジタル回路で構成されているために高速
動作に適しているが、それでも、最低限、位相比較器内
のＤＦＦが、入力データのビットレートと等しいクロッ
クで動作する必要がある。そのため、低消費電力化が期
待されるが、動作速度がバイポーラデバイスに比べて遅
いＣＭＯＳを用いた場合、どうしても、ギガビット動作
のディジタル回路が困難なために、従来の手法によるギ
ガビット動作のＰＬＬを実現することが難しい。
相比較器がディジタル回路で構成されているために高速
動作に適しているが、それでも、最低限、位相比較器内
のＤＦＦが、入力データのビットレートと等しいクロッ
クで動作する必要がある。そのため、低消費電力化が期
待されるが、動作速度がバイポーラデバイスに比べて遅
いＣＭＯＳを用いた場合、どうしても、ギガビット動作
のディジタル回路が困難なために、従来の手法によるギ
ガビット動作のＰＬＬを実現することが難しい。
【０００９】［発明の目的］本発明の主な目的は、ＮＲ
Ｚ入力信号に対し、ＣＭＯＳに適し、かつ高速動作に適
したＰＬＬ回路を提供するものである。
Ｚ入力信号に対し、ＣＭＯＳに適し、かつ高速動作に適
したＰＬＬ回路を提供するものである。
【００１０】
【課題を解決するための手段】本発明では、入力データ
とＶＣＯから発生される入力データのビットレートに対
して１／２の周波数を持つ第１のクロックと、前記第１
のクロックと９０度の位相差を持つ第２のクロック信号
を用いて、入力データと前記第１のクロックとの位相差
を検出し、位相の進み遅れの信号を出力し、さらに、入
力データを１：２に分離することが出来る位相比較器
と、前記位相比較器の出力を用いて前記ＶＣＯの制御電
圧を発生させるフィルタと、前記フィルタの出力信号を
前記ＶＣＯに帰還する構成を特徴とする。
とＶＣＯから発生される入力データのビットレートに対
して１／２の周波数を持つ第１のクロックと、前記第１
のクロックと９０度の位相差を持つ第２のクロック信号
を用いて、入力データと前記第１のクロックとの位相差
を検出し、位相の進み遅れの信号を出力し、さらに、入
力データを１：２に分離することが出来る位相比較器
と、前記位相比較器の出力を用いて前記ＶＣＯの制御電
圧を発生させるフィルタと、前記フィルタの出力信号を
前記ＶＣＯに帰還する構成を特徴とする。
【００１１】前記位相比較器は、データサンプリング回
路と位相判定回路から構成され、前記データサンプリン
グ回路は第１と第２の識別器及び第１と第２のＤＦＦか
ら構成され、前記第１と第２の識別器のデータ入力端子
には、ＰＬＬへの入力データが入力され、前記第１の識
別器のクロック入力端子には、前記第１のクロックの論
理が反転されたものが入力され、前記第２のクロック入
力端子には、前記第１のクロックが入力され、前記第１
と第２のＤＦＦのデータ入力端子には、ＰＬＬへの入力
データが入力され、前記第１のＤＦＦのクロック入力端
子には前記第２のクロックが入力され、前記第２のＤＦ
Ｆのクロック入力端子には、前記第２のクロックの論理
が反転されたものが入力される。さらに、前記第１と第
２の識別器の出力を分離データとして出力する。
路と位相判定回路から構成され、前記データサンプリン
グ回路は第１と第２の識別器及び第１と第２のＤＦＦか
ら構成され、前記第１と第２の識別器のデータ入力端子
には、ＰＬＬへの入力データが入力され、前記第１の識
別器のクロック入力端子には、前記第１のクロックの論
理が反転されたものが入力され、前記第２のクロック入
力端子には、前記第１のクロックが入力され、前記第１
と第２のＤＦＦのデータ入力端子には、ＰＬＬへの入力
データが入力され、前記第１のＤＦＦのクロック入力端
子には前記第２のクロックが入力され、前記第２のＤＦ
Ｆのクロック入力端子には、前記第２のクロックの論理
が反転されたものが入力される。さらに、前記第１と第
２の識別器の出力を分離データとして出力する。
【００１２】また、前記位相判定回路は３つの入力端子
を持つ第１から第４のＡＮＤ回路と２つの入力端子を持
つ第１と第２のＯＲ回路から構成され、前記第１と第２
のＡＮＤ回路の２つの入力端子には前記第１の識別器の
論理反転出力と前記第２の識別器の出力が接続され、前
記第１のＡＮＤ回路の残りの入力端子には前記第１のＤ
ＦＦの出力が接続され、前記第２のＡＮＤ回路の残りの
入力端子には前記第１のＤＦＦの論理反転出力が接続さ
れ、前記第３と第４のＡＮＤ回路の２つの入力端子に
は、前記第１の識別器の出力と前記第２の識別器の論理
反転出力が接続され、前記第３のＡＮＤ回路の残りの入
力端子には前記第２のＤＦＦの出力が接続され、前記第
４のＡＮＤ回路の残りの入力端子には前記第２のＤＦＦ
の論理反転出力が接続され、前記第１のＯＲ回路の入力
端子には前記第１と第３のＡＮＤ回路の出力が接続さ
れ、前記第２のＯＲ回路の入力端子には前記第２と第４
のＡＮＤ回路の出力が接続され、前記第１のＯＲ回路の
出力がＵＰ信号として出力され、前記第２のＯＲ回路の
出力がＤＯＷＮ信号として出力されることを特徴とす
る。
を持つ第１から第４のＡＮＤ回路と２つの入力端子を持
つ第１と第２のＯＲ回路から構成され、前記第１と第２
のＡＮＤ回路の２つの入力端子には前記第１の識別器の
論理反転出力と前記第２の識別器の出力が接続され、前
記第１のＡＮＤ回路の残りの入力端子には前記第１のＤ
ＦＦの出力が接続され、前記第２のＡＮＤ回路の残りの
入力端子には前記第１のＤＦＦの論理反転出力が接続さ
れ、前記第３と第４のＡＮＤ回路の２つの入力端子に
は、前記第１の識別器の出力と前記第２の識別器の論理
反転出力が接続され、前記第３のＡＮＤ回路の残りの入
力端子には前記第２のＤＦＦの出力が接続され、前記第
４のＡＮＤ回路の残りの入力端子には前記第２のＤＦＦ
の論理反転出力が接続され、前記第１のＯＲ回路の入力
端子には前記第１と第３のＡＮＤ回路の出力が接続さ
れ、前記第２のＯＲ回路の入力端子には前記第２と第４
のＡＮＤ回路の出力が接続され、前記第１のＯＲ回路の
出力がＵＰ信号として出力され、前記第２のＯＲ回路の
出力がＤＯＷＮ信号として出力されることを特徴とす
る。
【００１３】さらに、前記位相比較器は前期サンプリン
グ回路と前記位相判定回路及び第３と第４のＤＦＦから
構成され、前記位相判定回路の前記第１のＯＲ回路の出
力が前記第３のＤＦＦのデータ入力端子に接続され、前
記第２のＯＲ回路の出力が前記第４のＤＦＦのデータ入
力端子に接続され、前記第２のクロックが前記第３と第
４のＤＦＦのクロック入力端子に接続され、前記第３の
ＤＦＦの出力がＵＰ信号として出力され、前記第４のＤ
ＦＦの出力がＤＯＷＮ信号として出力されることを特徴
とする。
グ回路と前記位相判定回路及び第３と第４のＤＦＦから
構成され、前記位相判定回路の前記第１のＯＲ回路の出
力が前記第３のＤＦＦのデータ入力端子に接続され、前
記第２のＯＲ回路の出力が前記第４のＤＦＦのデータ入
力端子に接続され、前記第２のクロックが前記第３と第
４のＤＦＦのクロック入力端子に接続され、前記第３の
ＤＦＦの出力がＵＰ信号として出力され、前記第４のＤ
ＦＦの出力がＤＯＷＮ信号として出力されることを特徴
とする。
【００１４】さらに、前記サンプリング回路の前記第１
と第２の識別器がＤＦＦから構成されることを特徴とす
る。
と第２の識別器がＤＦＦから構成されることを特徴とす
る。
【００１５】さらに、前記サンプリング回路の前記第１
と第２の識別器はそれぞれ、第１から第３のラッチ回路
から構成され、前記第１のラッチ回路のデータ入力端子
にはデータが入力され、前記第２のラッチ回路のデータ
入力端子には前記第１のラッチ回路の出力が接続され、
前記第３のラッチ回路のデータ入力端子には前記第２の
ラッチ回路の出力が接続され、前記第１と第３のラッチ
回路のクロック入力端子にはクロックが入力され、前記
第２のラッチ回路のクロック入力端子には論理反転され
たクロックが入力され、前記第２のラッチ回路の出力端
子から前記識別器の出力が出力され、前記第３のラッチ
回路の出力から前記識別器の論理反転出力が出力される
ことを特徴とする。
と第２の識別器はそれぞれ、第１から第３のラッチ回路
から構成され、前記第１のラッチ回路のデータ入力端子
にはデータが入力され、前記第２のラッチ回路のデータ
入力端子には前記第１のラッチ回路の出力が接続され、
前記第３のラッチ回路のデータ入力端子には前記第２の
ラッチ回路の出力が接続され、前記第１と第３のラッチ
回路のクロック入力端子にはクロックが入力され、前記
第２のラッチ回路のクロック入力端子には論理反転され
たクロックが入力され、前記第２のラッチ回路の出力端
子から前記識別器の出力が出力され、前記第３のラッチ
回路の出力から前記識別器の論理反転出力が出力される
ことを特徴とする。
【００１６】［作用］本発明では、入力データのビット
レートの１／２クロックを用いて、入力データに同期し
たクロックを発生させ、同時にデータの分離を行う。そ
の際、データ分離に使う一つのクロック信号、ＣＬＫ０
のみでは、クロックの位相が入力データに対して進んで
いるか遅れているかの判断がつかないために、９０度位
相が違う補助クロック信号ＣＬＫ９０も用いて、計２つ
のクロックを使って位相比較を行う。
レートの１／２クロックを用いて、入力データに同期し
たクロックを発生させ、同時にデータの分離を行う。そ
の際、データ分離に使う一つのクロック信号、ＣＬＫ０
のみでは、クロックの位相が入力データに対して進んで
いるか遅れているかの判断がつかないために、９０度位
相が違う補助クロック信号ＣＬＫ９０も用いて、計２つ
のクロックを使って位相比較を行う。
【００１７】本発明の位相比較器では、入力データをＣ
ＬＫ０とＣＬＫ９０のそれぞれの両エッジ、計４点でサ
ンプリングする。位相比較は、その内、ＣＬＫ０の両エ
ッジ及びＣＬＫ９０の片方のエッジ計３点を用いて行
う。その際、ＣＬＫ９０のサンプリング点はＣＬＫ０の
両エッジに挟まれた方のＣＬＫ９０のエッジによるサン
プリング点を用いる。ここで、サンプリングする時間の
早い方から１，２，３と番号を付ける。サンプリング信
号１及び３はＣＬＫ０でサンプリングされた時の出力信
号、サンプリング信号２はＣＬＫ９０でサンプリングさ
れた時の出力信号となる。
ＬＫ０とＣＬＫ９０のそれぞれの両エッジ、計４点でサ
ンプリングする。位相比較は、その内、ＣＬＫ０の両エ
ッジ及びＣＬＫ９０の片方のエッジ計３点を用いて行
う。その際、ＣＬＫ９０のサンプリング点はＣＬＫ０の
両エッジに挟まれた方のＣＬＫ９０のエッジによるサン
プリング点を用いる。ここで、サンプリングする時間の
早い方から１，２，３と番号を付ける。サンプリング信
号１及び３はＣＬＫ０でサンプリングされた時の出力信
号、サンプリング信号２はＣＬＫ９０でサンプリングさ
れた時の出力信号となる。
【００１８】次に、位相の進み遅れ判断を以下の論理で
行い、位相比較器からＵＰ、ＤＯＷＮ信号を出力させ
る。サンプリング信号１及びサンプリング信号３のレベ
ルが異なっており、尚かつ、サンプリング信号２のレベ
ルがサンプリング信号１のレベルと同じであれば位相が
進んでいると判断し、ＤＯＷＮ信号を発生させる。逆に
サンプリング信号２のレベルがサンプリング信号３のレ
ベルと同じであれば、位相が遅れていると判断し、ＵＰ
信号を発生させる。
行い、位相比較器からＵＰ、ＤＯＷＮ信号を出力させ
る。サンプリング信号１及びサンプリング信号３のレベ
ルが異なっており、尚かつ、サンプリング信号２のレベ
ルがサンプリング信号１のレベルと同じであれば位相が
進んでいると判断し、ＤＯＷＮ信号を発生させる。逆に
サンプリング信号２のレベルがサンプリング信号３のレ
ベルと同じであれば、位相が遅れていると判断し、ＵＰ
信号を発生させる。
【００１９】本発明では、サンプリング信号１とサンプ
リング信号３が異なっていることを検出し、ＣＬＫ９０
の両エッジでサンプリングされた２つのサンプリングデ
ータで、サンプリング信号１とサンプリング信号３に挟
まれている方を選んで位相比較を行う。位相比較信号は
フィルタを用いて、ＶＣＯに帰還される。ここで、クロ
ックの周波数は、入力データのビットレートに対して半
分で良いため、ＰＬＬを構成する回路の動作速度に余裕
がでる。そのため、高速信号に適応しやすい。また、サ
ンプリング信号１と２をそのまま、入力データの分離デ
ータとして用いることにより、その分データ分離回路が
不必要になり、回路の小型化に結びつく。
リング信号３が異なっていることを検出し、ＣＬＫ９０
の両エッジでサンプリングされた２つのサンプリングデ
ータで、サンプリング信号１とサンプリング信号３に挟
まれている方を選んで位相比較を行う。位相比較信号は
フィルタを用いて、ＶＣＯに帰還される。ここで、クロ
ックの周波数は、入力データのビットレートに対して半
分で良いため、ＰＬＬを構成する回路の動作速度に余裕
がでる。そのため、高速信号に適応しやすい。また、サ
ンプリング信号１と２をそのまま、入力データの分離デ
ータとして用いることにより、その分データ分離回路が
不必要になり、回路の小型化に結びつく。
【００２０】
【発明の実施の形態】次に、本発明の実施形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００２１】［第１の実施形態］図１は本発明の第１の
実施形態を示すブロック図である。
実施形態を示すブロック図である。
【００２２】図１において、ＮＲＺ形式の入力データ及
び入力信号のビットレートの１／２の周波数を持つクロ
ックを発生させるＶＣＯ３からのクロック信号ＣＬＫ０
とそのπ／２位相ズレのクロック信号ＣＬＫ９０とは位
相比較器１に入力される。
び入力信号のビットレートの１／２の周波数を持つクロ
ックを発生させるＶＣＯ３からのクロック信号ＣＬＫ０
とそのπ／２位相ズレのクロック信号ＣＬＫ９０とは位
相比較器１に入力される。
【００２３】位相比較器１は、入力データとクロックと
の位相比較を行い、入力データに対してクロックの位相
が遅れていればＵＰ信号を出力し、逆にクロックの位相
が進んでいればＤＯＷＮ信号を出力する。
の位相比較を行い、入力データに対してクロックの位相
が遅れていればＵＰ信号を出力し、逆にクロックの位相
が進んでいればＤＯＷＮ信号を出力する。
【００２４】フィルタ２は、位相比較器１のＵＰ／ＤＯ
ＷＮ信号の出力信号を入力し、ＶＣＯ３の制御電圧を出
力する。ここで、ＵＰ信号が入力されれば、ＶＣＯ３の
発振周波数を上げる方向に制御電圧を変化させ、ＤＯＷ
Ｎ信号が入力されればＶＣＯ３の発振周波数を下げる方
向に制御電圧を変化させる。
ＷＮ信号の出力信号を入力し、ＶＣＯ３の制御電圧を出
力する。ここで、ＵＰ信号が入力されれば、ＶＣＯ３の
発振周波数を上げる方向に制御電圧を変化させ、ＤＯＷ
Ｎ信号が入力されればＶＣＯ３の発振周波数を下げる方
向に制御電圧を変化させる。
【００２５】ＶＣＯ３はフィルタ２からの制御電圧によ
り発振周波数を変化し、ＣＬＫ０とそれより９０度位相
が進んでいるＣＬＫ９０を出力する。
り発振周波数を変化し、ＣＬＫ０とそれより９０度位相
が進んでいるＣＬＫ９０を出力する。
【００２６】次に、位相比較器１の構成について詳細に
説明する。図２は本発明の位相比較器１の構成を示した
図である。図２において、位相比較器１は大きく分け
て、サンプリング回路１０とアップダウン信号出力回路
１１から構成される。さらに、サンプリング回路１０
は、第１と第２の識別器１２，１３と第１と第２のＤ−
ｔｙｐｅフリップフロップ（ＤＦＦ）１４，１５から構
成される。
説明する。図２は本発明の位相比較器１の構成を示した
図である。図２において、位相比較器１は大きく分け
て、サンプリング回路１０とアップダウン信号出力回路
１１から構成される。さらに、サンプリング回路１０
は、第１と第２の識別器１２，１３と第１と第２のＤ−
ｔｙｐｅフリップフロップ（ＤＦＦ）１４，１５から構
成される。
【００２７】ここで、第１の実施形態では、第１と第２
の識別器１２，１３は第１と第２のＤＦＦ１４，１５と
同一のＤ−ｔｙｐｅフリップフロップの構成とする。入
力データは第１と第２の識別器１２，１３及び第１と第
２のＤＦＦ１４，１５のデータ入力端子（Ｄ）に入力さ
れる。また、ＣＬＫ０は第１と第２の識別器１２，１３
のクロック入力端子（Ｃ）に入力される。その際、第１
の識別器１２ではクロックの立ち下がり時に入力データ
のサンプリングを行い、第２の識別器１３ではクロック
の立ち上がり時に入力データのサンプリングを行う。Ｃ
ＬＫ９０は第１と第２のＤＦＦ１４，１５のクロック入
力端子（Ｃ）に入力される。その際、第１のＤＦＦ１４
ではクロックの立ち上がり時に入力データのサンプリン
グを行い、第２のＤＦＦ１５ではクロックの立ち下がり
時に入力データのサンプリングを行う。また、第１と第
２の識別器１２，１３の出力を分離データ出力とし、デ
ータ１、データ２として出力する。
の識別器１２，１３は第１と第２のＤＦＦ１４，１５と
同一のＤ−ｔｙｐｅフリップフロップの構成とする。入
力データは第１と第２の識別器１２，１３及び第１と第
２のＤＦＦ１４，１５のデータ入力端子（Ｄ）に入力さ
れる。また、ＣＬＫ０は第１と第２の識別器１２，１３
のクロック入力端子（Ｃ）に入力される。その際、第１
の識別器１２ではクロックの立ち下がり時に入力データ
のサンプリングを行い、第２の識別器１３ではクロック
の立ち上がり時に入力データのサンプリングを行う。Ｃ
ＬＫ９０は第１と第２のＤＦＦ１４，１５のクロック入
力端子（Ｃ）に入力される。その際、第１のＤＦＦ１４
ではクロックの立ち上がり時に入力データのサンプリン
グを行い、第２のＤＦＦ１５ではクロックの立ち下がり
時に入力データのサンプリングを行う。また、第１と第
２の識別器１２，１３の出力を分離データ出力とし、デ
ータ１、データ２として出力する。
【００２８】アップダウン信号出力回路１１は第１から
第４のＡＮＤ回路１６〜１９及び第１と第２のＯＲ回路
２０，２１から構成される。第１の識別器１２の出力
（Ｑ）は第３と第４のＡＮＤ回路１８，１９に入力され
る。また、第１の識別器１２の論理反転出力（ＱＢ）は
第１と第２のＡＮＤ回路１６，１７に入力される。第２
の識別器１３の出力（Ｑ）は第１及び第２のＡＮＤ回路
１６，１７に入力される。また、第２の識別器１３の論
理反転出力（ＱＢ）は第３と第４のＡＮＤ回路１８，１
９に入力される。
第４のＡＮＤ回路１６〜１９及び第１と第２のＯＲ回路
２０，２１から構成される。第１の識別器１２の出力
（Ｑ）は第３と第４のＡＮＤ回路１８，１９に入力され
る。また、第１の識別器１２の論理反転出力（ＱＢ）は
第１と第２のＡＮＤ回路１６，１７に入力される。第２
の識別器１３の出力（Ｑ）は第１及び第２のＡＮＤ回路
１６，１７に入力される。また、第２の識別器１３の論
理反転出力（ＱＢ）は第３と第４のＡＮＤ回路１８，１
９に入力される。
【００２９】また、第１のＤＦＦ１４の出力（Ｑ）は第
１のＡＮＤ回路１６に入力される。また、第１のＤＦＦ
１４の論理反転出力（ＱＢ）は第２のＡＮＤ回路１７に
入力される。第２のＤＦＦ１５の出力（Ｑ）は第３のＡ
ＮＤ回路１８に入力される。また、第２のＤＦＦ１５の
論理反転出力（ＱＢ）は第４のＡＮＤ回路１９に入力さ
れる。
１のＡＮＤ回路１６に入力される。また、第１のＤＦＦ
１４の論理反転出力（ＱＢ）は第２のＡＮＤ回路１７に
入力される。第２のＤＦＦ１５の出力（Ｑ）は第３のＡ
ＮＤ回路１８に入力される。また、第２のＤＦＦ１５の
論理反転出力（ＱＢ）は第４のＡＮＤ回路１９に入力さ
れる。
【００３０】次に、第１のＡＮＤ回路１６と第３のＡＮ
Ｄ回路１８の出力は第１のＯＲ回路２０に入力される。
また、第２のＡＮＤ回路１７と第４のＡＮＤ回路１９の
出力は第２のＯＲ回路２１に入力される。第１のＯＲ回
路２０の出力はＵＰ信号出力端子に接続され、第２のＯ
Ｒ回路２１の出力はＤＯＷＮ信号出力端子に接続され
る。
Ｄ回路１８の出力は第１のＯＲ回路２０に入力される。
また、第２のＡＮＤ回路１７と第４のＡＮＤ回路１９の
出力は第２のＯＲ回路２１に入力される。第１のＯＲ回
路２０の出力はＵＰ信号出力端子に接続され、第２のＯ
Ｒ回路２１の出力はＤＯＷＮ信号出力端子に接続され
る。
【００３１】次に、本発明の第１の位相比較器１の動作
について図を用いて説明する。図３は第１の位相比較器
１の各部の動作波形を示した図である。図３（ａ）は入
力データに対してクロックの位相が遅れている場合を示
し、図３（ｂ）は入力データに対してクロックの位相が
進んでいる場合を示している。ここで、識別器１出力に
は、ＣＬＫ０の立ち下がり時にサンプルされたデータが
出力され、識別器２出力にはＣＬＫ０の立ち上がり時に
サンプルされたデータが出力されている。ＤＦＦ１出力
にはＣＬＫ９０の立ち上がり時にサンプルされたデータ
が出力され、ＤＦＦ２出力にはＣＬＫ９０の立ち下がり
時にサンプルされたデータが出力されている。また、こ
れらの出力データはクロックの一周期の間保持される。
について図を用いて説明する。図３は第１の位相比較器
１の各部の動作波形を示した図である。図３（ａ）は入
力データに対してクロックの位相が遅れている場合を示
し、図３（ｂ）は入力データに対してクロックの位相が
進んでいる場合を示している。ここで、識別器１出力に
は、ＣＬＫ０の立ち下がり時にサンプルされたデータが
出力され、識別器２出力にはＣＬＫ０の立ち上がり時に
サンプルされたデータが出力されている。ＤＦＦ１出力
にはＣＬＫ９０の立ち上がり時にサンプルされたデータ
が出力され、ＤＦＦ２出力にはＣＬＫ９０の立ち下がり
時にサンプルされたデータが出力されている。また、こ
れらの出力データはクロックの一周期の間保持される。
【００３２】ここで、図３（ａ）について考えると、最
初に入力データが’０’から’１’に変わった時点から
少し時間が経った時点ｔ１で、識別器１の出力が’１’
に変化する。そうすると、識別器１と識別器２の出力が
異なり、また、その時のＤＦＦ１及びＤＦＦ２の出力か
ら、ＡＮＤ３の出力が’１’になるため、ＵＰ信号が’
１’となる。
初に入力データが’０’から’１’に変わった時点から
少し時間が経った時点ｔ１で、識別器１の出力が’１’
に変化する。そうすると、識別器１と識別器２の出力が
異なり、また、その時のＤＦＦ１及びＤＦＦ２の出力か
ら、ＡＮＤ３の出力が’１’になるため、ＵＰ信号が’
１’となる。
【００３３】次に２番目に入力データが’０’から’
１’に変わった時点ｔ２に着目すると、識別器２の出力
が’１’になり、ＡＮＤ１の出力が’１’になって、最
初の場合と同様にＵＰ信号が’１’になる。ここで、Ｄ
ＯＷＮ信号にもパルスが生じているが、これは、識別器
１と識別器２のデータを保持している期間がクロックの
半周器ずれていることから生じる。しかし、このパルス
が生じても位相比較器１のゲインが見かけ上少し減少す
るに留まり、クロックがデータに同期する動作には影響
ない。
１’に変わった時点ｔ２に着目すると、識別器２の出力
が’１’になり、ＡＮＤ１の出力が’１’になって、最
初の場合と同様にＵＰ信号が’１’になる。ここで、Ｄ
ＯＷＮ信号にもパルスが生じているが、これは、識別器
１と識別器２のデータを保持している期間がクロックの
半周器ずれていることから生じる。しかし、このパルス
が生じても位相比較器１のゲインが見かけ上少し減少す
るに留まり、クロックがデータに同期する動作には影響
ない。
【００３４】図３（ｂ）の場合も同様で、入力データ
が’０’から’１’に変化すると、時点ｔ３，ｔ４で識
別器１または識別器２の出力が変化し、その時のＤＦＦ
１及びＤＦＦ２の出力からＡＮＤ２またはＡＮＤ４の出
力が’１’になることで、ＤＯＷＮ信号が’１’にな
る。以上の動作により、データとクロックの位相比較が
行われ、その信号をフィルタ２を通し、ＶＣＯ３に帰還
することで、同期が行われる。
が’０’から’１’に変化すると、時点ｔ３，ｔ４で識
別器１または識別器２の出力が変化し、その時のＤＦＦ
１及びＤＦＦ２の出力からＡＮＤ２またはＡＮＤ４の出
力が’１’になることで、ＤＯＷＮ信号が’１’にな
る。以上の動作により、データとクロックの位相比較が
行われ、その信号をフィルタ２を通し、ＶＣＯ３に帰還
することで、同期が行われる。
【００３５】従って、入力データに対してＶＣＯ３から
のクロック信号が遅れている場合には、図３（ａ）に示
すように、ＵＰ信号が位相比較器１から出力され、フィ
ルタ２を介して、ＶＣＯ３に入力され、クロック信号を
進ませて位相比較器１に負帰還させ、クロック信号を徐
々に進ませ、位相を一致させる。また、入力データに対
してＶＣＯ３からのクロック信号が進んでいる場合に
は、図３（ｂ）に示すように、ＤＯＷＮ信号が位相比較
器１から出力され、フィルタ２を介して、ＶＣＯ３に入
力され、クロック信号を遅らせて位相比較器１に負帰還
させ、クロック信号を徐々に遅らせ、位相を一致させ
る。この際、本位相比較器１がデジタル処理回路で構成
されているので、負帰還のＰＬＬ回路としての収束時間
は、フィルタ２の時定数にもよるが、極めて小さく、瞬
く間に同期したクロック信号を出力する。また、同期の
とれたＶＣＯ３の出力は、識別器１，２に入力され、図
３に示す識別器１，２の出力をデータ１，２として出力
される。
のクロック信号が遅れている場合には、図３（ａ）に示
すように、ＵＰ信号が位相比較器１から出力され、フィ
ルタ２を介して、ＶＣＯ３に入力され、クロック信号を
進ませて位相比較器１に負帰還させ、クロック信号を徐
々に進ませ、位相を一致させる。また、入力データに対
してＶＣＯ３からのクロック信号が進んでいる場合に
は、図３（ｂ）に示すように、ＤＯＷＮ信号が位相比較
器１から出力され、フィルタ２を介して、ＶＣＯ３に入
力され、クロック信号を遅らせて位相比較器１に負帰還
させ、クロック信号を徐々に遅らせ、位相を一致させ
る。この際、本位相比較器１がデジタル処理回路で構成
されているので、負帰還のＰＬＬ回路としての収束時間
は、フィルタ２の時定数にもよるが、極めて小さく、瞬
く間に同期したクロック信号を出力する。また、同期の
とれたＶＣＯ３の出力は、識別器１，２に入力され、図
３に示す識別器１，２の出力をデータ１，２として出力
される。
【００３６】ここで、ＮＲＺ形式の入力データに対して
入力データ信号のビットレートの１／２の周波数を持つ
クロックをＶＣＯ３で発生し、ＶＣＯ３の出力のクロッ
ク信号と識別器１，２の出力のデータ１，２とはクロッ
ク信号の１／２倍の繰り返しパルスの位相関係となる。
例えば、入力データが１Ｇｂｉｔ／ｓであれば、ＶＣＯ
３の発振周波数は５００ＭＨｚとなる。
入力データ信号のビットレートの１／２の周波数を持つ
クロックをＶＣＯ３で発生し、ＶＣＯ３の出力のクロッ
ク信号と識別器１，２の出力のデータ１，２とはクロッ
ク信号の１／２倍の繰り返しパルスの位相関係となる。
例えば、入力データが１Ｇｂｉｔ／ｓであれば、ＶＣＯ
３の発振周波数は５００ＭＨｚとなる。
【００３７】［第２の実施形態］次に、本発明の第２の
実施形態について、図４を用いて詳細に説明する。図４
において、第１の実施形態に加えて、第３のＤＦＦ３０
及び第４のＤＦＦ３１が接続されている。
実施形態について、図４を用いて詳細に説明する。図４
において、第１の実施形態に加えて、第３のＤＦＦ３０
及び第４のＤＦＦ３１が接続されている。
【００３８】この位相比較器１は、図２と同様に、サン
プリング回路１０とアップダウン信号出力回路１１から
構成される。さらに、サンプリング回路１０は、第１と
第２の識別器１２，１３と第１と第２のＤ−ｔｙｐｅフ
リップフロップ（ＤＦＦ）１４，１５から構成される。
アップダウン信号出力回路１１も、図２と同様に、ＡＮ
Ｄ１〜４と、ＯＲ１，２とから構成されている。このサ
ンプリング回路１０とアップダウン信号出力回路１１の
動作も、図２で説明した動作と同様である。
プリング回路１０とアップダウン信号出力回路１１から
構成される。さらに、サンプリング回路１０は、第１と
第２の識別器１２，１３と第１と第２のＤ−ｔｙｐｅフ
リップフロップ（ＤＦＦ）１４，１５から構成される。
アップダウン信号出力回路１１も、図２と同様に、ＡＮ
Ｄ１〜４と、ＯＲ１，２とから構成されている。このサ
ンプリング回路１０とアップダウン信号出力回路１１の
動作も、図２で説明した動作と同様である。
【００３９】さらに、位相比較器１において、第３のＤ
ＦＦ３０のデータ入力端子（Ｄ）には第１のＯＲ２０の
出力端子が接続され、第４のＤＦＦ３１のデータ入力端
子（Ｄ）には第２のＯＲ２１の出力端子が接続され、第
３及び第４のＤＦＦ３０，３１のクロック入力端子
（Ｃ）にはＣＬＫ９０が接続されている。また、第３の
ＤＦＦ３０の出力端子（Ｑ）からＵＰ信号が出力され、
第４のＤＦＦ３１の出力端子（Ｑ）からＤＯＷＮ信号が
出力される。このような構成として、ＵＰ、ＤＯＷＮ信
号をＣＬＫ信号でサンプルすることにより、第１の実施
形態における、ＵＰ信号が出力された後で、不要なＤＯ
ＷＮ信号が出力されるという現象がなくなる。
ＦＦ３０のデータ入力端子（Ｄ）には第１のＯＲ２０の
出力端子が接続され、第４のＤＦＦ３１のデータ入力端
子（Ｄ）には第２のＯＲ２１の出力端子が接続され、第
３及び第４のＤＦＦ３０，３１のクロック入力端子
（Ｃ）にはＣＬＫ９０が接続されている。また、第３の
ＤＦＦ３０の出力端子（Ｑ）からＵＰ信号が出力され、
第４のＤＦＦ３１の出力端子（Ｑ）からＤＯＷＮ信号が
出力される。このような構成として、ＵＰ、ＤＯＷＮ信
号をＣＬＫ信号でサンプルすることにより、第１の実施
形態における、ＵＰ信号が出力された後で、不要なＤＯ
ＷＮ信号が出力されるという現象がなくなる。
【００４０】図５に第２の実施形態の動作を示す波形を
示す。図５において、入力データからＯＲ２出力まで
は、第１の実施形態と同じである。
示す。図５において、入力データからＯＲ２出力まで
は、第１の実施形態と同じである。
【００４１】次に、ＵＰ、ＤＯＮＷの出力信号をみる
と、図５（ａ）のクロックの位相が遅れている場合は、
ＵＰ信号のみ出力され、ＤＯＮＷ信号は出力されない。
逆に図５（ｂ）のクロックの位相が進んでいる場合は、
ＤＯＮＷ信号のみ出力され、ＵＰ信号は出力されない。
この様な構成にすることにより、第１の実施形態で見ら
れたＵＰ出力の後、付随的にＤＯＷＮ信号も出力される
ということがなくなり、位相比較器１のゲインが大きく
なる。そのため、第１の実施形態に比べて引き込み時間
が短くなる。
と、図５（ａ）のクロックの位相が遅れている場合は、
ＵＰ信号のみ出力され、ＤＯＮＷ信号は出力されない。
逆に図５（ｂ）のクロックの位相が進んでいる場合は、
ＤＯＮＷ信号のみ出力され、ＵＰ信号は出力されない。
この様な構成にすることにより、第１の実施形態で見ら
れたＵＰ出力の後、付随的にＤＯＷＮ信号も出力される
ということがなくなり、位相比較器１のゲインが大きく
なる。そのため、第１の実施形態に比べて引き込み時間
が短くなる。
【００４２】［第３の実施形態］次に本発明の第３の実
施の形態について、図６を用いて詳細に説明する。図６
において、位相比較器１のサンプリング回路１０内の第
１及び第２の識別器１２、１３は、第１から第３のラッ
チ４０〜４２から構成されている。
施の形態について、図６を用いて詳細に説明する。図６
において、位相比較器１のサンプリング回路１０内の第
１及び第２の識別器１２、１３は、第１から第３のラッ
チ４０〜４２から構成されている。
【００４３】ここで、第１から第３のラッチ４０〜４２
はクロック（Ｃ）の立ち上がり時にデータ（Ｄ）をラッ
チし、その値をクロックの立ち下がり時まで保持し、さ
らに、ラッチした値の逆の論理を出力端子（Ｏ）から出
力するとする。第１と第２の識別器１２，１３では、正
論理出力（Ｑ）を第２のラッチ４１の出力端子（Ｏ）か
ら出力し、反転論理出力（ＱＢ）を第３のラッチ４２の
出力端子（Ｏ）から出力するとする。
はクロック（Ｃ）の立ち上がり時にデータ（Ｄ）をラッ
チし、その値をクロックの立ち下がり時まで保持し、さ
らに、ラッチした値の逆の論理を出力端子（Ｏ）から出
力するとする。第１と第２の識別器１２，１３では、正
論理出力（Ｑ）を第２のラッチ４１の出力端子（Ｏ）か
ら出力し、反転論理出力（ＱＢ）を第３のラッチ４２の
出力端子（Ｏ）から出力するとする。
【００４４】この様な構成にすることで、第１の識別器
１２の出力（Ｑ）と第２の識別器１３の反転出力（Ｑ
Ｂ）及び第１の識別器１２の反転出力（ＱＢ）と第２の
識別器１３の出力（Ｑ）がそれぞれ、同じタイミングで
出力される。
１２の出力（Ｑ）と第２の識別器１３の反転出力（Ｑ
Ｂ）及び第１の識別器１２の反転出力（ＱＢ）と第２の
識別器１３の出力（Ｑ）がそれぞれ、同じタイミングで
出力される。
【００４５】
【００４６】
【発明の効果】本発明の第１の効果は、高速動作に適す
るためにＶＣＯの周波数が入力データの１／２でも位相
比較が出来るようなＰＬＬ回路を構成できることであ
る。本発明を用いることにより、例えば２．４Ｇｂ／ｓ
のＮＲＺ入力信号に対して動作するＣＭＯＳを用いたＰ
ＬＬ回路が実現できた。
るためにＶＣＯの周波数が入力データの１／２でも位相
比較が出来るようなＰＬＬ回路を構成できることであ
る。本発明を用いることにより、例えば２．４Ｇｂ／ｓ
のＮＲＺ入力信号に対して動作するＣＭＯＳを用いたＰ
ＬＬ回路が実現できた。
【００４７】また、本発明の第２の実施形態を用いるこ
とにより、第１の実施形態に比べ、位相比較器のゲイン
が高くなり、それだけ引き込み時間の短いＰＬＬ回路が
実現できた。また、本発明の第３の実施形態を用いるこ
とにより、第２の実施形態に比べ、動作速度が約１．５
倍上昇した。
とにより、第１の実施形態に比べ、位相比較器のゲイン
が高くなり、それだけ引き込み時間の短いＰＬＬ回路が
実現できた。また、本発明の第３の実施形態を用いるこ
とにより、第２の実施形態に比べ、動作速度が約１．５
倍上昇した。
【図１】本発明の実施形態の構成を示すブロック図であ
る。
る。
【図２】本発明の図１における本発明の位相比較器の第
１の実施形態の構成を示す回路図である。
１の実施形態の構成を示す回路図である。
【図３】（ａ）本発明の図２の位相比較器における入力
データに対してクロックの位相が遅れている場合の主要
信号の波形を示す図である。（ｂ）本発明の図２の位相
比較器における入力データに対してクロックの位相が進
んでいる場合の主要信号の波形を示す図である。
データに対してクロックの位相が遅れている場合の主要
信号の波形を示す図である。（ｂ）本発明の図２の位相
比較器における入力データに対してクロックの位相が進
んでいる場合の主要信号の波形を示す図である。
【図４】本発明の位相比較器の第２の実施形態の構成を
示す回路図である。
示す回路図である。
【図５】（ａ）本発明の図４の位相比較器における入力
データに対してクロックの位相が遅れている場合の主要
信号の波形を示す図である。（ｂ）本発明の図４の位相
比較器における入力データに対してクロックの位相が進
んでいる場合の主要信号の波形を示す図である。
データに対してクロックの位相が遅れている場合の主要
信号の波形を示す図である。（ｂ）本発明の図４の位相
比較器における入力データに対してクロックの位相が進
んでいる場合の主要信号の波形を示す図である。
【図６】本発明の図２における識別器の第２の実施形態
の構成を示す回路図である。
の構成を示す回路図である。
【図７】従来のＰＬＬ回路を示す図である。
１ 位相比較器 ２ フィルタ ３ ＶＣＯ １０ サンプリング回路 １１ 位相判定回路 １２，１３ 識別器 １４，１５ ＤＦＦ １６〜１９ ＡＮＤ回路 ２０，２１ ＯＲ回 ３０，３１ ＤＦＦ ４０〜４２ ラッチ回路 ５０ 位相比較器 ５１ フィルタ ５２ ＶＣＯ ５３〜５５ ＤＦＦ
Claims (5)
- 【請求項１】 入力データと、電圧制御発振器（ＶＣ
Ｏ）から発生し前記入力データのビットレートに対して
１／２の周波数を持つ第１のクロックと、前記第１のク
ロックと９０度の位相差を持つ第２のクロックとを用い
て、前記入力データと前記第１のクロックとの位相差を
検出し、位相の進み遅れの信号を出力し、さらに、前記
入力データを１：２に分離する分離データを得ることが
できる位相比較器と、前記位相比較器の出力を用いて前
記ＶＣＯの制御電圧を発生させるフィルタと、前記フィ
ルタの出力信号を前記ＶＣＯに帰還する構成を有するこ
とを特徴とするＰＬＬ回路。 - 【請求項２】 前記位相比較器は、入力データを前記第
１のクロックと前記第２のクロックとのそれぞれの立ち
上り／立ち下がり両エッジの４点でサンプリングし、そ
のうちの前記第１のクロックの両エッジ及び前記第２の
クロックの片方のエッジ計３点を用いて位相比較を行
い、当該位相比較時の前記第２のクロックのサンプリン
グ点は、前記第１のクロックの隣接する両エッジに挟ま
れたエッジを用いることを特徴とする請求項１記載のＰ
ＬＬ回路。 - 【請求項３】 前記位相比較器は、データサンプリング
回路と位相判定回路から構成され、前記データサンプリ
ング回路は第１と第２の識別器及び第１と第２のＤ型フ
リップフロップ（ＤＦＦ）から構成され、前記第１と第
２の識別器のデータ入力端子には、前記入力データが入
力され、前記第１の識別器のクロック入力端子には、前
記第１のクロックの論理が反転されたものが入力され、
前記第２の識別器のクロック入力端子には、前記第１の
クロックが入力され、前記第１と第２のＤＦＦのデータ
入力端子には、前記入力データが入力され、前記第１の
ＤＦＦのクロック入力端子には前記第２のクロックが入
力され、前記第２のＤＦＦのクロック入力端子には、前
記第２のクロックの論理が反転されたものが入力され、
さらに、前記第１と第２の識別器の出力を前記分離デー
タとして出力し、また、前記位相判定回路は３つの入力
端子を持つ第１から第４のＡＮＤ回路と２つの入力端子
を持つ第１と第２のＯＲ回路から構成され、前記第１と
第２のＡＮＤ回路の２つの入力端子には前記第１の識別
器の論理反転出力と前記第２の識別器の出力が接続さ
れ、前記第１のＡＮＤ回路の残りの入力端子には前記第
１のＤＦＦの出力が接続され、前記第２のＡＮＤ回路の
残りの入力端子には前記第１のＤＦＦの論理反転出力が
接続され、前記第３と第４のＡＮＤ回路の２つの入力端
子には、前記第１の識別器の出力と前記第２の識別器の
論理反転出力が接続され、前記第３のＡＮＤ回路の残り
の入力端子には前記第２のＤＦＦの出力が接続され、前
記第４のＡＮＤ回路の残りの入力端子には前記第２のＤ
ＦＦの論理反転出力が接続され、前記第１のＯＲ回路の
入力端子には前記第１と第３のＡＮＤ回路の出力が接続
され、前記第２のＯＲ回路の入力端子には前記第２と第
４のＡＮＤ回路の出力が接続され、前記第１のＯＲ回路
の出力がＵＰ信号として前記フィルタに出力され、前記
第２のＯＲ回路の出力がＤＯＷＮ信号として前記フィル
タに出力されることを特徴とする請求項１記載のＰＬＬ
回路。 - 【請求項４】 前記位相比較器は前記データサンプリン
グ回路と前記位相判定回路及び第３と第４のＤＦＦから
構成され、前記位相判定回路の前記第１のＯＲ回路の出
力が前記第３のＤＦＦのデータ入力端子に接続され、前
記第２のＯＲ回路の出力が前記第４のＤＦＦのデータ入
力端子に接続され、前記第２のクロックが前記第３と第
４のＤＦＦのクロック入力端子に接続され、前記第３の
ＤＦＦの出力がＵＰ信号として前記フィルタに出力さ
れ、前記第４のＤＦＦの出力がＤＯＷＮ信号として前記
フィルタに出力されることを特徴とする請求項３記載の
ＰＬＬ回路。 - 【請求項５】 前記データサンプリング回路の前記第１
と第２の識別器がＤ型フリップフロップ（ＤＦＦ）から
構成されることを特徴とする請求項３記載のＰＬＬ回
路。
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