JPH0275241A - クロック再生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、変調波か出力周波数を、ある定められた値の
間に切換えるような、一種の周波数変調法であるＦＳＸ
　（ｆｒｅｑｕｅｎｃｙ　５ｈｉｆｔにｅｙｉｎｇ、周
波数シフトキーインク）データ伝送用モデム（変復調装
置）等において、クロックパルスを入力してデータ信号
に同期したビットタイミング波を生成するクロック再生
方法に関するものである。

（従来の技術） 従来、このような分野の技術としては、ウィリアム・Ｒ
・ベネット、ジェームス・Ｒ・デーヴイ著「データ伝送
」４版（昭５７−９−］、）丸首、Ｐ、２７０，２７１
−に記載されるものがあった。

以下、その構成を図を用いて説明する。

第２図は従来のクロック再生方法を説明するためのクロ
ック再生回路の構成ブロック図である。

このクロック再生回路は、ビットタイミング波Ｔｃの６
４倍の周波数で発振して０相（０°）のクロックパルス
ＣＫ　ｏ及びπ相（１８０°）のクロックパルスＣＫ、
を出力する水晶発振器からなるクロック発生器１を有し
ている。このクロック発生器〕−の出力側には、信号Ｓ
７に基づきクロックパルスＣＫ　ｏを除く消去パルスゲ
−１−２、及び信号Ｓ８に基づきクロックパルスＣＫ　
　に余分なπ パルスを付加する加算パルスゲート３が接続され、さら
にそのパルスゲ−１−２，３の出力１則に、そのパルス
ゲート２，３の出力パルスを６４；１で分周してビット
タイミング波Ｔｃを作る分周器４が接続されている。

また、このクロック再生回路には、データ信号Ｒｄの符
号変換点信号Ｄｘを作る検波器５が設けられ、その検波
器５の出力側には時間比較ゲート６が接続され、さらに
そのゲート６の出力側に進相用のフリップフロップ凹Ｂ
（以下、ＦＦ回路という）７及び遅相用ＦＦ回路８が接
続されている。

時間比較ゲート６は、符号変換点信号Ｄｘとビットタイ
ミング波Ｔｃどの位相誤差を検出し、位相進みデータＳ
６ａ及び位相遅れデータＳ６ｂを出力する回路である。

進相用ＦＦ回路７はクロックパルスＣＫｏによりリセッ
トされ、位相進みデータＳ６ａをセラＩ−して信−号Ｓ
７を出力する回路、さらに遅相用ＦＦ回路８はクロック
パルスＣＫ。

によりリセッｌ〜され、位相遅れデータＳ６ａをセ５　
−一 ツトして信号Ｓ８を出力する凹路である。

以」二の構成において、クロック発生器１−からクロッ
クパルスＣＫｏ、ＣＫ、が出力されると共に、データ信
号Ｒｄが検波器５に入力されると、検波器５はデータ信
号Ｒｄから符号変換点信号１）ｘを生成し、その信号Ｄ
ｘを時間比較ゲート６に与える。時間比較ゲート６は、
符号変換点信号Ｄｘとビットタイミング波Ｔｃとを比較
し、符号変換点でビットタイミング波Ｔｃが遅れている
ならば、位相遅れデータＳ６ｂを出力し、進んでいるな
らば、位相進みデータＳ６ａを出力する。ビットタイミ
ング波Ｔｃが遅れている場合、遅相用ＦＦ回路８は位相
遅れデータＳ６ａをセットし、それに応じた信号Ｓ８を
加算パルスゲート３に与えると、その加算パルスゲート
３が、クロックパルスＣＫ７１：に対して余分なパルス
を１−パルス付加する。これにより、分周器４から出力
されるピッ１〜タイミング波Ｔｃは、その位相が１／６
４進む。

一方、符号変換点でビットタイミング波′ＦＣが進んで
いる場合、進相用ＦＦ回路７は位相進みデー＝　６−− タＳ６ａをセットし、それに応じた信号Ｓ７を消去パル
スゲ−１〜２に与えると、その消去パルスゲート２が、
クロックパルスＣＫｏから１パルス除く。これにより、
ビットタイミング波′ｒＣの位相が１／６４遅れる。従
って、データ信号Ｒｄに同期したビットタイミング波１
゛Ｃか得られる。

（発明が解決しようとする課題） しかしたがら、上記のクロック再生方法では、クロック
発生器１゜から２相のクロックパルスＣＫｏ、ＣＫ、を
出力し、それら各クロックパルスＣＫｏ、ＣＫ７ｒに対
し、消去パルスゲート２及び加算パルスゲート３を用い
てパルスの付加あるいは除去を行って同期のとれたビッ
トタイミング波Ｔｃを生成しているため、２相クロック
パルスＣＫｏ、ＣＫ７ｒの位相精度や、その各クロック
パルスＣＫｏ、ＣＫ、に対するパルス処理回路系間の整
合精度が低いと、ビットタイミング波Ｔｃの同期精度が
低下する。これを防止するためには、クロック発生器１
−やパルス処理回路系等に位相補正回路を付加すればよ
いが、そうすると、回路構成が複雑になってコスト高を
招くという不都合が生じる。

本発明は前記従来技術が持っていた課題として、回路構
成を複雑化することなく、高精度なビットタイミング波
を生成することが困難であるという点について解決した
クロック再生方法を提供するものである。

（課題を解決するための手段〉 前記課題を解決するために、請求項１の発明では、クロ
ックパルスＣＫを入力してデータ信号Ｒｄに同期したビ
ットタイミング波１゛Ｃを生成するクロック再生方法に
おいて、前記クロックパルスＣＫを所定の分周比Ｎで分
周して前記ビットタイミング波Ｔｃを直接または間接的
に出力する可変分周器を使用し、前記データ信号Ｒｄの
符号変換点と前記ビットタイミング波Ｔｃの符号変換点
との位相を位相比較手段で比較し、前記位相比較手段の
出力から、前記ビットタイミング波Ｔｃの符号変換点の
位相骨だけを位相除去手段で取除く。

さらに、前記位相除去手段の出力に基づき、前記−−／
　　　− ピッ１ヘタイミング波Ｔｃまたはその逆相ビットタイミ
ング波Ｔｃより、前記分周比Ｎを変えるためのデータを
データ保持手段で検出、保持し、その保持したデータで
前記可変分周器の分周比Ｎを変えるようにしたものであ
る。

請求項２の発明では、クロックパルスＣＫを入力してデ
ータ信号Ｒｄに同期したピッＩ・タイミング波Ｔｃを生
成するクロック再生方法において、次の第１−１第２．
第３のステップを順に実行するようにしたものである。

ここて、第１−のステップでは、前記クロックパルスＣ
Ｋに同期して実行されるプログラム実行回数Ｃの値を演
算手段で増分または減分して、その値と第１７のメモリ
に格納された分周比Ｎとを該演算手段で比較し、Ｃａｘ
の時はＣ−０を第２のメモリに格納し、Ｃ＜Ｎの時はそ
のＣの値をそのまま前記第２のメモリに格納する。

第２のステップでは、前記データ信号Ｒｄとその１−ク
ロックパルス前の遅延データＲｚとを前記演算手段で比
較し、Ｒｄ＝Ｒｚの場合には、デー−、−９−− 夕信号Ｒｄの値を遅延データ信号Ｒｚの値に入れてその
データ信号Ｒｚの値を前記第２のメモリに格納する格納
ステップに進み、Ｒｄ−＃Ｒｚの場合には、前記第２の
メモリに格納されたプログラム実行回数Ｃの値がＯか否
かを前記演算手段で判断し、Ｃ−０の時には前記格納ス
テップへ進み、Ｃ≠０の時にはそのプログラム実行回数
Ｃの値と分周比Ｎ／２とを前記演算手段で比較し、Ｃ＜
Ｎ／２であればＣ−ｊ　（但し、ｊ≧１）を求め、Ｃ≧
Ｎ／２であれば、Ｃ＋ｉ（但し、ｉ≧１）を求め、それ
らの結果を前記第２のメモリ内のプログラム実行回数Ｃ
に入れた後、前記格納ステップへ進む。

第３のステップでは、前記プログラム実行回数Ｃの値と
前記分周比Ｎ／２とを演算手段で比較し、Ｃ＜Ｎ／２の
時には前記ビットタイミング波Ｔｃのレベルを論理”ｏ
”　　（または’］”）、Ｃ≧Ｎ／２の時にはそのレベ
ルを論理“１′°　（または”ｏ”＞にする （作用） −］Ｏ− 請求項１−の発明によれば、以」二のようにクロ・ンク
再生方法を構成したので、可変分周器を用いることによ
り、１相のクロックパルスで足り、位相比較手段、位相
除去手段及びデータ保持手段は、ビットタイミング波Ｔ
ｃとデータ信号Ｒｄどの位相ずれを検出し、それを補正
するために可変分周器の分周比Ｎを変化さぜるようにフ
ィードバック制御を行い、ビットタイミング波Ｔｃをデ
ータ信号に同期させる。

請求項２の発明では、プログラム制御に従い、第１のス
テップで、プログラム実行回数Ｃを増分または減分し、
第２のステップで、データ信号Ｒｄの変換点を求め、プ
ログラム実行回数Ｃの値とデータ信号Ｒｄの値との位相
ずれを検出し、位相ずれがある時にはＣの値を増減させ
る。その後、第３のステップで、プログラム実行回数Ｃ
とＮ／２との差を求め、その差に応じてビットタイミン
グ波Ｔｃを１′°またはｉｔ　Ｏｎにする。これにより
、データ信号Ｒｄに同期したビットタイミング波Ｔｃの
出力力付〒える。

従って、前記課題を解決できるのである。

（実施例） 第１図は、請求項１−の発明の実施例に係るクロック再
生方法を説明するためのクロック再生回路の構成ブロッ
ク図である。

このクロック再生回路は、ビットタイミング波ＴｃのＭ
倍の周波数で発振して０相（０°）のクロックパルスＣ
Ｋを出力する水晶発振器からなるクロック発生器１０を
有している。このクロック発生器１０の出力側には、可
変分周器１１及び１／２分周器１２が接続されている。

可変分周器１１は、信号Ｓ１．９．Ｓ２０を分周比とし
てクロックパルスＣＫを分周し、ビットタイミング波Ｔ
ｃの２倍のクロックパルスを出力する回路であり、例え
ばプリセット型のアップカウンタで構成されている。１
／２分周器１２は、分周器］１の出力を１／２分周して
ビットタイミング波Ｔｃを出力する回路であり、カウン
タ等で構成されている。

また、このクロック再生回路には、データ信号−−１］
　　− Ｒｄを入力する遅延素子］３及び排他的論理相同８（以
下、ＥｘＯＲ回路という）１４と、ビットタイミング波
Ｔｃを入力する遅延素子１５及びＥｘＯＲ回路１６とが
設けられ、そのＥｘＯＲ回路１４．］。６の出力１則が
ＥｘＯＲ回路１７の入力側に接続され、さらにそのＥｘ
ＯＲ回路１６゜１７の出力（則がＥｘＯＲ回路］８及び
゛ＦＦ回路１９．２０に接続されている。

遅延素子１３はデータ信号Ｒｄを１−クロックパルスだ
け遅らせ、その遅延データ信号ＲｚｌをＥｘＯＲ回路］
−４１＼与える回路、ＥｘＯＲ回路１４はデータ信号Ｒ
ｄと遅延データ信号Ｒｚｌとの両輪理レベルが不一致の
時に論理“１′″、一致の時に論理“０″の符号変換点
信号Ｄｘを出力する回路である。遅延素子１５はビット
タイミング波Ｔｃを１クロックパルスだけ遅らせ、その
遅延ビットタイミング波Ｒｚ２をＥｘＯＲ１６へ与える
回路、ＥｘＯＲ回路１６はビ引・タイミング波Ｔｃと遅
延ピッＩ・タイミング波Ｒｚ２との両輪理レベルが不一
致の時に論理ＩＩ　Ｉ　ＩＩ、一致の時に論＝　１２−
− 埋ＩＩ　Ｏｎの符号変換点信号１゛ｘを出力する回路で
ある。ＥｘＯＲ回路１７は、データ信号Ｒｄの符号変換
点とビットタイミング波Ｔｃどの位相を比較する位相比
較手段としての機能を有し、符号変換点信号ＤｘとＴｘ
が不一致の時にｏ　１　＋＋、一致の時にＯ′°の比較
信号Ｄｔｘを出力してＥｘＯＲ回路１８へ与える回路で
ある。ＥｘＯＲ回路１８は、比較信号ＤｔｘからピッＩ
・タイミング波Ｔｃの符号変換点信号Ｔｘを削除し、デ
ータ信号Ｒｄの符号変換点とピッ１〜タイミング波Ｔｃ
の位相差信号Ｄｔｃを出力する位相除去手段としての機
能を有し、比較信号Ｄｔｘと符号変換点信号Ｔｘとが不
一致の時に“１″、一致の時に“０″の位相差信号Ｄｔ
ｃを出力し、その信号Ｄｔｃをクロック信号としてＦＦ
回路１９．２０へ与える回路である。

２個のＦＦ回路１９．２０は、位相差信号Ｄｔｃに基づ
き、ビットタイミング波′Ｉ″Ｃ１またはそれをインバ
ータ２］−で反転した逆相ピッ１へタイミング波Ｔｃよ
り、可変分周器１］の分周比Ｎを変えるためのデータを
検出、保持するデータ保持手段としての機能を有してい
る。そのうち、−方のＦＦ回路１−９は、符号変換点信
号Ｔｘに接続されたリセット端子Ｒ１位相差信号Ｄｔｃ
に接続されたクロック端子ＣＫ、逆相ピッＩ〜タイミン
グ波Ｔｃに接続されたデータ端子Ｄ、及び可変分周器１
１に接続された出力端子Ｑを有し、符号変換点信号Ｔｘ
でリセットされ、位相差信号Ｄｔｃに同期して逆相ビッ
トタイミング波ＴＣを取込み、それに応じた分周比信号
Ｓ］−９を可変分周器１１に供給する回路である。他方
のＦＦ回路２０は、符号変換点信号Ｔｘに接続されたリ
セット端子Ｒ１位相差信号１）ｔｃに接続されたクロッ
ク端子ＣＫ、ビットタイミング波１゛Ｃに接続されたデ
ータ端子Ｄ、及び可変分周器１−１−に接続された出力
端子Ｑを有し、符号変換点信号Ｔｘでリセットされ、位
相差信号Ｄｔｃに同期してビットタイミング波Ｔｃを取
込み、それに応じた分周比信号Ｓ２０を可変分周器１１
に供給する回路である。

第３図は第１図のタイミングチャートであり、この図を
参照しつつクロック再生方法について説明する。

ビットタイミング波ＴｃのＭ倍の周波数を有するクロッ
クパルスＣＫがクロック発生器１０から出力される共に
、データ信号Ｒｄが入力されると、クロックパルスＣＫ
は可変分周器１］、により分周比Ｎ（−Ｍ／２）で分周
され、さらに１／２分周器１２で分周された後、ピッＩ
・タイミング波Ｔｃの形て゛出力される。このビットタ
イミング波Ｔｃは遅延素子１５、ＥｘＯＲ回路１６、及
びＦＦ回路２０のデータ端子りに供給されると共に、イ
ンバータ２１で反転されて逆相ピッＩ〜タイミング波Ｔ
Ｃの形でＦＦ回路１９のデータ端子りに供給される。

ＥｘＯＲ回路１−６は、現在のビットタイミング波Ｔｃ
と、遅延素子１５から出力される１クロックパルス前の
遅延ビットタイミング波Ｒｚ２とを比較して、ビットタ
イミング波Ｔｃの符号変換点を検出し、符号変換点信号
Ｔｘを出力してＥｘＯＲ回路１７，１８、及び゛ＦＦＩ
！ｉ］路１−９゜２０の各リセット端子Ｒに供給する。

これと同時に、ＥｘＯＲ回路］４は、現在のデータ信号
Ｒｄと、遅延素子１３から出力される１クロックパルス
前の遅延データ信号Ｒｚｌ−とを比較して、データ信号
Ｒｄの符号変換点を検出し、符号変換点信号Ｄｘを出力
してＥｘＯＲ回路１７に供給する。

すると、ＥｘＯＲ凹Ｂ１−７は符号変換点信号ＴｘとＤ
ｘの排他的論理和をとり、比較信号Ｄｔｘを出力してＥ
ｘＯＲ回路１８に与える。ＥｘＯＲ回路１８は符号変換
点信号ゴ′Ｘと比較信号Ｄｔｘとの排他的論理和をとり
、位相差信号Ｄｔｃを出力してＦＦ回路１９．２０の各
クロック端子ＣＫに供給する。

データ信号Ｒｄに対してビットタイミング波Ｔｃの位相
が進んでいる場合、ＦＦ回路１９は逆相ビットタイミン
グ波ＴＣを位相差信号Ｄｔｃでセットシ、第３図に示す
ような分周比信号５Ｌ９ａを可変分周器１１に与える。

すると、可変分周器］１は次のピッ１へタイミング波］
゛Ｃの変化点で新しい分周比をセットし、ピッＩ・タイ
ミン−，−１７−− グ波Ｔｃの位相を１．／Ｎだけ遅らせてデータ信号Ｒｄ
に追従させる。逆に、データ信号Ｒｄに対してビットタ
イミング波Ｔｃの位相が遅れている場合、ＦＦ回路２０
はビットタイミング波Ｔｃを位相差信号Ｄｔｃでセット
シ、第３図に示ずような分周比信号５２０ａを可変分周
器１１に与−える。

すると、可変分周器］暑は次のビットタイミング波Ｔｃ
の変化点で新しい分周比をセットし、ビットタイミング
波Ｔｃの位相を１／Ｎだけ進まぜてデータ信号Ｒｄに追
従さぜる。これにより、データ信号Ｒｄに同期したビッ
トタイミング波Ｔｃが得られる。

本実施例では、１相のクロックパルスＣＫを用い、その
クロックパルスＣＫを可変分周器１］、で分周してビッ
トタイミング波Ｔｃを出力する方法であるため、位相制
御系が一系統となり、従来のような２相りロックパルス
間の位相ずれや、各クロックパルスに対するパルス処理
回路系間の不整合という問題が生ぜず、高精度なビット
タイミング波Ｔｃが得られる。従ってクロック再生回路
における回路構成の簡単化と、低コス１〜化が図れる。

第４図は、請求項２の発明の実施例に係るクロック再生
方法を説明するなめのディジタル信号処理プロセッサ（
以下、ＤＳＰという）の概略の構成ブロック図である。

このＤＳＰは、分周比Ｎ（但し、Ｎ＞２、整数〉等を記
憶する第１−のメモリ、例えば読出し専用メモリ（以下
、ＲＯＭという）３０と、クロックパルスＣＫに同期し
て実行されるプログラム実行回数Ｃの値等を記憶する第
２のメモリ、例えば随時読み書き可能なメモリ（以下、
ＲＡＭという）３１と、データ信号Ｒｄ及びビットタイ
ミング波′ｒｃ等の入／出力を行う入／出力回路（以下
、Ｉ１０ボーＩ・という）３２と、演算手段である算術
論理演算ユニット（以下、ＡＬＵという）３３とが、デ
ータバス２４を介して相互に接続されている。さらに、
このＤＳＰには、内部回路の同期をとるためのクロック
発生器３５と、ＤＳＰ全体を制御するためのｊｆｉｌＪ
御部３６とが設けられている。

クロック発生器３５は、制御部３６及びＩ１０ボート３
２に供給するサンプリング用のクロックパルスＣＫと、
ＲＯＭ３０、ＲＡＭ３１．Ｉ１０ボート３２、ＡＬＵ３
Ｂ及び制御部３６に供給するインストラクション用のク
ロックパルスＴＣＫとを出力する機能を有している。制
御部３６は、クロック再生用のプログラムを記憶するＲ
ＯＭ３６ａと、ＲＯＭ３６ａから読出されたプログラム
を一時保持するレジスタ３６ｂと、レジスタ３６ｂの出
力を解読してＲＯＭ３０、ＲＡＭ３１、Ｉ１０ポート３
２及びＡｌ−Ｕ３３に供給する制御信号８３６を出力す
るデコーダ３６ｃとを備えている。

第５図は第４図のフロチャ＝１〜であり、この図を参照
しつつＤＳＰを用いたクロック再生方法について説明す
る。

このクロック再生方法は、大きく分けて次の第１〜第３
のステップで構成されている。

（ａ）第１のステップ クロック発生器３５がらクロックパルスＣＫ。

ＩＣＫが出力されると、制御部３６はクロックパー１．
９　− ルスＣＫのタイミングに従い、ＲＯＭ３６ａに記憶され
たプログラムの定められた位置から制御を開始するため
に、デコーダ３６ｃから制御信号Ｓ３６を出力する。

すると、ＡＬＵ３Ｂはステップ１０１で、法Ｎの東金系
においてプログラム実行回数Ｃの値を増分（インクリメ
ント）した後、ステップ１０２で、増分した値（Ｃ＋１
＞からＲＯＭ３０内の分周比Ｎの値を減算し、減算値Ａ
１を求める。ステップ１０３においてＡ１≧ｏｔたはＡ
１〈０を判断し、Ａｌ２Ｏの時（Ｃ≧Ｎ）はステップ］
０４でＯの値をプログラム実行回数Ｃに入れ、Ａ１〈０
の時（Ｃ＜Ｎ）はプログラム実行回数Ｃの値をそのまま
にし、ステップ１０４でプログラム実行回数Ｃの値をＲ
ＡＭ３１に記憶する。

（ｂ）第２のステップ ステップ２０］、において、データ信号Ｒｄの変換点を
求めるために、Ａ、　１．、　Ｕ　３　Ｂにより、Ｉ１
０ボート３２に入力された現在のデータ信号Ｒｄの値か
ら、１クロックパルス前の遅延データ信号−〜　２１− Ｒｚの値を引き、その減算値Ａ２が変化ｊまたが否か、
即ちＡ２−０またはＡ２≠０がをステップ２０２で判断
する。なお、遅延データ信号Ｒｚは、前回のプログラム
実行の際に入力されたＲＡＭ３１に記憶されたデータ信
号Ｒｄである。

ステップ２０２において、データ信号Ｒｄが変化してい
ない時には（Ａ２＝Ｏ）、ステップ２１０に進み、その
データ信号ＲｄＯ値を遅延データ信号Ｒｚに入れ、ステ
ップ２１１でその遅延データ信号Ｒｚの値をＲＡＭ３１
に記憶する。このＲＡＭ３１内の遅延データ信号Ｒｚは
、次のプログラム実行時にステップ２０１で使用される
。

ステップ２０２において、データ信号Ｒｄが変化してい
る時には（Ａ＝０）　、ＡＬＵ３Ｂにより、ステップ２
０３でプログラム実行回数Ｃからデータ値Ｒｄを引き、
その減算値Ａ３がＡ３−０、Ａ３≠Ｏか否かをステップ
２０４で判断する。プログラム実行回数Ｃの値とデータ
信号Ｒｄの値とが等しい時（Ａ３＝０）　、つまり両者
の位相が一致する時には、ステップ２１０に進む。これ
に対してプログラム実行回数Ｃの値とデータ信号Ｒｄの
値とが異なる時には（Ａ３≠０）、Ａ［７Ｕ３３はステ
ップ２０５でＡ４＝Ｃ−Ｎ／２の減算を行い、その減算
値Ａ４がＡ４＜Ｏ，Ａ４≧０か否かをステップ２０６で
判断する。Ａ４＜０　に＝Ｃ〈Ｎ／２）の時には、Ｃが
Ｒｄに比べて進んでいるので、ステップ２０７で、Ｃの
値からｉの値（但し、ｊ≧１、整数で、同期するまでの
時間を調整するパラメータ）を滅じ、Ｃをｊだけ遅らぜ
、そのＣの値をステップ２０９でＲＡＭ３］に記憶した
おし、ステップ２１０．２１１’＼進む。Ａ４≧０（・
−〇≧Ｎ／２）の時は、ＣがＲｄに比べて遅れているの
で、ステップ２０８で、Ｃの値にｊの値を加え、Ｃをｉ
だけ進まぜ、そのＣの値をステップ２０っでＲＡＭ３１
に記憶したおし、ステップ２１０，２１１へ進む。

（ｃ）第３のステップ ＡＬＵ３３は、ステップ３０１で、プログラム実行回数
ＣからＮ／２を引き、その減算値Ａ５が〈０、≧０か否
かをステップ３０２で判断する。

Ａ５＜Ｏ（−Ｃ＜Ｎ／２＞ならば、ステップ３０３で“
０′°をビットタイミング波Ｔｃの値に入れ、Ａ５≧０
（＝Ｃ≧Ｎ／２）ならば、ステップ３０４で“１″をビ
ットタイミング波゛Ｆｃの値に入れ、そのビットタイミ
ング波ゴＣの値をステップ３０５で、制御信号Ｓ３６に
基づきＴ１０ボート３２を通して出力する。これにより
、デ′−タ信号Ｒｄに同期したビットタイミング波′１
′ｃが得られる。

この実施例では、ＤＳＰを用いてプログラム制御でゼッ
トタイミング波Ｔｃを生成しているので、高精度なビッ
トタイミング波Ｔｃを高速度で得られ、その上、ハード
構成が比較的簡単であるという利点を有している。

第４図のＤＳＰを用いて外部クロックパルスφに同期さ
せたビットタイミング波１゛ｃ］を生成することも可能
である。その例を第６図及び第７図を参照しつつ説明す
る。

第６図は第４図への付加回路を示す図であり、１／Ｎ分
周器４０及びインバータ４１を第４図の−−−Ｚｊ　　
　−− １１０ボート３２に接続する。１／Ｎ分周器４０は、例
えばカウンタで構成され、１１０ボート３２からのビッ
トタイミング波Ｔｃをリセット信号として入力し、その
リセット信号の入力中、論理゛０″となってカウンタ動
作を停止し、リセット信号が解除されると、外部クロッ
クパルスφに対する１／Ｎ分周を行う機能を有している
。インバータ４１は、１．／Ｎ分周器４０の出力を反転
してビットタイミング波Ｔｅｌを出力する回路である。

第７図は第６図のタイミングチャートである。

外部クロックパルスφが１−／Ｎ分周器４０に供給され
ると、１／Ｎ分周器４０は外部クロックパルスφを１／
Ｎ分周し、その出力がインバータ４］で反転されてビッ
トタイミング波Ｔｅｌとして出力される。１／Ｎ分周器
４０の出力がｌＩ　ＯＩ＋区間の間に、第４図のＩ１０
ボート３２から出力されたビットタイミング波Ｔｃがリ
セット信号として１／Ｎ分周器４０に入力されると、１
／Ｎ分周器４０はカウンタ動作を停止するので、インバ
ー　２５　＝ −タ４１から出力されるビットタイミング波Ｔｃ１はｌ
Ｉ　ＯＩ＋に立下がる。これにより、外部クロック信号
φに同期したビットタイミング波１゛ｃ１が簡易、的確
に得られる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　　第１図のクロック再生方法において、１／２
分周器１２を省略すると共に、ＦＦ回路１９．２０をレ
ジスタ等の他のデータ保持手段で構成してもよい。さら
に、ＥｘＯＲ回路１４゜１６．１７．１８を他のゲート
回路等で構成してもよい。

（１１）　　第４図及び第５図のクロック再生方法にお
いて、ＲＯＭ３０、ＲＡＭ３１を他のメモリで構成した
り、乗算器等の演算回路を付加したり、あるいはステッ
プ１０１でプログラム実行回数Ｃを減分（ディクリメン
ト）してもよい。また、Ｉ１０ボートに入力されるデー
タ信号ＲｄはＤＳＰ内部で復号されたものを用いてもよ
い。さらに、＝　２６− 第５図のクロック再生方法は、ＤＳＰ以外にマイクロコ
ンピュータ等の他のプログラム制御装置を用いて実行す
ることも可能である。

（発明の効果） 以上詳細に説明したように、請求項１の発明では、１相
のクロックパルスＣＫを用い、それを可変分周器で分周
してビットタイミング波Ｔｃを出力するようにしたので
、高精度なビットタイミング波Ｔｃが簡単な回路構成で
得られる。

請求項２の発明では、プログラム制御装置を用いてビッ
トタイミング波Ｔｃを生成するようにしたので、高精度
なビットタイミング波Ｔｃを高速度で得られ、その上、
ハード構成が比較的簡単になるという効果が期待できる
。

【図面の簡単な説明】

第１図は請求項１の発明の実施例を示すクロック再生回
路の構成ブロック図、第２図は従来のクロック再生方法
を示ずクロック再生回路の構成ブロック図、第３図は第
１−図のタイミングチャート、第４図は請求項２の発明
の実施例を示すＤＳＰの構成ブロック図、第５図は第４
図のフローチャート、第６図は第４図への付加回路の図
、第７図は第６図のタイミングチャートである。 １０．３５・・・・・・クロック発生器、］］・・・・
・・可変分周器、１３．１４・・・・・・遅延素子、１
４，１６゜１７．１８−−−−−−ＥＸＯＲ回路、１９
．２０・・曲ＦＦ回路、３０・・・・・・ＲＯＭ、３１
・・・・・・Ｒ，ＡＭ、３２・・・・・・Ｉ１０ボート
、３３・・聞ＡＬＵ、３６・・・・・・制御部、ＣＫ・
・・・・・クロックパルス、Ｒｄ・・曲データ信号、Ｒ
ｚ・・・・・・遅延データ信号、］゛ｃ・・曲ビットタ
イミング波、Ｔｃ・・・・・・逆相ピッＩ・タイミング
波。

Claims (1)

1. 【特許請求の範囲】 １、クロックパルスＣＫを入力してデータ信号Ｒｄに同
   期したビットタイミング波Ｔｃを生成するクロック再生
   方法において、 前記クロックパルスＣＫを所定の分周比Ｎで分周して前
   記ビットタイミング波Ｔｃを直接または間接的に出力す
   る可変分周器を使用し、 前記データ信号Ｒｄの符号変換点と前記ビットタイミン
   グ波Ｔｃの符号変換点との位相を位相比較手段で比較し
   、 前記位相比較手段の出力から、前記ビットタイミング波
   Ｔｃの符号変換点の位相分だけを位相除去手段で取除き
   、 前記位相除去手段の出力に基づき、前記ビットタイミン
   グ波Ｔｃまたはその逆相ビットタイミング波Ｔｃより、
   前記分周比Ｎを変えるためのデータをデータ保持手段で
   検出、保持し、その保持したデータで前記可変分周器の
   分周比Ｎを変えるようにしたことを特徴とするクロック
   再生方法。 ２、クロックパルスＣＫを入力してデータ信号Ｒｄに同
   期したビットタイミング波Ｔｃを生成するクロック再生
   方法において、 前記クロックパルスＣＫに同期して実行されるプログラ
   ム実行回数Ｃの値を演算手段で増分または減分して、そ
   の値と第１のメモリに格納された分周比Ｎとを該演算手
   段で比較し、Ｃ≧Ｎの時はＣ＝０を第２のメモリに格納
   し、Ｃ＜Ｎの時はそのＣの値をそのまま前記第２のメモ
   リに格納する第１のステップと、 前記データ信号Ｒｄとその１クロックパルス前の遅延デ
   ータ信号Ｒｚとを前記演算手段で比較し、Ｒｄ＝Ｒｚの
   場合には、データ信号Ｒｄの値を遅延データ信号Ｒｚの
   値に入れてそのデータ信号Ｒ２の値を前記第２のメモリ
   に格納する格納ステップに進み、Ｒｄ≠Ｒｚの場合には
   、前記第２のメモリに格納されたプログラム実行回数Ｃ
   の値が０か否かを前記演算手段で判断し、Ｃ＝０の時に
   は前記格納ステップへ進み、Ｃ≠０の時にはそのプログ
   ラム実行回数Ｃの値と分周比Ｎ／２とを前記演算手段で
   比較し、Ｃ＜Ｎ／２であればＣ−ｉ（但し、ｉ≧１）を
   求め、Ｃ≧Ｎ／２であれば、Ｃ＋ｉ（但し、ｉ≧１）を
   求め、それらの結果を前記第２のメモリ内のプログラム
   実行回数Ｃに入れた後、前記格納ステップへ進む第２の
   ステップと、 前記プログラム実行回数Ｃの値と前記分周比Ｎ／２とを
   演算手段で比較し、Ｃ＜Ｎ／２の時には前記ビットタイ
   ミング波Ｔｃのレベルを論理“０”（または“１”）、
   Ｃ≧Ｎ／２の時にはそのレベルを論理“１”（または“
   ０”）にする第３のステップとを、 順次実行することを特徴とするクロック再生方法。