JPS61265934A - ビツト同期回路 - Google Patents
ビツト同期回路Info
- Publication number
- JPS61265934A JPS61265934A JP60107057A JP10705785A JPS61265934A JP S61265934 A JPS61265934 A JP S61265934A JP 60107057 A JP60107057 A JP 60107057A JP 10705785 A JP10705785 A JP 10705785A JP S61265934 A JPS61265934 A JP S61265934A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- signal
- circuit
- bandwidth
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルデータ伝送におけるビット同期回
路に関するものである。
路に関するものである。
ビット同期回路は、入力信号であるディジタルデータ伝
送信号から同期タイミング信号を再生し出力するもので
ある。
送信号から同期タイミング信号を再生し出力するもので
ある。
従来から知られたビット同期回路のブロック図が第６図
に示されている。同図において、１はエツジ検出回路、
２は位相比較器、３は帯域ろ波器、４は電圧制御発振器
、５はビットスイッチ回路である。エツジ検出回路ｌで
はディジタルデータ伝送信号（入力信号）ＩＮの立上り
、立下りを検出する。その検出信号と発振器４により発
振した再生信号（出力信号）ＯＵＴとを位相比較器２で
比較し、位相差を出力する０位相差の高周波成分は、ビ
ットスイッチ回路５で帯域幅が設定される帯域ろ波器３
によりカットされ、低周波成分のみが電圧制御発振器４
に入力する。電圧制御発振器４では入力したその位相差
成分をなくすように制御されて再生信号ＯＵＴを発振す
る。電圧制御発振器４からの再生信号ＯＵＴは、上記の
ループを繰返しながら、徐々にディジタルデータ伝送信
号ＩＮの周波数に引込まれ、遂には同期したタイミング
信号ＯＵＴが再生される。
に示されている。同図において、１はエツジ検出回路、
２は位相比較器、３は帯域ろ波器、４は電圧制御発振器
、５はビットスイッチ回路である。エツジ検出回路ｌで
はディジタルデータ伝送信号（入力信号）ＩＮの立上り
、立下りを検出する。その検出信号と発振器４により発
振した再生信号（出力信号）ＯＵＴとを位相比較器２で
比較し、位相差を出力する０位相差の高周波成分は、ビ
ットスイッチ回路５で帯域幅が設定される帯域ろ波器３
によりカットされ、低周波成分のみが電圧制御発振器４
に入力する。電圧制御発振器４では入力したその位相差
成分をなくすように制御されて再生信号ＯＵＴを発振す
る。電圧制御発振器４からの再生信号ＯＵＴは、上記の
ループを繰返しながら、徐々にディジタルデータ伝送信
号ＩＮの周波数に引込まれ、遂には同期したタイミング
信号ＯＵＴが再生される。
このような回路では、ビットスイッチ回路５で設定され
る帯域ろ波器３の帯域幅は定価に設定されるようになっ
ているので、以下のような不都合がある。すなわちビッ
トスイッチ回路５の設定値を小さくし、帯域ろ波器３の
帯域幅を広くすると、引込み時間（同期までの時間）は
速くなるが位相ジッタが多くなってしまう、逆にビット
スイッチ回路５の設定値を大きくし、帯域ろ波器３の帯
域幅を狭くすると、ジッタは少なくなるが引込み時間が
遅くなる。
る帯域ろ波器３の帯域幅は定価に設定されるようになっ
ているので、以下のような不都合がある。すなわちビッ
トスイッチ回路５の設定値を小さくし、帯域ろ波器３の
帯域幅を広くすると、引込み時間（同期までの時間）は
速くなるが位相ジッタが多くなってしまう、逆にビット
スイッチ回路５の設定値を大きくし、帯域ろ波器３の帯
域幅を狭くすると、ジッタは少なくなるが引込み時間が
遅くなる。
第７図は上記回路の位相比較器２に入力するディジタル
データ伝送信号ＩＮと再生信号ＯＵＴとのタイミングチ
ャートを示すものである。帯域ろ波器３のカットオフ周
波数を高くした場合（帯域幅広い）、同図（Ａ）に示す
ように再生信号ＯＵＴはディジタルデータ伝送信号ＩＮ
に早々に引込まれ、同期捕捉点が早く現われるが、ジッ
タが出てしまう、逆に帯域ろ波器３のカットオフを低く
した場合（帯域幅狭い）、同図（Ｂ）に示すようにディ
ジタルデータ伝送信号ＩＮと再生信号ＯＵＴとの同期捕
捉は遅くなってしまう。
データ伝送信号ＩＮと再生信号ＯＵＴとのタイミングチ
ャートを示すものである。帯域ろ波器３のカットオフ周
波数を高くした場合（帯域幅広い）、同図（Ａ）に示す
ように再生信号ＯＵＴはディジタルデータ伝送信号ＩＮ
に早々に引込まれ、同期捕捉点が早く現われるが、ジッ
タが出てしまう、逆に帯域ろ波器３のカットオフを低く
した場合（帯域幅狭い）、同図（Ｂ）に示すようにディ
ジタルデータ伝送信号ＩＮと再生信号ＯＵＴとの同期捕
捉は遅くなってしまう。
本発明は、従来のビット同期回路がもつこれらの欠点を
解決するためのもので、すみやかに同期が取れかつ位相
ジッタが生ずることのないビット同期回路を提供しよう
とするものである。
解決するためのもので、すみやかに同期が取れかつ位相
ジッタが生ずることのないビット同期回路を提供しよう
とするものである。
上記問題点を解決するための手段を第１図を用いて説明
する。
する。
同図に示すように２本発明を適用するビット同期回路は
、伝送入力信号ＩＮの立上り置型下りを検出するエツジ
検出回路ｌと、エツジ検出回路１の検出信号と再生出力
信号ＯＵＴの位相差を出力する位相比較器２と、位相比
較器２の出力位相差の帯域幅を制限する帯域ろ波器３と
、帯域幅を制限された位相差成分を減らすように再生出
力信号ＯＵＴを発振する電圧制御発振器４とを有してい
る。さらに伝送入力信号ＩＮと再生出力信号ＯＵＴとの
同期・非同期を検出する同期検出回路７と、その同期・
非同期により帯域ろ波器３で制限される帯域幅を維持し
又は変化させるように帯域ろ波器３をプログラムコント
ロールする制御回路８とを有している。
、伝送入力信号ＩＮの立上り置型下りを検出するエツジ
検出回路ｌと、エツジ検出回路１の検出信号と再生出力
信号ＯＵＴの位相差を出力する位相比較器２と、位相比
較器２の出力位相差の帯域幅を制限する帯域ろ波器３と
、帯域幅を制限された位相差成分を減らすように再生出
力信号ＯＵＴを発振する電圧制御発振器４とを有してい
る。さらに伝送入力信号ＩＮと再生出力信号ＯＵＴとの
同期・非同期を検出する同期検出回路７と、その同期・
非同期により帯域ろ波器３で制限される帯域幅を維持し
又は変化させるように帯域ろ波器３をプログラムコント
ロールする制御回路８とを有している。
第２図は、第１図に示す回路の位相比較器２に入力する
伝送入力信号ＩＮと再生出力信号ＯＵＴとのタイミング
チャートを示すものである。
伝送入力信号ＩＮと再生出力信号ＯＵＴとのタイミング
チャートを示すものである。
前記のように制御回路８により帯域ろ波器３の帯域幅を
制御できるから、当初は帯域ろ波器３でのカットオフを
高くして（帯域幅広い）引込みを早くする。第２図に示
す同期捕捉点が同期引き込み点で、この後、同期検出回
路７により、同図に示す同期検出点で同期が検出され、
帯域ろ波器３のカットオフ周波数を低く（帯域幅を狭く
）シて、再生出力信号の位相ジッタを小さくすることが
できる。ここで、もし同期捕捉点が存在せず、同期検出
回路７により同期が検出されなかった場合、帯域ろ波器
３のカットオフ周波数を高い（帯域幅広い）まへ維持す
る。
制御できるから、当初は帯域ろ波器３でのカットオフを
高くして（帯域幅広い）引込みを早くする。第２図に示
す同期捕捉点が同期引き込み点で、この後、同期検出回
路７により、同図に示す同期検出点で同期が検出され、
帯域ろ波器３のカットオフ周波数を低く（帯域幅を狭く
）シて、再生出力信号の位相ジッタを小さくすることが
できる。ここで、もし同期捕捉点が存在せず、同期検出
回路７により同期が検出されなかった場合、帯域ろ波器
３のカットオフ周波数を高い（帯域幅広い）まへ維持す
る。
第３図は本発明を適用するビット同期回路で、第１図に
示したブロック図の具体例を示す回路図である。
示したブロック図の具体例を示す回路図である。
同図において、１０１・１０３はＤフリップフロップ、
１０２はＥＸ−ＯＲ（エクスクル−シブオア）ゲート、
１０４はＵ／Ｄ Ｃアップ・ダウン）カウンタ、１０５
はｌ１０（インクリメント・デクリメント）カウンタ、
１０６は２進カウンタ、１０８はインタフェース、１１
０はＣＰＵ（中央演算処理装置）、１０９はパラレルＩ
１０ポートである。Ｄフリップフロップ１０１と ＥＸ
−ＯＲゲート１０２はエツジ検出回路１（第１図参照）
を構成し、Ｄフリップフロップ１０３は位相比較器２を
構成し、Ｕ／Ｄカウンタ１０４は帯域ろ波器３を構成し
、 Ｉ／Ｄカウンタ１０５と２進カウンタ１０６は発振
器４を構成し、インタフェース１０８とＣＰＵｌｌ０と
Ｉ１０ボート１０９はプログラムコントロールするた
めの制御回路８を構成する。
１０２はＥＸ−ＯＲ（エクスクル−シブオア）ゲート、
１０４はＵ／Ｄ Ｃアップ・ダウン）カウンタ、１０５
はｌ１０（インクリメント・デクリメント）カウンタ、
１０６は２進カウンタ、１０８はインタフェース、１１
０はＣＰＵ（中央演算処理装置）、１０９はパラレルＩ
１０ポートである。Ｄフリップフロップ１０１と ＥＸ
−ＯＲゲート１０２はエツジ検出回路１（第１図参照）
を構成し、Ｄフリップフロップ１０３は位相比較器２を
構成し、Ｕ／Ｄカウンタ１０４は帯域ろ波器３を構成し
、 Ｉ／Ｄカウンタ１０５と２進カウンタ１０６は発振
器４を構成し、インタフェース１０８とＣＰＵｌｌ０と
Ｉ１０ボート１０９はプログラムコントロールするた
めの制御回路８を構成する。
以下第４図に示すタイミグチャートを参照しつ〜、第３
図に示した回路の動作を説明する。
図に示した回路の動作を説明する。
第４図において、（ａ）は伝送入力信号ＩＮでクツロク
成分を含まない直列入力のデータである。（ｂ）は回路
の持つクロックＣＬの信号である。（Ｃ）はＤフリップ
フロップ１０１のＱ出力信号、（ｄ）はＥＸ−ＯＲゲー
トの出力信号である。（ｅ）は２進カウンタ１０６の再
生出力信号（再生クロック）ＯＵＴで、Ｄフリップフロ
ップ１０３および同期検出回路７にフィードバックして
入力する。（ｆ）はＤフリップフロップ１０３の回出力
信号、（ｇ）はＵ／Ｄカウンタ１０４のキャリイ出力（
カウントアツプ出力）信号、（ｈ）は同じ＜ Ｕ／Ｄ
カウンタ１０４のボロウ出力（カウントダウン出力）信
号、（ｉ）は Ｉ／Ｄカウンタ１０５の出力信号である
。（ａ）の伝送入力信号ＩＮと （８）の再生出力信号
ＯＵＴは、第２図に示したＩＮ・ＯＵＴと同一のタイミ
ングチャートを拡大して現わしたものである。
成分を含まない直列入力のデータである。（ｂ）は回路
の持つクロックＣＬの信号である。（Ｃ）はＤフリップ
フロップ１０１のＱ出力信号、（ｄ）はＥＸ−ＯＲゲー
トの出力信号である。（ｅ）は２進カウンタ１０６の再
生出力信号（再生クロック）ＯＵＴで、Ｄフリップフロ
ップ１０３および同期検出回路７にフィードバックして
入力する。（ｆ）はＤフリップフロップ１０３の回出力
信号、（ｇ）はＵ／Ｄカウンタ１０４のキャリイ出力（
カウントアツプ出力）信号、（ｈ）は同じ＜ Ｕ／Ｄ
カウンタ１０４のボロウ出力（カウントダウン出力）信
号、（ｉ）は Ｉ／Ｄカウンタ１０５の出力信号である
。（ａ）の伝送入力信号ＩＮと （８）の再生出力信号
ＯＵＴは、第２図に示したＩＮ・ＯＵＴと同一のタイミ
ングチャートを拡大して現わしたものである。
伝送入力信号ＩＮ（ａ）は、Ｄフリップフロップ１０１
のＤ端子に入力し、クロックＣＬの信号（ｂ）の立上り
でセットされて、ゲート信号（ｃ）をつくる。このゲー
ト信号（Ｃ）は、伝送入力信号ＩＮ（ａ）とともにＥＸ
−ＯＲゲート１０２に加えられ６、 ＥＸ−ＯＲゲー）
１０２（７）出力（ｄ）は、データの立上り立下りを示
し、Ｄフリー２プフロップ１０３のクロック端子Ｔに与
えられる。同じくＤフリップフロップ１０３のＤ端子に
は再生クロック（ｅ）が加えられており、反転出力ζ端
子の信号（ｆ）は（ｄ）の立上りでセットされて、 Ｕ
／Ｄカウンタ１０４のＵ／Ｄ端子に与えられる。 Ｕ／
Ｄカウンタ１０４は、キャリイ（ｇ）、ポロウ（ｈ）を
発生させるためのカウント値がＩ１０ボート１０９によ
りバイナリな値で、Ａ、Ｂ、Ｃ，Ｄ端子から設定される
。そして（ｆ）を設定値までカウントアツプまたはカウ
ントダウンすることにより発生するキャリイ（ｇ）また
はポロウ（ｈ）＠号は、Ｉ／Ｄカウンタ１０５のＩ Ｎ
ＣＲＥＭＥＮＴ、 ＤＥＣＲＥＭＥＮ↑端子に夫々与え
られる。 Ｉ／Ｄカウンタ１０５の出力（ｉ）は２進
カウンタ１０６によって分周され、再生クロック（ｅ）
になる。
のＤ端子に入力し、クロックＣＬの信号（ｂ）の立上り
でセットされて、ゲート信号（ｃ）をつくる。このゲー
ト信号（Ｃ）は、伝送入力信号ＩＮ（ａ）とともにＥＸ
−ＯＲゲート１０２に加えられ６、 ＥＸ−ＯＲゲー）
１０２（７）出力（ｄ）は、データの立上り立下りを示
し、Ｄフリー２プフロップ１０３のクロック端子Ｔに与
えられる。同じくＤフリップフロップ１０３のＤ端子に
は再生クロック（ｅ）が加えられており、反転出力ζ端
子の信号（ｆ）は（ｄ）の立上りでセットされて、 Ｕ
／Ｄカウンタ１０４のＵ／Ｄ端子に与えられる。 Ｕ／
Ｄカウンタ１０４は、キャリイ（ｇ）、ポロウ（ｈ）を
発生させるためのカウント値がＩ１０ボート１０９によ
りバイナリな値で、Ａ、Ｂ、Ｃ，Ｄ端子から設定される
。そして（ｆ）を設定値までカウントアツプまたはカウ
ントダウンすることにより発生するキャリイ（ｇ）また
はポロウ（ｈ）＠号は、Ｉ／Ｄカウンタ１０５のＩ Ｎ
ＣＲＥＭＥＮＴ、 ＤＥＣＲＥＭＥＮ↑端子に夫々与え
られる。 Ｉ／Ｄカウンタ１０５の出力（ｉ）は２進
カウンタ１０６によって分周され、再生クロック（ｅ）
になる。
Ｕ／Ｄカウンタ１０４の設定値を定めるＩ１０ポート１
０９のバイナリな値は、ＣＰＵｌｌ０の制御指令により
定められる。すなわちＣＰＵｌｌ０のＲＯＭエリアには
第５図のフローチャートで示すようなプログラムが記憶
されており、この手順によりプログラムコントロールが
される。
０９のバイナリな値は、ＣＰＵｌｌ０の制御指令により
定められる。すなわちＣＰＵｌｌ０のＲＯＭエリアには
第５図のフローチャートで示すようなプログラムが記憶
されており、この手順によりプログラムコントロールが
される。
先ずＩ１０ポート１０９に対し４ビツト（Ａ、Ｂ、Ｃ，
Ｄ）の２進数αをカウンタ１０４にセットするよう指令
する（スッテブ５１）、設定されたαで回路が動作して
できた再生クッロクＯＵＴは、同期検出回路７により伝
送入力信号ＩＮとの同期捕捉が検出され、検出信号はイ
ンタフェース１０８経由してＣＰＵｌｌ０に入力する。
Ｄ）の２進数αをカウンタ１０４にセットするよう指令
する（スッテブ５１）、設定されたαで回路が動作して
できた再生クッロクＯＵＴは、同期検出回路７により伝
送入力信号ＩＮとの同期捕捉が検出され、検出信号はイ
ンタフェース１０８経由してＣＰＵｌｌ０に入力する。
同期捕捉が検出されるまではαのまへで回路は動作し、
同期捕捉が検出されたら（ステップ５２）、２進数αを
２進数βに増やすようにＩ１０ボー） 、１０９に指令
する（ステップ５３）、βに設定された回′路が動作し
てできた再生クッロクＯＵＴの同期検出をし、同期はず
れが検出できなければそのまへβを維持し、同期はずれ
があればちとに戻る（ステップ５４）。
同期捕捉が検出されたら（ステップ５２）、２進数αを
２進数βに増やすようにＩ１０ボー） 、１０９に指令
する（ステップ５３）、βに設定された回′路が動作し
てできた再生クッロクＯＵＴの同期検出をし、同期はず
れが検出できなければそのまへβを維持し、同期はずれ
があればちとに戻る（ステップ５４）。
以上説明したように、本発明のビット同期回路は、帯域
幅をプログラムコントロールをすることにより、すみや
かに同期が取れ、かつジッタを少なくできるという利点
がある。
幅をプログラムコントロールをすることにより、すみや
かに同期が取れ、かつジッタを少なくできるという利点
がある。
第１図は本発明を適用するビット同期回路の基本構成を
示すブロック図、第２図はその動作タイミングチャート
図、第３図は本発明のビット同期回路の具体例を示すブ
ロック図、第４図はその動作タイミングチャート図、第
５図は制御回路のフローチャート図、第６図は従来のビ
ット同期回路のブロック図、第７図はそのタイミングチ
ャート図である。 １ 、、、、、エツジ検出回路、２ 、、、、、位相比
較器、３ 、、、、、帯域ろ波器、４．、、、、電圧制
御発振器、７・・・・・同期検出回路、８・・・・・制
御回路・第６図 第４図
示すブロック図、第２図はその動作タイミングチャート
図、第３図は本発明のビット同期回路の具体例を示すブ
ロック図、第４図はその動作タイミングチャート図、第
５図は制御回路のフローチャート図、第６図は従来のビ
ット同期回路のブロック図、第７図はそのタイミングチ
ャート図である。 １ 、、、、、エツジ検出回路、２ 、、、、、位相比
較器、３ 、、、、、帯域ろ波器、４．、、、、電圧制
御発振器、７・・・・・同期検出回路、８・・・・・制
御回路・第６図 第４図
Claims (1)
- １、伝送入力信号の立上り・立下りを検出するエッジ検
出回路と、その検出信号と再生出力信号の位相差を出力
する位相比較器と、その位相差の帯域幅を制限する帯域
ろ波器と、帯域幅を制限された位相差成分を減らすよう
に前記再生出力信号を発振する発振器と、前記伝送入力
信号と前記再生出力信号との同期・非同期を検出する同
期検出回路と、その同期・非同期により前記帯域幅を維
持し又は変化させるように前記帯域ろ波器を制御する制
御回路とを有することを特徴とするビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107057A JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107057A JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61265934A true JPS61265934A (ja) | 1986-11-25 |
| JPH0320180B2 JPH0320180B2 (ja) | 1991-03-18 |
Family
ID=14449404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107057A Granted JPS61265934A (ja) | 1985-05-21 | 1985-05-21 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265934A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63309024A (ja) * | 1987-04-17 | 1988-12-16 | サントル・ナシオナル・デチュド・スパシアル | 短期および長期の時間測定のための著しく一定した安定性を有する時間標準装置 |
| JPH02211736A (ja) * | 1989-02-10 | 1990-08-23 | Nec Corp | クロック同期回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162526A (en) * | 1981-03-30 | 1982-10-06 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS58170145A (ja) * | 1982-03-15 | 1983-10-06 | トムソン−セ−エスエフ | デイジタル伝送におけるクロツク周波数再生中継装置 |
-
1985
- 1985-05-21 JP JP60107057A patent/JPS61265934A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162526A (en) * | 1981-03-30 | 1982-10-06 | Fujitsu Ltd | Phase synchronizing circuit |
| JPS58170145A (ja) * | 1982-03-15 | 1983-10-06 | トムソン−セ−エスエフ | デイジタル伝送におけるクロツク周波数再生中継装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63309024A (ja) * | 1987-04-17 | 1988-12-16 | サントル・ナシオナル・デチュド・スパシアル | 短期および長期の時間測定のための著しく一定した安定性を有する時間標準装置 |
| JPH02211736A (ja) * | 1989-02-10 | 1990-08-23 | Nec Corp | クロック同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320180B2 (ja) | 1991-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5525935A (en) | High-speed bit synchronizer with multi-stage control structure | |
| JPH08228147A (ja) | クロック発生器を制御する方法、位相検出器及びｐｌｌ | |
| KR950008461B1 (ko) | Nrz 데이터 비트 동기 장치 | |
| JPS6194429A (ja) | 位相同期回路 | |
| EP0290851A2 (en) | Synchronizing clock signal generator | |
| KR880000676B1 (ko) | 입력신호와 발진기의 출력신호의 위상을 동기화시키는 방법 및 장치 | |
| JPS61265934A (ja) | ビツト同期回路 | |
| JP2531614B2 (ja) | Ｐｌｌ装置 | |
| JP2002198807A (ja) | Ｐｌｌ回路および光通信受信装置 | |
| JPH0213150A (ja) | 復調クロック生成回路 | |
| JP2000040957A (ja) | Ｐｌｌ回路 | |
| JPH0256134A (ja) | クロック再生方式 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JP2560113B2 (ja) | データ復調回路 | |
| JPH08331085A (ja) | ディジタル位相同期回路及びこれを用いたデータ受信回路 | |
| JPS6058619B2 (ja) | クロツク信号再生方式 | |
| JPH08335932A (ja) | 局間クロック同期回路 | |
| JPH0583240A (ja) | クロツク再生回路 | |
| JP2000101554A (ja) | サンプリングクロック再生回路 | |
| JPH07201137A (ja) | 位相同期ループのロック検出方法及びロック検出装置 | |
| JPH0267034A (ja) | ビット同期回路 | |
| JPH1069711A (ja) | 位相ロックループの周波数引込み方式 | |
| JPH0236630A (ja) | ビット位相同期回路 | |
| JPS5967730A (ja) | Ｐｌｌ回路 | |
| JPS5989052A (ja) | ビツト同期回路 |