JPH0583240A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPH0583240A JPH0583240A JP3239874A JP23987491A JPH0583240A JP H0583240 A JPH0583240 A JP H0583240A JP 3239874 A JP3239874 A JP 3239874A JP 23987491 A JP23987491 A JP 23987491A JP H0583240 A JPH0583240 A JP H0583240A
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Abstract
(57)【要約】
【目的】光加入者装置において受信バースト信号を基に
クロック信号を作成するクロック再生回路に関し、、経
時変化や電圧変動で入力バーストに対して位相が変動し
ない安定なクロックを再生することを目的とする。 【構成】受信バースト信号からプリアンブル信号のみを
抽出するプリアンブル抽出回路１と、バーストの最終ビ
ットで立ち下がるフレーム信号を抽出するフレーム抽出
回路３とを有し、プリアンブル信号と電圧制御発振器24
の出力との位相比較を行って位相差に比例する制御電圧
で制御する比例位相比較器21と、電圧制御発振器の分周
出力とフレーム信号との位相を比較して位相の進み遅れ
に対応して“０”“１”の制御電圧で制御する積分位相
比較器26とで、電圧制御発振器24を比例積分制御する。
または、プリアンブル信号の代わりにフレーム信号を比
例位相比較器21に入力し、比例積分制御の二重ループに
よるＰＬＬを用いる構成である。
クロック信号を作成するクロック再生回路に関し、、経
時変化や電圧変動で入力バーストに対して位相が変動し
ない安定なクロックを再生することを目的とする。 【構成】受信バースト信号からプリアンブル信号のみを
抽出するプリアンブル抽出回路１と、バーストの最終ビ
ットで立ち下がるフレーム信号を抽出するフレーム抽出
回路３とを有し、プリアンブル信号と電圧制御発振器24
の出力との位相比較を行って位相差に比例する制御電圧
で制御する比例位相比較器21と、電圧制御発振器の分周
出力とフレーム信号との位相を比較して位相の進み遅れ
に対応して“０”“１”の制御電圧で制御する積分位相
比較器26とで、電圧制御発振器24を比例積分制御する。
または、プリアンブル信号の代わりにフレーム信号を比
例位相比較器21に入力し、比例積分制御の二重ループに
よるＰＬＬを用いる構成である。
Description
【０００１】
【産業上の利用分野】本発明は、光加入者装置において
受信バースト信号をもとにクロック信号を作成するクロ
ック再生回路に関する。
受信バースト信号をもとにクロック信号を作成するクロ
ック再生回路に関する。
【０００２】
【従来の技術】光加入者装置は、一本の光伝送路で局
（ＯＣＵ）と加入者（ＤＳＢ）を結び、時分割で局→加
入者、加入者→局の間のデジタル信号の伝送を交互にバ
ースト的に行うピンポン伝送方式の伝送装置である。こ
のような伝送システムにおいては、ＯＣＵでは局内基準
クロックから生成した送信クロックに同期させてデータ
を送信し、ＤＳＵでは受信バーストから送信クロックを
再生して送信クロックに同期したクロック信号を作成
し、受信データの読取りとＯＣＵへの上りバーストの同
期に用いる。また、ＯＳＵでは、位相がまちまちな各Ｄ
ＳＵからの受信データを正しく識別するために、それぞ
れの受信バースト信号に位相同期したクロック信号を再
生する必要がある。
（ＯＣＵ）と加入者（ＤＳＢ）を結び、時分割で局→加
入者、加入者→局の間のデジタル信号の伝送を交互にバ
ースト的に行うピンポン伝送方式の伝送装置である。こ
のような伝送システムにおいては、ＯＣＵでは局内基準
クロックから生成した送信クロックに同期させてデータ
を送信し、ＤＳＵでは受信バーストから送信クロックを
再生して送信クロックに同期したクロック信号を作成
し、受信データの読取りとＯＣＵへの上りバーストの同
期に用いる。また、ＯＳＵでは、位相がまちまちな各Ｄ
ＳＵからの受信データを正しく識別するために、それぞ
れの受信バースト信号に位相同期したクロック信号を再
生する必要がある。
【０００３】図３は、本発明が対象とするバースト信号
を示す図である。図に示す如く、伝送信号は局側から加
入者側へ送られる信号（下りフレーム）は、プリアンブ
ル等の信号と、それに続く加入者系装置（ＤＳＵ）への
制御情報とからなるバースト信号であり、バーストの周
期の間欠期に、加入者側から局に対して送信する信号
（上りフレーム）が伝送される構成になっている。な
お、フレーム同期は局側が持つ基準信号を分周して生成
されたものであり、プリアンブル等の周期も基準信号に
等しい。
を示す図である。図に示す如く、伝送信号は局側から加
入者側へ送られる信号（下りフレーム）は、プリアンブ
ル等の信号と、それに続く加入者系装置（ＤＳＵ）への
制御情報とからなるバースト信号であり、バーストの周
期の間欠期に、加入者側から局に対して送信する信号
（上りフレーム）が伝送される構成になっている。な
お、フレーム同期は局側が持つ基準信号を分周して生成
されたものであり、プリアンブル等の周期も基準信号に
等しい。
【０００４】このような、受信バースト信号から局側の
基準信号に同期したクロックを再生するクロック再生回
路として、位相同期発振器を用いた下記の方式が提案さ
れている。
基準信号に同期したクロックを再生するクロック再生回
路として、位相同期発振器を用いた下記の方式が提案さ
れている。
【０００５】即ち、その位相同期発振器は、周波数が安
定な水晶発振器等のＭＥ素子を有する電圧制御発振器
（ＶＣＸＯ）を用い、その発振周波数が送信側の基準ク
ロック周波数に厳密に一致するように予め制御電圧にオ
フセットを与えておき、位相同期発振器への入力断時に
は基準信号と同一周波数で自走発振するようにする。そ
して、プリアンブル抽出回路を用いて受信バースト信号
からプリアンブル信号のみを抽出して、該抽出したプリ
アンブル信号のみを位相同期発振器に入力してその他の
時には入力断とし、該プリアンブル信号とＶＣＸＯの出
力と位相比較して位相差に比例した制御電圧でＶＣＸＯ
の発振出力の位相を変化させ比例制御形のＰＬＬにより
位相の合わせ込みを行い、プリアンブル期間以外は位相
同期発振器を制御電圧のオフセットにより自走させて、
全期間を通じて局側の基準信号に位相同期した連続クロ
ックを生成させるようにしたものである。
定な水晶発振器等のＭＥ素子を有する電圧制御発振器
（ＶＣＸＯ）を用い、その発振周波数が送信側の基準ク
ロック周波数に厳密に一致するように予め制御電圧にオ
フセットを与えておき、位相同期発振器への入力断時に
は基準信号と同一周波数で自走発振するようにする。そ
して、プリアンブル抽出回路を用いて受信バースト信号
からプリアンブル信号のみを抽出して、該抽出したプリ
アンブル信号のみを位相同期発振器に入力してその他の
時には入力断とし、該プリアンブル信号とＶＣＸＯの出
力と位相比較して位相差に比例した制御電圧でＶＣＸＯ
の発振出力の位相を変化させ比例制御形のＰＬＬにより
位相の合わせ込みを行い、プリアンブル期間以外は位相
同期発振器を制御電圧のオフセットにより自走させて、
全期間を通じて局側の基準信号に位相同期した連続クロ
ックを生成させるようにしたものである。
【０００６】
【発明が解決しようとする課題】上記従来の方法では、
データ信号期間およびバースト間欠期間には、位相同期
発振器の制御ループには受信した基準信号を入力せず予
め設定してあるオフセット制御電圧により電圧制御発振
器を自走発振させるようにしたので、温度変化等の環境
条件の変化、装置の電源変動、内蔵する電圧制御発振器
の経時変化、送信側の基準周波数の変化等で、電圧制御
発振器の自走発振周波数が次第に変化すると出力クロッ
ク信号の位相が回り（定常位相誤差が変化し）データの
読取りができなくなる恐れがあった。
データ信号期間およびバースト間欠期間には、位相同期
発振器の制御ループには受信した基準信号を入力せず予
め設定してあるオフセット制御電圧により電圧制御発振
器を自走発振させるようにしたので、温度変化等の環境
条件の変化、装置の電源変動、内蔵する電圧制御発振器
の経時変化、送信側の基準周波数の変化等で、電圧制御
発振器の自走発振周波数が次第に変化すると出力クロッ
ク信号の位相が回り（定常位相誤差が変化し）データの
読取りができなくなる恐れがあった。
【０００７】本発明はこれらの問題点に鑑みて創出され
たもので、経時変化や電圧変動で入力バーストに対して
位相が変動しない位相同期発振器を有するクロック再生
回路を提供することを目的とする。
たもので、経時変化や電圧変動で入力バーストに対して
位相が変動しない位相同期発振器を有するクロック再生
回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は、本発明のクロッ
ク再生回路の第一実施例構成図、図２は、本発明のクロ
ック再生回路の第二実施例構成図である。
ク再生回路の第一実施例構成図、図２は、本発明のクロ
ック再生回路の第二実施例構成図である。
【０００９】上記問題点を解決するため本発明のクロッ
ク再生回路は図１に示すように、送信クロック周期で
“１”“０”を繰り返すプリアンブル信号と、任意ビッ
トで“１”“０”がランダムに変化して最終ビットが
“１”で終わるデータ信号とからなる受信バースト信号
からクロック信号を再生するクロック再生回路であっ
て、受信バースト信号からプリアンブル信号のみを抽出
するプリアンブル抽出回路１と、最終ビットに対応する
タイミングで反転するバースト周期のフレーム信号を抽
出するフレーム抽出回路３と、該抽出されたプリアンブ
ル信号と電圧制御発振器24の出力との位相比較を行って
位相差に比例する制御電圧を出力する比例位相比較器21
と、電圧制御発振器の分周出力とフレーム信号との位相
を比較して位相の進み遅れに対応して“０”“１”の制
御電圧を出力する積分位相比較器26と、両位相比較器の
出力により制御され、前記受信バースト信号に位相同期
した発振周波数を出力する電圧制御発振器24とを有する
構成であり、また、図２に示すように、受信バースト信
号から、最終ビットに対応するタイミングで反転するバ
ースト周期のフレーム信号を抽出するフレーム抽出回路
３と、該フレーム信号と電圧制御発振器24' の出力との
位相を比較して位相差に比例する制御電圧を出力する比
例位相比較器21' と、該フレーム信号と電圧制御発振器
24' の分周出力との位相を比較して位相の進み遅れに対
応して“０”“１”の制御電圧を出力する積分位相比較
器26と、両位相比較器の出力により制御され、前記受信
バースト信号に位相同期した発振周波数を出力する電圧
制御発振器24' とを有する構成である。
ク再生回路は図１に示すように、送信クロック周期で
“１”“０”を繰り返すプリアンブル信号と、任意ビッ
トで“１”“０”がランダムに変化して最終ビットが
“１”で終わるデータ信号とからなる受信バースト信号
からクロック信号を再生するクロック再生回路であっ
て、受信バースト信号からプリアンブル信号のみを抽出
するプリアンブル抽出回路１と、最終ビットに対応する
タイミングで反転するバースト周期のフレーム信号を抽
出するフレーム抽出回路３と、該抽出されたプリアンブ
ル信号と電圧制御発振器24の出力との位相比較を行って
位相差に比例する制御電圧を出力する比例位相比較器21
と、電圧制御発振器の分周出力とフレーム信号との位相
を比較して位相の進み遅れに対応して“０”“１”の制
御電圧を出力する積分位相比較器26と、両位相比較器の
出力により制御され、前記受信バースト信号に位相同期
した発振周波数を出力する電圧制御発振器24とを有する
構成であり、また、図２に示すように、受信バースト信
号から、最終ビットに対応するタイミングで反転するバ
ースト周期のフレーム信号を抽出するフレーム抽出回路
３と、該フレーム信号と電圧制御発振器24' の出力との
位相を比較して位相差に比例する制御電圧を出力する比
例位相比較器21' と、該フレーム信号と電圧制御発振器
24' の分周出力との位相を比較して位相の進み遅れに対
応して“０”“１”の制御電圧を出力する積分位相比較
器26と、両位相比較器の出力により制御され、前記受信
バースト信号に位相同期した発振周波数を出力する電圧
制御発振器24' とを有する構成である。
【００１０】
【作用】第一の発明では、フレーム抽出回路３によりバ
ースト周期に同期したフレーム信号を抽出し、該抽出し
たフレーム信号を用いて、電圧制御発振器24の分周出力
との間で積分制御を行うので、定常位相誤差を低減する
ことが可能となり経時変化等により自走発振の周波数が
変動した時の位相回りが低減する。従って、安定なクロ
ックを得ることができる。また、第二の発明において
は、受信クロックを分周したバースト信号と同一位相関
係にあるフレーム信号だけを用いて、同様に分周したＶ
ＣＯ出力との間で１フレームに一回の位相比較を比例位
相比較器21'と積分位相比較器26とで行って比例積分制
御ループで位相合わせするのでバースト間欠期間等を意
識することなく受信データに位相同期したクロック信号
を得ることができる。
ースト周期に同期したフレーム信号を抽出し、該抽出し
たフレーム信号を用いて、電圧制御発振器24の分周出力
との間で積分制御を行うので、定常位相誤差を低減する
ことが可能となり経時変化等により自走発振の周波数が
変動した時の位相回りが低減する。従って、安定なクロ
ックを得ることができる。また、第二の発明において
は、受信クロックを分周したバースト信号と同一位相関
係にあるフレーム信号だけを用いて、同様に分周したＶ
ＣＯ出力との間で１フレームに一回の位相比較を比例位
相比較器21'と積分位相比較器26とで行って比例積分制
御ループで位相合わせするのでバースト間欠期間等を意
識することなく受信データに位相同期したクロック信号
を得ることができる。
【００１１】
【実施例】以下添付図により本発明の実施例を説明す
る。図１は本発明のクロック再生回路の第一実施例構成
図、図２は本発明のクロック再生回路の第二実施例構成
図、図３は本発明のクロック再生回路が対象とする伝送
信号と抽出フレーム信号を示す図である。
る。図１は本発明のクロック再生回路の第一実施例構成
図、図２は本発明のクロック再生回路の第二実施例構成
図、図３は本発明のクロック再生回路が対象とする伝送
信号と抽出フレーム信号を示す図である。
【００１２】図３に示す如く、本発明のクロック再生回
路が対象とする受信バースト信号は、バースト周期２．
５ｍｓで繰り返され、継続時間が1.25ｍｓより若干短
く、ビットレートは数１０Ｍｂ／Ｓであり、バーストの
最初の数ビット（図では８ビット）で“１”“０”が交
互に繰り返すプリアンブル信号と、その後に引き続き
“１”“０”の出現がデータに従ってランダムに変化
し、最終ビットが必ず“１”であるデータ信号とからな
る。なお、データ信号の“１”連続、または“０”連続
の期間は例えば６０ビット以内等に制限されているもの
とする。
路が対象とする受信バースト信号は、バースト周期２．
５ｍｓで繰り返され、継続時間が1.25ｍｓより若干短
く、ビットレートは数１０Ｍｂ／Ｓであり、バーストの
最初の数ビット（図では８ビット）で“１”“０”が交
互に繰り返すプリアンブル信号と、その後に引き続き
“１”“０”の出現がデータに従ってランダムに変化
し、最終ビットが必ず“１”であるデータ信号とからな
る。なお、データ信号の“１”連続、または“０”連続
の期間は例えば６０ビット以内等に制限されているもの
とする。
【００１３】図１の第一の実施例のクロック再生回路
は、プリアンブル抽出回路１、比例位相比較器21、低域
フイルタル22、オフセット設定回路23、電圧制御水晶発
振器(VCXO)24、1/Ｎ分周器25、加算器26、１／Ｎ分周器
28、積分位相比較器26、低域フィルタ27、フレーム抽出
回路３とを有する。
は、プリアンブル抽出回路１、比例位相比較器21、低域
フイルタル22、オフセット設定回路23、電圧制御水晶発
振器(VCXO)24、1/Ｎ分周器25、加算器26、１／Ｎ分周器
28、積分位相比較器26、低域フィルタ27、フレーム抽出
回路３とを有する。
【００１４】プリアンブル抽出回路１は、単安定マルチ
バイブレータとリトリガブル単安定マルチバイブレータ
とを主体とした論理回路で、受信バースト信号が入力さ
れ、プリアンブル信号だけをそのまま通過させて出力
し、データ信号期間およびバースト間欠期間（ＤＳＵか
ら局側に上りバーストが送信される期間）は、“０”を
出力する回路である。
バイブレータとリトリガブル単安定マルチバイブレータ
とを主体とした論理回路で、受信バースト信号が入力さ
れ、プリアンブル信号だけをそのまま通過させて出力
し、データ信号期間およびバースト間欠期間（ＤＳＵか
ら局側に上りバーストが送信される期間）は、“０”を
出力する回路である。
【００１５】比例位相比較器21には、ＶＣＸＯ24の発振
出力を分周器６で１／Ｎ分周（Ｎは整数）した比較信号
が連続して入力されており、プリアンブル抽出回路１か
らのプリアンブル信号( 送信クロック周期で交互に
“１”“０”の値をとる) がプリアンブル期間だけ入力
されると、この間は両信号の位相差に対応してデューテ
イ比が変化するパルスを出力する。両信号に位相差が無
く完全に位相同期している時、および比較信号のみが入
力しているときは、比例位相比較器21が出力するパルス
のデューテイ比は50％であり、両信号の位相差の正負に
従って位相差に比例してデューテイ比が増減する。
出力を分周器６で１／Ｎ分周（Ｎは整数）した比較信号
が連続して入力されており、プリアンブル抽出回路１か
らのプリアンブル信号( 送信クロック周期で交互に
“１”“０”の値をとる) がプリアンブル期間だけ入力
されると、この間は両信号の位相差に対応してデューテ
イ比が変化するパルスを出力する。両信号に位相差が無
く完全に位相同期している時、および比較信号のみが入
力しているときは、比例位相比較器21が出力するパルス
のデューテイ比は50％であり、両信号の位相差の正負に
従って位相差に比例してデューテイ比が増減する。
【００１６】比例位相比較器21の出力は低域フイルタ22
で積分されて位相差に比例した平均電圧が求められ、オ
ペアンプからなるオフセット設定回路23の非反転入力に
入力する。オフセット設定回路23の反転入力には後述す
るオフセット電圧Ｖｏが加えられており、両入力の差を
所定に増幅した制御電圧を発生する。この制御電圧は、
加算器29を介してＶＣＸＯ24に印加され発振周波数を制
御する。このオフセット電圧Ｖｏは、比例位相比較器21
の出力がデューテイ比５０パーセントのときに、ＶＣＸ
Ｏ24の発振周波数が入力信号のＮ倍の公称周波数に数ｐ
ｐｍの精度で正確に一致するように予め設定しておく。
送信クロックは、局の基準クロックから生成されたもの
で周波数は安定しており常に同一周波数なので、受信側
では水晶等のＭＥ素子を用いた可変幅の小さい高安定度
のＶＣＸＯ24を使用でき、オフセット設定回路を調整す
ることによって発振周波数を数ＰＰＭの精度で送信クロ
ックに対応した公称周波数に合わせることができる。
で積分されて位相差に比例した平均電圧が求められ、オ
ペアンプからなるオフセット設定回路23の非反転入力に
入力する。オフセット設定回路23の反転入力には後述す
るオフセット電圧Ｖｏが加えられており、両入力の差を
所定に増幅した制御電圧を発生する。この制御電圧は、
加算器29を介してＶＣＸＯ24に印加され発振周波数を制
御する。このオフセット電圧Ｖｏは、比例位相比較器21
の出力がデューテイ比５０パーセントのときに、ＶＣＸ
Ｏ24の発振周波数が入力信号のＮ倍の公称周波数に数ｐ
ｐｍの精度で正確に一致するように予め設定しておく。
送信クロックは、局の基準クロックから生成されたもの
で周波数は安定しており常に同一周波数なので、受信側
では水晶等のＭＥ素子を用いた可変幅の小さい高安定度
のＶＣＸＯ24を使用でき、オフセット設定回路を調整す
ることによって発振周波数を数ＰＰＭの精度で送信クロ
ックに対応した公称周波数に合わせることができる。
【００１７】フレーム抽出回路３は、リトリガブル単安
定マルチバイブレータからなる。リトリガブル単安定マ
ルチバイブレータ３は、Ａ入力の立下りでトリガされて
Ｑ出力が"H" となり、予め設定した時間幅τ2 の"H" パ
ルスを発生する。そして、出力"H" の期間内にＡ入力に
再度立下りがあるとこれによってリトリガされて、リト
リガから改めて出力パルス幅が規定される。このパルス
幅τ2 を受信データ信号の“０”連続ビット数または
“１”連続ビット数に対応する時間より若干長い固定時
間に設定し、Ａ入力に受信バースト信号を入力すること
によって、プリアンブル信号の最初の立下りで出力が
"H" となり、以後データ信号（バーストの最後に付加さ
れるＣＲＣビットも含む）にランダムに存在する立下り
でリトリガされて、最終ビットの立下りによって最後に
リトリガされて所定時間τ2 後に"L"となる。即ち、図
３に示す如く (受信バースト信号期間＋τ2 ) 期間の間
"H" になり、バースト周期に一回だけ受信クロックに同
期して立下るフレーム信号を出力する回路である。この
フレーム信号を積分位相比較器26に入力する。一方ＶＣ
ＸＯ24の発振周波数をバースト周期（フレーム周期）に
等しくするために１／Ｍ分周器28で１／Ｍ分周して積分
位相比較器26に帰還して、フレーム信号の立下りと位相
比較を行う。積分位相比較器28は、例えばＤ形フリップ
フロップ回路で構成され、データ入力にフレーム信号
が、クロック入力にＶＣＸＯ出力を１／Ｍ分周した比較
信号が入力され、比較信号の立上りのタイミング時のフ
レーム信号の値に応じて“０”または“１”を出力す
る。即ち、フレーム信号の立下りと比較信号の立上りの
位相を比較して、その進み遅れに応じて“０”または
“１”を出力する。
定マルチバイブレータからなる。リトリガブル単安定マ
ルチバイブレータ３は、Ａ入力の立下りでトリガされて
Ｑ出力が"H" となり、予め設定した時間幅τ2 の"H" パ
ルスを発生する。そして、出力"H" の期間内にＡ入力に
再度立下りがあるとこれによってリトリガされて、リト
リガから改めて出力パルス幅が規定される。このパルス
幅τ2 を受信データ信号の“０”連続ビット数または
“１”連続ビット数に対応する時間より若干長い固定時
間に設定し、Ａ入力に受信バースト信号を入力すること
によって、プリアンブル信号の最初の立下りで出力が
"H" となり、以後データ信号（バーストの最後に付加さ
れるＣＲＣビットも含む）にランダムに存在する立下り
でリトリガされて、最終ビットの立下りによって最後に
リトリガされて所定時間τ2 後に"L"となる。即ち、図
３に示す如く (受信バースト信号期間＋τ2 ) 期間の間
"H" になり、バースト周期に一回だけ受信クロックに同
期して立下るフレーム信号を出力する回路である。この
フレーム信号を積分位相比較器26に入力する。一方ＶＣ
ＸＯ24の発振周波数をバースト周期（フレーム周期）に
等しくするために１／Ｍ分周器28で１／Ｍ分周して積分
位相比較器26に帰還して、フレーム信号の立下りと位相
比較を行う。積分位相比較器28は、例えばＤ形フリップ
フロップ回路で構成され、データ入力にフレーム信号
が、クロック入力にＶＣＸＯ出力を１／Ｍ分周した比較
信号が入力され、比較信号の立上りのタイミング時のフ
レーム信号の値に応じて“０”または“１”を出力す
る。即ち、フレーム信号の立下りと比較信号の立上りの
位相を比較して、その進み遅れに応じて“０”または
“１”を出力する。
【００１８】この比較信号を所定の時定数の低域フィル
タ27を介して、加算器29に入力し、先に求めた比例位相
比較器からの比例制御電圧に所定の比率で加算する。そ
してこの、加算結果の制御電圧がＶＣＸＯ24の制御電圧
となる。このようにすることにより、もともと数PPM の
オーダで合致してはいるものの、温度や経時変化等で若
干公称周波数が変化した場合でも、積分制御ループの作
用により、位相の回転を一層厳密に抑えこむことがで
き、安定なクロック再生回路が得られる。
タ27を介して、加算器29に入力し、先に求めた比例位相
比較器からの比例制御電圧に所定の比率で加算する。そ
してこの、加算結果の制御電圧がＶＣＸＯ24の制御電圧
となる。このようにすることにより、もともと数PPM の
オーダで合致してはいるものの、温度や経時変化等で若
干公称周波数が変化した場合でも、積分制御ループの作
用により、位相の回転を一層厳密に抑えこむことがで
き、安定なクロック再生回路が得られる。
【００１９】次に、図２により、第二の発明の実施例を
説明する。第一の実施例におけるプリアンブル抽出回路
を用いず、フレーム抽出回路３で送信クロック周波数を
１／Ｍ' 分周したバースト周期を持つフレーム信号だけ
で基準クロックに同期した再生クロックを生成するもの
である。即ち、図２において、リトリガモノマルチから
なるフレーム抽出回路３の出力を、比例位相比較器21'
と積分位相比較器26とに入力し、一方、ＶＣＸＯ24' の
出力を１／Ｍ' 分周器30でフレーム信号と同一周波数に
分周した比較信号とで比例位相比較と積分位相比較とを
行い、それぞれを所定にフイルタした制御電圧を加算器
２９で所定の比率で加算し、ＶＣＸＯ24' に入力するも
のである。これによって、比例制御ループによって或る
程度まで位相を合わせ、ループゲインの大きい積分制御
ループによって更に位相回転を抑え込むので、簡単な回
路でバースト状の受信信号に位相同期した再生クロック
を生成することができる。
説明する。第一の実施例におけるプリアンブル抽出回路
を用いず、フレーム抽出回路３で送信クロック周波数を
１／Ｍ' 分周したバースト周期を持つフレーム信号だけ
で基準クロックに同期した再生クロックを生成するもの
である。即ち、図２において、リトリガモノマルチから
なるフレーム抽出回路３の出力を、比例位相比較器21'
と積分位相比較器26とに入力し、一方、ＶＣＸＯ24' の
出力を１／Ｍ' 分周器30でフレーム信号と同一周波数に
分周した比較信号とで比例位相比較と積分位相比較とを
行い、それぞれを所定にフイルタした制御電圧を加算器
２９で所定の比率で加算し、ＶＣＸＯ24' に入力するも
のである。これによって、比例制御ループによって或る
程度まで位相を合わせ、ループゲインの大きい積分制御
ループによって更に位相回転を抑え込むので、簡単な回
路でバースト状の受信信号に位相同期した再生クロック
を生成することができる。
【００２０】
【発明の効果】以上説明した如く、本発明によれば、ク
ロック再生回路は、プリンブル信号のみで同期引込みを
行う位相同期発振器にフレーム信号との間の積分位相比
較で制御するループを付加するか、あるいは、フレーム
信号のみを用いてで比例積分制御を行う二重の制御ルー
プで構成されるので、再生クロックを受信バースト信号
のクロックに安定に位相同期をとることが経時変化等に
よる位相の進み遅れが削減されるので、ピンポン伝送方
式の光加入者装置のデータの読取りエラーを減少させる
効果がある。
ロック再生回路は、プリンブル信号のみで同期引込みを
行う位相同期発振器にフレーム信号との間の積分位相比
較で制御するループを付加するか、あるいは、フレーム
信号のみを用いてで比例積分制御を行う二重の制御ルー
プで構成されるので、再生クロックを受信バースト信号
のクロックに安定に位相同期をとることが経時変化等に
よる位相の進み遅れが削減されるので、ピンポン伝送方
式の光加入者装置のデータの読取りエラーを減少させる
効果がある。
【図１】本発明のクロック再生回路の第一実施例構成図
【図２】本発明のクロック再生回路の第二実施例構成図
【図３】本発明のクロック再生回路が対象とする伝送信
号と抽出フレーム信号を示す図
号と抽出フレーム信号を示す図
１…プリアンブル抽出回路、21，21' …比例位相比較
器、22…低域フィルタ、23…オフセット設定回路、24,2
4 ' …電圧制御発振器（ＶＣＸＯ）、25…１／Ｎ分周
器、26…積分位相比較器、27…低域フィルタ、28…１／
Ｍ分周器、29…加算器、30…１／Ｍ' 分周器、３…フレ
ーム抽出回路（リトリガブル単安定バイブレータ）
器、22…低域フィルタ、23…オフセット設定回路、24,2
4 ' …電圧制御発振器（ＶＣＸＯ）、25…１／Ｎ分周
器、26…積分位相比較器、27…低域フィルタ、28…１／
Ｍ分周器、29…加算器、30…１／Ｍ' 分周器、３…フレ
ーム抽出回路（リトリガブル単安定バイブレータ）
Claims (2)
- 【請求項１】 送信クロック周期で“１”“０”を繰り
返すプリアンブル信号と、任意ビットで“１”“０”が
ランダムに変化して最終ビットが“１”で終わるデータ
信号とからなる受信バースト信号からクロック信号を再
生するクロック再生回路であって、 受信バースト信号からプリアンブル信号のみを抽出する
プリアンブル抽出回路(1) と、最終ビットに対応するタ
イミングで反転するバースト周期のフレーム信号を抽出
するフレーム抽出回路(3) と、該抽出されたプリアンブ
ル信号と電圧制御発振器(24)の出力との位相比較を行っ
て位相差に比例する制御電圧を出力する比例位相比較器
(21)と、該電圧制御発振器(24)の分周出力とフレーム信
号との位相を比較して位相の進み遅れに対応して“０”
“１”の制御電圧を出力する積分位相比較器(26)と、両
位相比較器(21 、26) の出力により制御され、前記受信
バースト信号に位相同期した発振周波数を出力する前記
電圧制御発振器(24)とを有することを特徴とするクロッ
ク再生回路。 - 【請求項２】受信バースト信号から、最終ビットに対応
するタイミングで反転するバースト周期のフレーム信号
を抽出するフレーム抽出回路(3) と、該フレーム信号と
電圧制御発振器(24 ' ) の出力との位相を比較して位相
差に比例する制御電圧を出力する比例位相比較器(21 '
) と、該フレーム信号と該電圧制御発振器の分周出力
との位相を比較して位相の進み遅れに対応して“０”
“１”の制御電圧を出力する積分位相比較器(26)と、両
位相比較器(21 ' 、26) の出力により制御され、前記受
信バースト信号に位相同期した発振周波数を出力する電
圧制御発振器(24 ') とを有することを特徴とするクロ
ック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239874A JPH0583240A (ja) | 1991-09-19 | 1991-09-19 | クロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3239874A JPH0583240A (ja) | 1991-09-19 | 1991-09-19 | クロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583240A true JPH0583240A (ja) | 1993-04-02 |
Family
ID=17051168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3239874A Withdrawn JPH0583240A (ja) | 1991-09-19 | 1991-09-19 | クロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380771B1 (ko) * | 2000-05-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 오버샘플링 클럭 리커버리 회로 |
| JP2006165924A (ja) * | 2004-12-07 | 2006-06-22 | Nec Engineering Ltd | 遅延ロックループ |
-
1991
- 1991-09-19 JP JP3239874A patent/JPH0583240A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380771B1 (ko) * | 2000-05-11 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | 오버샘플링 클럭 리커버리 회로 |
| JP2006165924A (ja) * | 2004-12-07 | 2006-06-22 | Nec Engineering Ltd | 遅延ロックループ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |