JPS63146534A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般にデータ通信に係り、更に詳細には、レシ
ーバ・モードで動作するデータ・リンク機器におけるク
ロック再生及びテ゛−タ再タイミング動作（ｒｅ−ｔｉ
ｍｉＢ）のための信号処理に関する。

〔従来技術及びその問題点〕

データ通信は、コード化情報−一つ若しくはそれ以上の
コード化された（たとえば、ディジタル的にコード化さ
れた）英数字の集合体（ｓｅｔ）またはブロック−の、
通信リンク内の任意の二つのデータ端末機器（ＤＴＥ）
間の移動および交換に関係している。情報を確実且つ効
率的に交換する一つの重要な要素は、トランスミンク（
以下、送信機とも言う）とレシーバ（以下、受信機とも
言う）との正しいタイミング同期である。

受信装置が通信リンクにより到来するビット・パターン
を正確に復号（デコード）し、解釈（ｉｎｔ−ｅｒｐｒ
ｅｔ）するために受信機に知らせる必要のあるフロー（
ｆｌｏｗ）パラメータの一つは、使用しているビット・
レート、すなわち各ビット期間の持続時間である。これ
はビット同期またはクロック同期として知られている。

したがって、各ＤＴＥ内部には、ＤＴＥをデータ・リン
クに結合する役目を持ち且つタイミング同期の機能を有
する送信制御回路−通信インターフェース回路としても
知られている−が存在しなければならない。また、符号
量干渉やその他のリンク欠陥によって生ずるシフタを消
すためにリタイミングが行われている。

同期の方式には２つあり、該方式は送信機および受信機
のクロックが独立である（非同期的）が同期している（
同期的）かによって分かれる。非同期的送信では、デー
タはランダムな間隔で発生し、同期を確立するために開
始および停止ピントが各文字エンベロープに対して使用
される。しかし、同期的送信では、開始および停止ピン
トを使用しない。その代り、各フレームは２進数の連続
的な流れ（ｓ　ｔｒｅａｍ）として送信される。同期化
の普通の方法は、受信機クロックを＠繁な間隔で再同期
化するため、送信されたビット流において確実に動作す
る遷移の範囲を充分広く保証するような方法でコード化
して情報を送信させることである。

普通の、帯域幅効率の良い、ノンリターンツーゼロ（Ｎ
ＲＺ）フォーマントで送信されるデータの周波数スペク
トルでは、ビット・レート周波数でパワーがＯである。

当業者で知られているように、クロックをＮＲＺデータ
流れから回復するには、データをまず擬似微分（ｑｕａ
ｓｉ−ｄｉｆｆｅｒｅｎｔｉａｔｅ）し、次に受信機通
信インターフェース回路により全波整流しなければなら
ない。代表的な回路を第３図に示す。対応する波形の発
生を第４図に示す。

図を参照すると、波形Ａは通信リンク２に乗って到来す
るピント周期Ｔの、帯域制限された任意のＮＲＺデータ
流れを示している。波形Ｂは相互接続線４に幅ｄのパル
スを生ずる、擬似微分後の同じデータ流れである。線路
６上の波形Ｃは全波整流後のパルス波形Ｂである。波形
Ｃのスペクトルの成分は、クロック周波数で強くなって
いる。

波形Ｃは位相ロック・ループ回路を通して処理され、線
路８に入力フリップ・フロップで入力データＡをサンプ
ルするクロック・パルスとして回復し同期化したクロッ
ク波形りを発生する。データ・リンクに使用されている
ビット・レートに等しい周波数の電圧制御発信器（受信
機の源クロ・７り）は位相ロック・ループ回路に使用さ
れて受信したビット流れの連続するサンプルの間のタイ
ミング間隔を得る。連続的調節により、ループは発生し
たクロック・パルスＤのサンプリング遷移が各ビット周
期のほぼ中心近くで起るようにしている。

上述の通信インターフェース回路による信号処理の結果
、線路１０に乗っている波形Ｅは到来するデータ流れＡ
を回復したクロック・パルスＤで時間調節しなおした入
力信号Ａである。

この普通の技法にはそれ自身に欠点がある。到来するデ
ータＡをクロック・パルスＤにより最適にサンプルでき
る（すなわち、ビット周期Ｔの中心の近（で）ためには
、回復したクロックＤは到来データＡと特定の位相関係
になければならない。

しかしながら、位相ロック・ループで回復したクロック
成分の位相は強士ミ、衰形Ｂ及び’Ｃ＋こおりデータ・
リンクを異なるデータ・レートで操作するためビット周
期Ｔがかなり変化する場合には、ビット流れＡをＤフリ
ップ・フロップで正しくサンプルしつづけるためにパル
ス幅ｄをＴに比例して変化させなければならない。これ
は通常、リンク・データ・レートが変るとき擬似微分回
路（ｑｕ−ａｓｉ−ｄｉｆｆｅｒｅｎｔｉａｔｏｒ）の
（波形Ｃのパルスの幅ｄをセントするのに使用するコン
デンサのような）構成要素を変えることによって行われ
る。

したがって、このような従来のシステムではビット・レ
ートを変えるとき複雑な変更が必要になる。

〔解決しようとする問題点及び解決手段〕基本的特徴に
おいて、本発明は、各種ビット・レートを有する受取っ
た伝達情報を同期化する回路を備えており、該回路は、
前記情報を受取る通信リンクに結合している入力レジス
タと、前記通信リンクに結合している信号整形回路と、
該信号整形回路の出力に結合し且つ出力が前記レジスタ
と結合して前記通信リンクからの前記ビット・し−トと
同期して前記レジスタをクロックする第１のクロック回
路とを含んでおり、更に、前記第１のクロック回路と結
合して分用クロック回路を発生する分用手段と、核分用
手段の出力と結合して前記クロック信号を整形する第２
の信号整形手段と、該第２の信号整形手段の出力と結合
し且つ出力が前記第１の信号整形手段の制御入力と前記
第２の信号整形手段の制御入力とに結合して、前記第１
の信号整形手段と前記第２の信号整形手段とに、前記第
１の整形手段と第２の整形手段との出力がそれぞれの前
記制御入力における信号の関係になるような信号を発生
する制御手段とを備えている。制御手段は第２の信号整
形手段の出力信号で決まる値の積分駆動信号を発生する
。

パルス幅ｄをビット周期Ｔの一定の分数に自動的に等し
くする擬似微分回路を提供することが本発明の目的であ
る。

ビット・レードが適度の大きさ以上に変った場合でもパ
ルス幅ｄとビット周期Ｔとの比を一定にしておくことが
できるようにすることが本発明のもう一つの目的である
。

本発明の更に他の目的はシステム内のビット・レートが
変るとき変えなければならない構成要素の数を減少させ
ることである。

本発明の更に他の目的は広範囲のｄ／Ｔ比を選択するこ
とができるとともに、広範囲の予想到来データ・レート
にわたり、擬似微分回路の構成要素を変えないで自動的
に維持することができるようにすることである。

〔実施例〕

本発明の他の特徴および利５点は以下の実施例の説明お
よび添付図面を考察すれば明らかになる。

図面において同一の参照記号は複数の図を通じて同板の
特徴を表わしている。

本実施例は、本発明を実用化するため発明者が現在考え
ている最良の態様の一つを示すものである。別の実施例
も適用可能性に応じて簡単に記述する。当業者には明ら
かなように、位相ロック・ループはビット・レートに合
わせた狭帯域フィルタの次にパルス整形装置を置いたも
のに置き換えることができる。一般的な回路は機能的に
同等な回路と置き換えることができる。第１図および第
３図における個々のブロックまたは該ブロックと同等の
特定の回路および動作は当業者にはよ（知られている。

したがって、本発明の技術思想を理解するのにブロック
内部の詳細な説明は不必要である。

詳細については古典的なテキスト、たとえば、Ｊｏｈｎ
　Ｗｉｌｅｙ　＆　５ｏｎｓ、　Ｉｎｃ、発行のＳｍ１
ｔｈ、　Ｒ，Ｊ。

著Ｃ１ｒｃｕｉｔｓ、　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｓｙ
ｓｔｅｍｓ　ｒ回路翫装置およびシステム」第２版（１
９７１年）などに記載されている。

第１図および第３図を参照すると、最初のパルス整形回
路と通信リンクおよび入力り型フリップ・フロ７ブ・レ
ジスタに結合してい゛る位相ロック・ループ回路とが実
質的に同じであることが容易にわかる。第３図の従来回
路と第１図の実施例との差異は第１図の参照線２−２°
より下の構成要素にある。

本発明のこの実施例においては、第１図に示すように、
２ケの整合擬似微分器１２．１４と２ケの全波整流器１
６．１８とがある。

第１の擬似微分器１２及び第１の全波整流器１６と第３
図および第４図の上述の説明と同様に働く。

第２の擬似微分器１４は、その人力３２が、位相ロック
・ループ回路２２の出力すなわちクロック波形りに、分
周回路３０．ノード２４．線路８を介して接続されてい
る。　（第２図及び第４図の波形ＡかちＤまでは各々同
じ波形になっている。したがって、波形については今後
第２図を参照する）。換言すれば、クロック波形りは第
２の擬似微分器１４に波形Ｆを線路１２に乗せて出力す
る２進分側器３０を駆動する。

波形Ｆは到来するデータ・レートに等しいレートの０と
１とが交互に連なるものと同じであることに注目された
０゜ 第２の擬似微分器１４の線路２６への出力は第２の全波
整流器１８への入力である。波形Ｃとして示しである整
形済み信号は線路６により位相ロック・ループ回路２２
の入力に送られ、第２の全波整流器１８からの線路２８
上の出力信号波形Ｇはフィードバンク制御回路６０に送
られる。要するに、直列接続された第２の擬似微分器１
４と第２の全波整′ａ器１８とは、波形Ｆを幅ｄ゛のパ
ルスの連続流れである波形Ｇに変換する第２の信号整形
器を形成する。

波形Ｃのパルス幅ｄと波形Ｇのパルス幅ｄ′とを確実に
整合させるためには、第１および第２の擬似微分器１２
．１４と第１および第２の全波整流器１６．１８とを、
構成要素の値と回路の配置とを同一にして整合させる。

同一の制御電圧信号は各擬似微分器に送られる。

上記のように、出力波形Ｇは線路２８によりフィードバ
ック制御回路６０に送出される。この信号はバイポーラ
電流源回路３８のような信号源回路を駆動するのに使用
される。電流源３８は波形Ｇのパルスの持続時間ｄ°の
期間中、成る極性の電流Ｉを発生する。電流源３８は波
形Ｇのパルスとパルスとの間に反対の極性の電流−■を
発生する。波形Ｈを参照。ノード４２でバイポーラ電流
源３８の出力４０と結合して電流源４６のようなオフセ
ント信号源の出力４４がある。

ノード４２には積分器回路５０の入力４８も結合してい
る。

バイポーラ電流源３８とオフセット電流源４６とはノー
ド４２に信号を出力して、今後積分器５０と称する、積
分トランスインピーダンス増幅器を駆動する。積分器５
０の入力での信号の極性は前記第２の整形回路の構成要
素の信号出力によって決まる。

このように積分器５０の出力５２の電圧は擬似微分器１
２．１４にそれぞれ制御人力３４．３６を経て制御電圧
を供給する。したがって、パルス整形回路からのパルス
幅ｄはそれぞれの制御入力における電圧の関数になる。

ここでも、当業者にはフィードバック制御回路６０が入
力信号の積分である出力信号を発生する普通の回路なら
どれでもよいことがわかるであろう。

この実施例に記した構成要素は単なる典型例である。本
発明のこの実施例の構成要素を形成する特定の回路は当
業者には周知であるから、ここでは詳細な説明は行わな
い。

たとえば、動作中、始めにパルス幅ｄが正しくない場合
でも、周波数はほぼ正しいが位相が正しくないクロック
波形りが、予想到来データのビット・レートに調節され
ている位相、ロック・ループ２２のために存在すると考
えることができる。積分器入力４８におけるオフセント
電流がＯにセットされており且つｄ′がＴ／２に等しく
なければ（波形Ｈを参照）、正味のｄｃ電流成分が積分
器入力４８に存在する。これによって積分器出力５２に
おける電圧が、ｄ　’　＝Ｔ／２および積分器入力４８
が０になるまで、変化する。他のデータ・ビット・レー
トが予想され、これにしたがって位相ロック・ループの
発振器が戻る場合には、パルス幅ｄ“が自身で再びｄ“
＝Ｔ／２を保証するように自動的に８周節する。

回路が達成すべきｄ／Ｔ比がｄ／Ｔ＝１／２と異なる場
合には、電流源４６から０でないオフセット電流を供給
しなければならない。したがって、開示した実施例では
、広範囲のｄ／Ｔ比を選択することができ、予想到来デ
ータ・レートの広い範囲にわたって擬似微分器の構成要
素を変える必要なしに自動的に維持することができる。

このように本発明では、たとえば、従来技術ではパルス
幅ｄを制御するのに使用した擬似微分器１２に関する外
部の交換可能なコンデンサの必要性が無くなることがわ
かる。

本発明の実施例の上述の説明は例示および説明のために
提示した。完全な叙述を目的としたものでもな〈発明を
開示した正確な形に限定するつもりでもない。今−−Ｈ
さで多くの修正および変形が当業者には明らかであろう
。実施例は本発明の原理とその用途とを最もよく説明し
、他の当業者が各種の実施例についておよび企図する特
定の使用法に適する各種修正案について本発明を理解す
ることができるようにするために選定し、説明したうに
することもできる。

〔効　果〕

本発明は、上記のように構成され、作用するものである
から、上記した課題を解決し得る信号処理装置を提供す
ることができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明装置のブロック、回路図、第２図は第１
図の装置各部の信号波形を示す図、第３図は従来装置の
ブロック回路図、第４図は第３図の装置各部の信号波形
を示す図である。

Claims (1)

1. 【特許請求の範囲】 複数のビット・レートを有する受信情報を同期化する信
   号処理装置であって、前記受信情報を保持するために通
   信リンクに接続される保持手段と、前記情報を受けるた
   め前記通信リンクに接続された信号整形手段と、前記信
   号整形手段と前記保持手段との間に接続され前記通信リ
   ンクからの前記ビット・レートに同期する第一のクロッ
   ク手段とを備えた信号処理装置において、 前記第１のクロック手段の出力に接続された、分周クロ
   ック信号をつくるための分周手段と、前記分周手段の出
   力に接続され、前記分周信号を整形するための第２の信
   号整形手段と、 前記第２の信号整形手段の出力に接続されており、前記
   第１の信号整形手段の制御入力と前記第２の信号整形手
   段の制御入力とに接続された出力を有しており、前記第
   １の信号整形手段と前記第２の信号整形手段とに信号を
   供給して前記第１の信号整形手段及び前記第２の信号整
   形手段の出力信号が各々前記制御入力への信号となって
   いるような制御手段と、 を備えていることを特徴とする信号処理装置。