JPS60182833A - リング形式データ通信回路網におけるクロツク回復装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ通信回路網に閃し、特定するとディジタ
ル再発生段階を鳴するリング形式データ通信回路網にお
けるりロックの回復を改良するための方法および装置に
関する。

発明の背景 代表的リング形式データ通信回路網においては、受信信
号を回復する第１の段階は、信号をサンプリングするた
めに必要なりロックを発生することである。ディジタル
再生器（従来そのように呼ばれている）は、従来、デー
タからクロックを抽出し各７−ドにおいてタイミングを
復旧するため位相固定ループに依存した。ノードの数が
大きくなると、あるいは容易に識別可能なマスク基準周
波数がないと（多くのリング方式におけるごとく）、こ
の手法は由々しい欠点を有する。その結果、到来位相お
よび周波数を追跡するために、特別の位らば、これらの
システムは、就中、電圧制御発振器やその他のアナログ
回路装置を使用するからである。

発明の目的 それゆえ、本発明の目的は、リング形式データ通信回路
上の到来データ列を追跡するための改善された方法およ
び装置を提供することである。

本発明の他の目的は、実質的にディジタル論理回路を採
用し、マンチェスタ級のデータコード化とともに使用で
き、ディジタル再生器に対してディジタルデータ列を提
供し、かつ到来データ列信号のサンプリングを改善する
方法および装置を提供することである。

発明の概要 本発明は、リング形式データ通信回路網上の到来データ
列からデータ列を回復するためのクロック回復方法およ
び装置に関する。装置は、クロック信号を出力するため
の固定周波数を有するクロックジェネレータと、データ
ビット列を受信するための受信回路と、データ列とり賞
ツク信号の位相を比較するための回路と、該位相比較回
路に応答して、データ列とりロック信号間の相対位相差
が選択された位相追跡基準を越えたときその相対位相差
を不連続的に変えるための位相追跡回路と、クロックジ
ェネレータおよび受信回路に応答してディジタルデータ
列を発生する回路とを備える。

本発明の特定の具体例においては、クロックジェネレー
タは、複数の位相出力を有しており、そして位相選択回
路に応答して、各々複数の不連続的位相の１つの位相を
有するクロック出力の１つを選択的に出力するための回
路が設けられている。

クロック位相間の差は１クリツクサイクルより小さい。

他の側面として、本発明の装置は、タップ付き遅延線に
等価であり、データ列の複数の遅延された複写列を提供
する複数の出力タップを有するデータ受信回路を備える
。各遅延された複写列は、入力データ列の隣接の遅延さ
れた複写列からクロック周期の何分の１か遅延される。

本装置はさらに、複写列の１つを選択して位相トラッキ
ング回路およびディジタルデータ列発生回路に出力する
ための多重化選択回路を備える。

本発明の方法は、固定の動作周波数を有するクロック出
力信号を発生し、データ列を受信し、受信されたデータ
列の位相をクロック信号の位相と比較して、両者の位相
差が選択された位相トラッキング基準を越えたとき、前
記データ列およびクロック信号の相対位相を不連続的に
変更し、そしてクロックジェネレータおよび受信回路を
使用してディジタルデータ列を発生する諸段階を含む。

本発明の方法にしたがえば、データ列およびクロック信
号間の相対位相差は、り冒ツタ信号の位相を変更するか
データ路に遅延を導入することにより不連続的に変える
ことができる。

本発明のこれらおよびその他の目的および利点は、図面
を参照して行なった以下説明から明らかとなろう。

具体例の説明 第１図を参照すると、り四ツク回復装置１０は、例えば
リングデータ通信回路網から、’＠１２を介して入力デ
ータ列を受信する。データ列は入力回路１４で受信され
、該回路により位相比較回路１６に出力される。位相比
較回路はまた、線２０を介してクロックジェネレータ１
８からクロック出力信号を受信する。位相比較回路１６
の出力は、線２２上のデータ列入力および線２０上のク
ロックジェネレータの出力間の位相差を表わす。位相比
較回路１６の出力は、普通各クロックサイクルごとに２
人力信号間の位相差を表わす。判断回路は、ある時間に
わたりこれらの差を分析し、位相差が十分に小さくて受
け入れられるものであるかどうか、あるいは、クロック
ジェネレータ１８および入力回路１４のいずれかまたは
両者の動作により位相差が変更される（減ぜられる）必
要があるかどうかを指示する位相選択信号を線２８を介
して供給する。かくして、クロックジェネレータが、線
２８上の信号に応答してその出力信号の位相を変える場
合もあり、入力回路１４で、線１２を介してこれに供給
されるデータ列入力をクロック信号周期の何分の１かだ
け遅延する場合もあり、その両者を行なう場合もある。

かくして、装置１０は、第１図の遅延ロックループを介
して、到来データ列からクロックの回復を行なうことが
できる。線２０を介してクロックジェネレータ出力から
供給されるクロックの変換は、各ビットセルの中心にで
きるだけ接近させるべきであり、またクロックの変換を
この中心に維持するようにその中心位置をつねに修正し
ているべきである。がくして、線５２上に出力回路３０
から得られたディジタルデータ列は、入力データ列と対
応しており、振幅雑音は除去され、位相歪は減ぜられて
いる。

これは、ディジタル再生の次の段階で賦線される必要条
件を減じ、加えて、第１図の遅延四ツクループ装置１０
における回復されたクロックは、もし望むならば例えば
マンチェスターＮＲＺ　）ランスレータに対して基準り
四ツクとして使用できる。

第１図の装置は、上述のように、（ａ）りｐツクジェネ
レータ１８から複数の位相りｐツク出力信号を供給する
か、（ｂ）入力回路１４にて入力データ列に複数の不連
続的遅延の１つを４人するか、あるいは上記の（ａ）お
よび（ｂ）の組合せにより実施できる。

手法（ｍ）または（ｂ）のいずれも論理的観点からは満
足できるものであるから、両方の手法でなくいずれの手
法を使用すべきかの決定は、実際上の考察に依る。以下
の論述において、各手法の実施について記述する。

第２図には、入力データ列に遅延を導入する好ましい具
体例が示されているが、この具体例において、入力回路
１４は、タップ付き遅延線４０およびアナログマルチプ
レクサ４２を有している。

タップ付き遅延線４０は、一連の比較的短い遅延回路と
見なすことができ、逐次の各遅延回路の出力は、線４４
を介してマルチプレクサで利用できる。線４４上の各出
力は、線１２上のデータ列入力をクロックジェネレータ
のクロックサイクルのある分数の時間だけ遅延した複写
列を表わす。分数は、代表的に例えばＡとし得るがら、
２全クロック周期で、９つの等しく離間された遅延出力
が得られるであろう。マルチプレクサ４２は、判断回路
２４から線２８＆を介して制御入力を受け取る。例示の
判断回路は、低域フィルタ４６および判断回路部４８を
備える。低ｔｄ２フィルタ４６は、ｓ！２６を介して位
相コンパレータ１６の出力を受信する。フィルタ４６は
平均を提供し、位相コンパレータ１６の「瞬間的」出力
は、例えば５２ビット時について平均化される。判断回
路部４８は、線５０から利用できる低域フィルタ４６の
出力を評価、分析し、上述のように線２８ａを介して出
力信号を供給する。マルチプレクサ出力およびクロック
ジェネレータ出力間の位相差が、タップ付き遅延線の異
なる出力タップで位相差が小さくなるような程度であれ
ば、新しいタップが判断回路により選択される。マルチ
プレクサの出力およびクロックジェネレータ間に入力デ
ータ列クロックを適当に追跡するに十分小さい位相差を
維持するため、他の判断基準も採用できる。線２ｏ上の
り四ツクジエネレータの出力および線２２上のマルチプ
レクサ出力、すなわち遅延されたデータ列は、クロック
される出力回路３０に供給されるが、この回路は、本発
明の好ましい具体例においては、り四ツクフリップ７０
ツブである。７リツプフロツブは、線２２上の遅延デー
タ列をビット七ルの中心においてサンプルせしめるクロ
ックジェネレータ２０の変換によりクロックされる。ク
ロックジェネレータの出力は（例えば水晶クロックの精
度で）リング回路網の全７−ドに共通の周波数に固定さ
れる。しかし、各ノードはそれ自身のクロック発生器を
有しているから、り四ツク自身は相互に独立である。

さらに、データ列に融通的期間を設定し、タップ付遅延
線４０により提供される遅延がオーバーフｐ−の危険に
ある場合、すなわちその遅延線から得られる最小または
最大の遅延に近づく場合、その期間中、選択されたタッ
プが予め選択されたタップから±１ビット遅延時移動し
得るようにし、選択されたタップをタップ付き遅延線の
中心範囲に動かすようにすることもできる。これにより
、融通性期間はＭ効に１ビツト時延長、短縮される。

これはデータ伝送に及ぼすことはない。融通性期間はま
さにそのような目的のために設けられたものだからであ
る。

第３図を参照すると、本発明の第２の特定の具体例が図
示されているが、この具体例においては、線１２を介し
て得られる入力データ列は、入力回路１４を通される。

この入力回路１４は、事実上単に接続部にすぎず、入力
データ列に影響を及ぼさない。かくして、入力データ列
は、位相比較回路１６および出力回路３０に直接通され
る。本発明のこの具体例における位相比較回路１６は、
位相比較回路部１６１を有しており、該回路部は、デー
タ列飄路に挿入された１／２ビツト遅延線５２の出力を
受信する。１／２ビツト遅延線５２は、クロックジェネ
レータ１８からの変換が線２２上の非遅延データの１ビ
ツト時の中心で起こることを保証するように採用されて
いる。位相コンパレータ１６！はアナログ位相コンパレ
ータ（例えば直角位相コンパレ−タに類似の）とし得、
エツジバウンドのような振幅ノイズおよびインパルスノ
イズにより由々しいエラーや歪を生じさせないようにな
されている。前と同様に％１ｓ２６上の位相コンパレー
タ出力は低域フィルタ４６により平均化され、そして低
域フィルタの出力は判断回路４８ｍにより受信される。

判断回路４８ａは、例えば３２ビット時に一度フィルタ
出力をサンプルし、そしてサンプルされたフィルタ情報
から、クロックジェネレータ１２の位相を±１単位変化
すべきかの決定を反復的になすことができる。

例示の具体例において、クロックジェネレータは、好ま
しくはプログラマブルカウンタ、例えば、水晶制御クロ
ック源のようなり四ツク源によりクロックされ、データ
列のクロック周期の４倍で動作する４段階カウンタが好
ましい。それにより、カウンタは、４段階カウンタに対
して１カウンタパルスを抑止して位相をりｐツク周期の
１／４だけ事実上変えるか、あるいはカウンタに対して
余分のクロック出力を加えることにより位相を他の方向
に１クロック周期の１／４だけ位相を変えることのいず
れかによって位相を調節される。加えて。

カウンタは、位相変化に実施するように予めプルグラム
できる。代わりに、クロックは、各々１ビツト速度の１
／４だけ時間的に分離され別個の出力線上から得られる
４位相選択可能なりロックとしてもよい。そのとき、判
断回路４８ａは、正しい位相を選択するため、第２図の
具体例のマルチプレクサを制御し得る。位相を変化させ
るための判断は、第２図の具体例と同様に、クロックの
変換とビット時間の中心間の誤差が線２０上のクロック
と１／２ビツト遅延から得られた線５４上の入力データ
列間の位相間の時間差の１／２を越えるときになすこと
ができる。このように、クロックの変換は、１ビツトの
／４の士／２の窓内で起こる。

換言すれば、不確定性は、２つの隣接するりｐツク位相
間の時間差である。これは、純粋のディジタル位相固定
ループから得られる±１クロック計数値よりも相当よい
。

第２図の具体例におけると同様に、出力回路３０は、好
ましくはりｐツク作動７リツプ７０ツブである。りはツ
タジェネレータ１８は、線２０上のクロック出力を出力
フリップ７０ツブに供給し、他方入力データ列は、線１
２から１ＩＪ２２を介して直接供給される。

本発明のこの具体例においては、ビット速度の１６倍ま
たは３２倍に等しい周波数を有するサンプルクロックを
判断回路４８ｍに供給する５段階カウンタが採用される
と他の能力を有する。このサンプルクワツクは線５４上
で利用できる。

線１２上の入力デー・夕がマンチェスタコードを使って
コード化される場合、クロック周波数はデータビット速
度の２倍である。何故ならば、マンチェスタコードの場
合、到来ビット列の性質をより忠実に決定するためには
、各ビットを２度サンプルすることが望ましいからであ
る。他の入力コード化法の場合、クロックは、入力のビ
ット速度で、またはコード化法に依存する他の周知のビ
ット速度で走行させることができる。

第４図を参照すると、この図に示されるように。

このデータ回復装置１７：１０は、１９８５年２月１４
日付で出願され本発明のｌ受入に陰渡されたＢａｈｒお
よびＨｏｇａｎの米国特許出願に記載されたもののよう
なディジタル再生回路６０とともに採用できる。それゆ
え、この出願の明細書も参照されたい。

本発明の好ましい具体例であるこの２段階は、例えばク
ロックジェネレータ１８から線２ｏを介して供給される
同じ基本的マスタフ四ツク周波数を使用しており、安定
で忠実な装置を維持する上において十分の利点を提供す
る。

本発明の開示された特定の具体例は、技術に精通したも
のであれば本発明の技術思想の範囲内において、追加、
削減、削除あるいはその他の変更が明らかであろう。

【図面の簡単な説明】

第１図は本発明のクロック回復装置の総括的ブロック図
、第２図はデータ路における遅延を採用したクロック回
復装置のより詳細なブロック図、第３図は複数の不連続
的位相出力を有するりｐツクジェネレータを採用したク
ロック回復装置の詳細ブロック図、第４図はディジタル
再生器を第１図のクロック回復装置との関係において総
括的に示すブロック図である。 １２：入力線 １４：入力回路 １６：位相比較回路 １８：クロックジェネレータ ２４：判断回路 ３０：出力回路 ４０：タップ付き遅延線 ４２：マルチプレクサ ４６：低域フィルタ ４８．４８ａ：判断回路 ５２：５′２ビツト遅延線 代理人の氏名　倉　内　基　弘 同　風間弘志 ＦＩＧ、Ｉ ＦＩＧ、２ ＦＩＧ、４

Claims (9)

【特許請求の範囲】
1. （１）　リング形式データ通信回路網において到来デー
   タ列からディジタルデータ列を回復するためのクロック
   回復装置において、クロック信号を出力するための固定
   動作周波数を有するクロックジェネレータと、前記到来
   データ列を受信するための手段と、該データ列と前記ク
   ロック信号の位相を比較するための手段と、該位相比較
   手段に応答して、前記データ列と前記クワツク信号の相
   対的位相差が位相追跡基準を越えたとき、該位相差を不
   連続的に変化させる位相選択手段と、前記クロックジェ
   ネレータおよび前記受信手段に応答して、前記ディジタ
   ルデータ列を発生する手段とを備えることを特徴とする
   クロック回復装置。
2. （２）前記クロックジェネレータが、前記位相選択手段
   に応答して、複数の不連続位相の１つの位相を有するク
   ロック信号を選択的に出力する手段を備える特許請求の
   範囲第１項記載のクロック回復装置。
3. （３）ｌｔｔｌクロックジェネレータが、予め設定可能
   なプログラマブルカウンタを備える特許請求の範囲第２
   項記載のクロック回復装置。
4. （４）前記受信手段が、複数の出力タップを有するタッ
   プ付きアナログ遅廷線を備えており、クロックジェネレ
   ータのクロック周期の分数分だけ遅延された前記データ
   列の複数の１１写デ一タ列を供給する特許請求の範囲第
   １項記載のクロック回復装置。
5. （５）前記選択手段が、前記位相差を減するため前記遅
   延複写列の中から選択するための手段を備える特許請求
   の範囲第４項記載のクロック回復装Ｍ。
6. （６）　データ通信リング回路網において到来データ列
   からクロックを回復するための装置において、固定周波
   数クロック信号を出力するための手段を備え、不連続的
   に調節可能な位相を有するクロツクジエネレータと、ク
   ロック信号の位相を到来ビット列の位相と比較し、前記
   ピッＦ列と前記クロック信号の位相の差を表わす信号を
   出方する位相比較手段と、前記位相差信号に応答して、
   前記クロックジェネレータから前記の不連続的位相の出
   力クロックの１つを選択する位相選択手段と、前記デー
   タ列と前記の選択されたりｐツク信号に応答ｌ、てディ
   ジタルデータ列を発生するクロック手段とを備えること
   を特徴とするクロック回復装置。
7. （７）前記クロック手段が選択可能なプログラマブルカ
   ウンタであり、前記選択手段が、前記位相比較手段に応
   答して平均化された位相比較信号を出力する低域フィル
   タと、該低域フィルタ出方に応答して、前記クロック信
   号の不連続的位相を反復的に選択するためのスレッショ
   ルド判断手段を備える特許請求の範囲第６項記載のクロ
   ック回復装置。
8. （８）　前記大刀データがマンチェスタ等級よす成す、
   前記データ列と前記位相比較手段との間に挿入された−
   １／２クロツク時の遅延手段を備え、前記クロック手段
   が中央変換位置にて前記データ列を特徴とする特許請求
   の範囲第７項記載のクロック回復装置。
9. （９）　データ通信リング回路網において到来データ列
   からクロックを回復する装置において、固定周波数のク
   ロック信号を出力するためのりｐツク発生器と、前記デ
   ータ列を受信し、クロックジェネレータクロック周期の
   分数分に対応する分時間的に遅延されたデータ列を供給
   するｉ数の遅延タップを有するタップ付き遅延線と、該
   遅延されたデータ列から選択して、出力に前記の遅延さ
   れたデータ列を供給する出力選択手段と、前記クロック
   信号および前記の選択された遅延データ列間の相対的位
   相差を発生する位相比較手段と、制御信号を前記出力選
   択手段に供給して、位相差が予定された基準を越えたと
   き位相差を減するための位相選択手段と、出力選択手段
   からの選択されたデータ列とクロック信号に応答してデ
   ィジタルデータ列を発生するクロック手段とを備えるク
   ロック回復装置。 顛　前記出力選択手段が多重化回路であり、前記位相選
   択手段が、複数のりｐツクサイクルにわたり位相差を平
   均する低域フィルタ手段と、この平均化された位相差が
   予定された値を越えたとき選択された遅延線タップを変
   更するためのスレッショルド手段を備える特許請求の範
   囲第９項記載のクロック回復装置。 ０υ　前記ディジタルデータ列を受信しクロックジェネ
   レータに対して固定された周波数および位置で動作する
   ディジタル再生器を備える特許請求の範囲第１．６また
   は９項のいずれかに記載のクロック回復装置。 α４　前記クロックジェネレータが前記ディジタル再生
   器に対してクロック信号を供給する特許請求の１１１′
   ４ｄＭ第１１項記載のクロック回復装置。 ０　リング形式データ通信回路において到来データ列か
   らクロックを回復してディジタルデータ列を発生するク
   ロック回復方法において、固定動作周波数でクリック信
   号を発生し、クロック信号の位相をデータ列の位相と比
   較し、前記到来データ列と前記クロック信号間の位相差
   が選択された位相Ｆラッキング基準を越えたときその位
   相差を不連続的に変更し、そして前記クロック信号を使
   ってディジタルデータ列を発生することを含むことを特
   徴とするり賞ツク回復方法。 ａ４　前記の不連続的変更段階が、データ列とクロック
   信号間の位相差に応答してクロック信号の位相を選択的
   かつ不連続的に変更することを含む特許請求の範囲第１
   ３項記載のりｐツク回復方法。 （Ｉ９　前記の不連続的変更段階が、前記データ列を、
   該データ列の逐次的に遅延された複写列を代表する複数
   の出力タップを有する遅延線中に逼し、該データ列の遅
   延された複写列の１つを選択することを含み、そして前
   記１の゛隣接する遅延された複写列がクロック周期の分
   数分に対応する時間互に遅延されている特許請求の範囲
   第１３項記載のクロック回復方法。 住Ｑ　前記ディジタルデータ列をデータ再生装置に送り
   、そして該ディジタル再生装置においてクロック信号を
   使用することを含む特許請求の範囲＃１１５．１４また
   は１５項のいずれかに記載のり田ツク回復方法。