KR100306938B1 - 직렬 데이터와 클록 신호를 합성하는 방법 및 장치 - Google Patents

Abstract

직렬 인터페이스에서 필요한 독립 신호의 수는, 전송 데이터 신호의 전송 속도의 배수의 속도를 가진 클록 신호와 전송 데이터 신호를 전송을 위한 인코딩 전에 합성함으로써 줄일 수 있다.

직렬 인터페이스에서 독립 신호의 수는, 전송 데이터를 1 비트 샘플로 시그마-델타 인코딩하여 프레임 동기 신호에 대한 필요성을 없애 줌으로써 더 줄일 수 있다. 수신 단에서 복구된 클록 신호에 있는 지터는 더 고속의 클록 신호와 전송 데이터 신호를 합성함으로써 많이 감소하거나 심지어 없어진다. 수신 단에서 더 고속의 클록은 증대된 속도로 복구되며, 데이터와 더 고속의 클록의 합성 신호로부터 전송데이터를 래치(latch)하는데 쓰이고, 원래 전송 데이터 신호와 함께 원래 비트 클록을 제공하기 위해 데이터 전송 속도로 다시 나누어진다.

Description

직렬 데이터와 클록 신호를 합성하는 방법 및 장치{method and apparatus for combining serial data with a clock signal}

본 발명은 향상된 직렬 인터페이스에 관한 것이다. 보다 구체적으로는 시그마 델타 인코딩된 데이터를 사용함으로써 그리고 전송 데이터와 그 전송 데이터의 전송 속도의 적어도 두 배의 속도를 가진 클록을 합성함으로써, 4 신호 직렬 인터페이스를 통합하여 두개의 차동(differential) 신호로 만드는 것에 관한 것이다.

도 8은 두 분리된 회로 (700)과 회로 (702) 사이의 종래의 4 신호 차동 직렬 인터페이스를 보여준다. 회로 중 하나는 전원 전압을 초과하는 전압에 전형적으로 노출되어 있으므로 여기서는 고압회로 (702)라 칭한다. 어떤 상황에서는 코덱(CODEC)이나 다른 고압회로 (702)가 저압회로 (700)의 접지로부터 전기적으로 분리되도록 하기 위해서, 직렬 인터페이스에서 클록 신호를 교류 결합하는 것이 바람직하다. 마찬가지로 전송 데이터 신호 (716), 수신 데이터 신호 (718), 그리고 프레임 동기 신호 (712)를 교류 결합하는 것이 바람직할 것이다. 만일 저압회로 (700)과 고압회로 (702) 사이의 모든 신호가 교류 결합되어 있다면, 본질적으로 저압회로 (700)의 접지와 고압회로 (702)의 접지사이에 연결이 존재할 필요가 없다.

불행히도 실제 상황에서, 저압회로 (700)과 고압회로 (702) 사이에 접지가 일단 끊어지면, 저압회로 (700)의 접지 포텐셜(ground potential)과 고압회로 702의 접지 포텐셜사이에 큰 동상전압(common mode voltage)이 존재할 수 있다. 이 큰 동상전압은 단절된 고압회로 (702)에서 교류 결합된 디지털 신호를 방해할 수 있다.

이 문제점을 피하기 위하여, 종래에는 차동 교류결합 시그널링(differential AC coupled signaling)이 동상전압을 제거하도록 구현되었다. 그러나, 예를 들어 차동 교류 결합은 저압회로 (700)과 고압회로 (702)사이의 네 개의 직렬 신호들에 대해서 8개의 고전압 커패시터(capacitor)를 필요로 한다. 두 개는 클록 신호 (710), 두 개는 전송 데이터 신호 (716), 두 개는 수신 데이터 신호 (718), 두 개는 프레임 동기 신호 (712)를 위한 것이다. (저압회로 (700)과 관련하여) 불행하게도 8개의 고전압 절연커패시터는 일반적으로 매우 많은 공간을 필요로 하고 매우 비싸다.

직렬 인터페이스의 예는 CSP1034 멀티프로세서모드 SIO 인터페이스이다. 이 인터페이스를 완성하는데 5개의 직렬 신호가 필요하다. 5개의 차동 신호 쌍의 각각은 전압절연을 위하여 한 쌍의 커패시터와 절연되어야 한다. 그러나, 이것은 각 단에 10개의 고전압 커패시터를 필요로 한다

회로간 인터페이스에 필요한 통신선의 수를 줄이는 것은, 상대적인 비용과 개별 회선의 회로설계 때문에 중요하다. 회로 중 하나가 코덱(CODEC)처럼 더 높은 전압을 필요로 하는 것일 때 특히 그렇다. 또한 통신선이 통합되었을 때, 데이터 클록이 최소한의 지터를 가지고 수신 단에서 복구되도록 보장되는 것에 주의를 기울이는 것이 중요하다.

도 1은 본 발명의 제 1 실시 예에 따라서, 저압회로와 고압회로 사이의 네 개의 직렬 신호를 세 개의 직렬 신호로 통합한 것을 도시하는 도면.

도 2는 본 발명의 제 2 실시 예에 따라서, 저압회로와 고압회로 사이에 네 개의 직렬 신호를 두 개의 직렬 신호로 통합한 것을 도시하는 도면.

도 3a는 종래 직렬 인터페이스 장치에서 생성된 '1010101'의 아이들패턴 (idle pattern) 중간에 전송된 128개의 '1'의 스펙트럼 에너지를 도시하는 시뮬레이션된 스펙트럼 그래프.

도 3b는 본 발명에 따라 직렬 인터페이스에 의해 생성된 '00110011'의 아이들패턴 (idle pattern) 중간에 전송된 128개의 '1'의 스펙트럼 에너지를 도시하는 시뮬레이션된 스펙트럼 그래프.

도 4는 본 발명의 제 2 실시 예에 따라서, 하나의 입력 신호로부터 클록과 데이터를 복구하는 회로의 개요도.

도 5는 도 4에 도시된 개요도의 타이밍도.

도 6은 도 4에 도시된 개요도의 구현도.

도7은 도 4에 도시된 개요도의 또 다른 구현도.

도 8은 두 분리된 회로사이의 종래의 4 신호 차동 직렬 인터페이스를 도시하는 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 저압회로 102: 고압회로

150, 160 : 시그마/델타 인코더 152, 162 : 시그마/델타 디코더

710 : 클록 신호 116 :시그마-델타 전송 데이터 스트림

118 : 시그마-델타 수신 데이터 스트림

본 발명의 원리에 따라, 직렬 스트림은 공간과 비용에 대한 요구들을 줄이기 위해 통합된다. 본 발명의 한 특징은 데이터 신호의 전송 속도에 대응하는 클록 신호와 데이터 신호를 합성한 단일 정보 신호를 전송하는 시스템을 제공하는 것이다. 이 시스템은 전송 데이터 신호와 그 전송 데이터 신호의 전송 속도의 적어도 두 배에 대응하는 증대된 클록 신호를 포함한다. 합성된 클록/데이터 신호는 전송 데이터 신호와 증대된 클록 신호의 논리조합으로 구성되어 만들어지며, 별개의 회로로 전송된다.

수신기 시스템은 합성된 클록/데이터 신호를 수신하는 수신기와 합성된 클록/데이터 신호에서 에지를 검출하는 에지 검출기를 포함한다. 위상 동기 루프 (phase locked loop)는 에지 검출기로부터 신호를 고정(lock on)한다. 게이트가 합성된 클록/데이터 신호로부터 클록 신호를 끌어 내고(derive), 디바이더(divider)가 원래 데이터 신호의 원래 전송 속도에 대응하는 복구된 클록 신호를 제공하기 위해 끌어낸 클록 신호를 분할한다. 그 위상 동기 루프에 의해 구동된 래치는 합성된 클록/데이터 신호로부터 데이터 신호를 끌어 낸다.

본 발명은 1 비트 시그마-델타 (∑/△) 데이터를 사용함으로써 제공되는 것과 같은 프레임 없는 인터페이스 방법을 사용함으로써, 다중 전선 직렬 인터페이스에서 직렬 신호의 수를 감소시킨다. 각 샘플이 단지 1 비트 길이이기 때문에, 이것은 프레임 동기 신호에 대한 필요성을 없애준다. 또한, 본 발명의 또다른 특징은, 적어도 데이터 전송 속도의 약 두 배인 클록 신호와 전송 데이터를 합성하여 수신 단에서 낮은 지터로 복구된 클록을 제공한다. 이것은 직렬 인터페이스에서 독립된 클록 신호에 대한 필요성을 없애준다.

본 발명자들은 클록 신호와 전송 데이터를 합성하는 종래의 방법이 수신기에서 복구된 클록 신호에 상당한 양의 지터를 발생시키며, 데이터가 고속일 때는 특히 그렇다는 것을 깨달았다. 본 발명은 증대된 클록 예를 들면 전송 데이터의 데이터 전송 속도의 적어도 두 배의 속도를 가지는 클록과 전송 데이터를 합성함으로써, 전송 데이터와 클록 신호를 합성함에 따라 생기는 지터를 제거하는 기술을 제공한다.

본 발명이 차동 직렬 회선과 관련하여 설명되고 있지만, 싱글 엔드형 직렬 회선에도 똑같이 적용된다. 또한 본 발명이 데이터 전송 속도의 적어도 약 두 배의 속도를 가진 합성된 클록 신호와 관련하여 도시되고 설명되고 있지만, 본 발명의 원리는 약 2보다 큰 실수배(real number multiple)의 속도를 가진 더 고속의 클록 신호의 합성에도 똑같이 적용된다.

도 1은 본 발명의 제 1 실시 예를 보여주는데, 1 비트 시그마-델타 인코딩된 데이터를 사용함으로써, 저압회로 (100)과 고압회로 (102) (예를 들면 코덱) 사이의 직렬 신호의 수를 4(도 8에 도시됨)에서 3으로 줄이고 있다. 보간(interpolation)과 데시메이션(decimation)을 포함하여 시그마-델타 변환 기술은 잘 알려져 있다.

전송 데이터 스트림과 수신 데이터 스트림은 (저압회로 (100)의 견지에서) 1 비트 데이터 샘플로 각각 시그마-델타 인코딩되고 디코딩된다. 데이터 샘플은 단지 1 비트 길이이므로 샘플은 항상 정확하게 읽혀진다. 따라서 도 1에서와 같이, 도 8에 도시된 종래 인터페이스에 필요한 프레임 동기 신호는 시그마-델타 전송 데이터 스트림 (116)을 사용함으로써 제거된다.

특히 실시 예에서 저압회로 (100)은 시그마-델타 인코더 (150)과 시그마-델타 디코더 또는 데시메이터(decimator) (152)를 포함하는데, 시그마-델타 인코더 (150)은 이진 전송 데이터를 샘플 시그마-델타 전송 데이터 스트림 (116)마다 1 비트로 인코딩하며, 시그마-델타 디코더 또는 데시메이터(decimator) (152)는 시그마-델타 수신 데이터를 20 비트 데이터 샘플 같은 이진 수신 데이터로 디코딩한다. 마찬가지로 고압회로 (102)는 시그마-델타 인코더 (160)과 시그마-델타 디코더 (162) 을 포함하는데, 시그마-델타 인코더 (160)은 시그마-델타수신 데이터 스트림 (118)을 인코딩하며, 시그마-델타 디코더 (162)는 시그마-델타 전송 데이터 스트림 (116)을 이진 전송 데이터로 디코딩한다. 시그마-델타 인코더 (150), (160) 안에서는 디지털 시그마-델타 인코더에 의한 최종 보간(interpolation)과 처리 후에, D/A(digital to analog) 데이터가 저압 회로 (100)과 고압 회로 (102)사이의 회선 상에 놓여진다. 디지털 시그마-델타 인코더는 D/D(digital to digital) 회로라고도 부른다. 시그마-델타 디코더 (152), (162) 내의 A/D 컨버터 데이터는 데시메이션 필터링(decimation filtering)이 일어나기 전에 저압회로 (100)과 고압회로 (102) 사이의 회선 상에 놓여진다. 시그마-델타는 당업자에게는 델타-시그마 (△/∑)라고도 불리어진다.

도 2는 본 발명의 제 2 실시 예를 도시하는데, 도 8에서 도시된 종래의 4 회선 직렬 인터페이스가 두개의 직렬 데이터 스트림 즉 수신 데이터 스트림 (118)과 합성된 클록/전송 데이터 스트림 (115)로 통합되고 있다. 수신 데이터 스트림 (118)은 샘플 시그마-델타 데이터 스트림 당 1 비트이며, 고압회로 (202)의 시그마-델타 인코더 (260)과 저압회로 (200)의 시그마-델타 디코더 (252)를 필요로 한다. 전송 데이터 신호는 저압회로 (200)의 시그마-델타 인코더 (250)과 고압회로 (202)의 시그마-델타 디코더 (262)를 필요로 한다.

이 실시 예에 의하면 전송 데이터 스트림과 수신 데이터 스트림은 전송을 위해 시그마-델타 인코딩된다. 이 방법은 각 샘플이 데이터 전송 속도로 길이가 1 비트이므로 부가적인 프레임 신호에 대한 필요성을 없애주는데 유리하다. 따라서 수신 단에서 복구된 클록 신호는 근본적으로 프레임 신호뿐만 아니라 데이터 클록도 제공해준다.

전송 데이터 신호는 시그마-델타 인코딩되고 더 고속의 클록 신호와 합성된 후 맨체스터 인코딩되어 결국 도 2에서 도시된 클록/전송 데이터 신호 (115)가 된다. 이 제 2 실시 예는 직렬 인터페이스에 필요한 차동 회선의 수를 4 에서 2로 줄여주고, 마찬가지로 고압절연회로 또는 커패시터의 수를 8에서 4로 줄여준다.

될 수 있으면 전송 데이터 신호는, 전송 데이터 신호의 통신 속도의 적어도 두배에 대응하는 복수의 클록 신호와 합성된다. 본 발명자들은 맨체스터(Manchester) 인코딩 전의 전송 데이터와 더 고속의 클록을 합성하는 것이 수신기의 클록 복구 회로의 위상 동기 루프(Phase locked loop)에 의해 보통 발생되는 합성 지터를 많이 감소시킨다는 것을 발견했다. 더 고속의 클록 성분과 합성되는 전송 데이터는 클록/전송 데이터 신호 (115)로서 도 2에 도시되어 있다.

지터는 신호 특히 클록 신호의 타이밍에서의 임의 변동(random variation)이다. 맨체스터 인코딩만을 사용하는 종래 시스템에서처럼 전송 데이터 신호와 클록 신호를 합성하는 것은 클록 신호의 수신 예를 들면 고압회로 (202)에서 지터를 발생시킨다. 고압회로 (202)에서의 클록 복구 시스템이 지터를 제거하지 못한다면, 고압회로의 신호대 잡음(S/N) 성능은 저하될 것이다. 따라서, 이 지터는 제거되어야 한다.

보통의 맨체스터 인코딩된 데이터 전송은 보통 지터에 견딘다. 그러나, 전송 데이터와 종래 속도의 데이터 클록의 합성동안 생기는 클록 지터 값은 수신회로 예를 들면 고압회로 (202)의 신호대 잡음 성능을 직접적으로 저하시킨다. 수신 회로가 코덱이라면 특히 그렇다. 본 발명은 전송 데이터 신호와 전송 속도의 클록을 합성하는 동안 생기게 되는 지터가 없이, 수신단 (예를 들면 고압회로 (202))에서, 원래의 클록 신호를 복구시키는 장치와 방법에 관한 것이다.

지터 문제를 없애는 종래의 한가지 방법은 수신 회로에서 위상 동기 루프를 사용하고, 지터 클록 신호를 대체하기 위하여 위상 동기 루프에서 전압제어발진기의 출력을 사용하는 것이다. 위상 동기 루프는 복구된 클록을 향상시키기 위하여 전형적으로 이용되나 저전력 전압제어발진기는 잡음 때문에 그 자체가 지터를 발생시킨다.

클록 정보와 함께 전송할 데이터 스트림을 인코딩하는 가장 적절한 방법은 이상(bi-phase) 인코딩이나 맨체스터 인코딩이다. 맨체스터 인코딩은 수신기가 송신기와 더 잘 동기화되도록 하기 위해, 클록 신호를 전송 데이터와 함께 인코딩하는 한가지 방법이다. 맨체스터 인코딩이 없다면 연속된 '1'이나 '0'이 확장된 주기동안 전송될 가능성이 존재한다. 그러나 몇 개의 같은 비트들이 연속적으로 보내어질 때, 신호에 아무런 변화가 없으므로 각 비트가 언제 시작하고 끝나는지에 대한 클록 정보를 수신기에게 제공해주지 못한다. 맨체스터 인코딩은 각 비트 주기를 둘로 나누고 항상 각 비트의 중간에 신호 레벨의 전이가 있도록 보장해줌으로써 이것을 방지한다. 따라서, 각 비트는 전송회선에서 전이를 일으키도록 보장되기 때문에, 수신기는 전송된 데이터로부터 클록 신호를 복구함으로써 송신기와 더잘 동기화할 수 있다.

전송 데이터 스트림을 클록 정보와 인코딩하는 또 다른 방법은 차동 맨체스터 인코딩(differential Manchester Encoding)이다. 보통의 맨체스터 인코딩에서는 하나의 비트 '1'은 나누어진 주기의 처음 반 동안 고압으로 전송되고, 두번째 반 동안 저압으로 전송된다. 비트 '0'에 대해서는 그 반대이다. 차동 맨체스터 인코딩에서 비트 '1'은 다음 비트 신호의 처음 반을 이전 비트 신호의 마지막 반 동안과 같도록 함으로써 표시하고, 비트 '0'은 다음 비트 신호의 처음 반을 이전 비트의 신호의 마지막 반과 반대되도록 함으로써 표시한다. 즉, 비트'0'은 그 비트의 첫 부분에서의 전이에 의해 표시한다. 차동 맨체스터 인코딩에서는 보통의 맨체스터 인코딩에서처럼 전송되는 비트 신호의 중간에 항상 전이가 있다.

그러나 맨체스터 인코딩이나 차동 맨체스터 인코딩에서도, 전송된 데이터는 복구된 클록에서 에러를 일으킬 수 있다. 예를 들면, 도 3a는 중간에 128개의 '1'의 버스트를 가진 '0101010101'의 아이들 패턴(통신속도로 클록과 관련하여)의 에너지의 시뮬레이션된 스펙트럼도를 보여준다. 수신기 회로에서 위상 동기 루프에 의해 고정되는 점인 피크가 전송 속도에서 보인다. 상기 전송 속도의 1/2인 점에서의 피크는 상기 전송 속도 피크로부터 충분히 멀어서 PLL이 1/2 전송 속도 주파수에서 고정되는 위험을 없앤다. 그러나, 도 3a는 3/4 전송 속도에서 더 최고점을 이루고 있음을 보여준다. 요구되는 전송 속도 주파수가 아닌 주파수에 있는 상당량의 스펙트럼 에너지는 3/4 전송 속도 주파수에 고정하려 함으로써 수신기 안의 위상 동기 루프에 지터를 초래할 수 있다.

도 3b에 전송 속도의 2배인 더 고속의 클록과 전송 데이터와의 합성에 대한유사한 시뮬레이션이 도시되어있다. 도 3b는 중간에 128개의 '1'의 버스트를 가진 '110011'의 아이들 패턴의 (데이터 전송 속도의 두 배인 클록과 관련하여) 주파수와 관련된 스펙트럼 에너지를 보여준다. 도 3b는 요구되는 전송 속도 주파수와 1/2 전송 속도 주파수에서 우세한 스펙트럼 에너지를 보여준다. 그러나, 중요하게도 도 3b는 전(full) 전송 속도 주파수와 1/2 전송 속도 주파수 사이에 주목할 만한 스펙트럼 에너지는 존재하지 않는다는 것을 명백히 보여준다. 혼란시키는 스펙트럼 에너지가 없다는 것은 위상 동기 루프나 수신기에서의 다른 동기화 회로가 적당한 주파수에 고정되어 본질적으로 지터가 없는 클록을 복구하도록 해 준다.

통신속도의 두 배보다 느리고 한 배보다 빠른 속도를 가진 클록과 전송 데이터를 합성하는 것이 가능하지만. 합성을 위한 클록의 배수가 적어도 약 두 배일 때 지터가 더 양호하게 감소된다.

더 고속인 데이터 클록 신호와 전송 데이터의 합성은, XOR 논리 게이트 같은 간단한 논리나 프로세서내의 비슷한 기능을 포함하고 있는 합성기(combiner)에 의해 수행될 수 있다. 합성된 더 고속의 클록과 시그마-델타 인코딩된 전송 데이터는 그 후 맨체스터 인코딩되고 차동 전송기 같은 것에 의해 전송된다.

따라서, 본 발명은 전송 데이터와 전송 데이터의 적어도 약 두 배의 속도를 가진 클록을 인코딩 전에 합성함으로써, 복구된 클록 신호에서 지터를 없애 준다. 이것은 수신 단에서 적절히 복구되도록, 기본이 되는 원 클록 주파수에서 복구된 클록 스펙트럼 성분에 충분한 에너지가 있도록 한다. 고속 클록의 사용은, 지터가없는 원 클록 이벤트(events)를 복구하는데 사용되도록, 인코딩된 데이터 전송에서 항상 여유 데이터 전이가 있도록 한다. 따라서, 맨체스터 인코딩 전에 전송 데이터와 증대된 클록을 합성함으로써, 본 발명은 증대된 클록 성분과 관련하여 충분한 전이와 충분한 에너지가 제공되도록 한다.

수신기에서 PLL이 합성된 클록과 전송 데이터 신호 (115)의 증가된 클록 성분에 직교하여 고정할 수 있는 한, PLL의 VCO는 2로 나누기(divide by 2)같은 나누기(divide) 함수를 사용하여 기본이 되는 원래 1x 클록 성분을 복구시키는데 도움이 될 수 있을 것이다. 2로 나누기 경우에 G 플립플롭(Gated F/F)은 적당한 나누기 함수를 생성한다. 이 경우에 반전되지 않은 VCO 출력은 G F/F에 가해지고 반전된 VCO 출력은 데이터를 복구하는데 사용된다.

도 4는 고압회로 (202)에서 전송 데이터 신호와 클록 신호를 복구하고 분리시키는 클록과 데이터 복구 회로를 보여준다.

도 4에서 합성된 전송 데이터/클록 신호는 커패시터 C를 통하여 차동 수신기 (310)으로 교류 결합된다. 차동 수신기 (310)은 차동 직렬 합성된 전송 신호와 클록 신호를 점 (324)에서 싱글 엔드된(single ended) 수신 전송/데이터 신호로 변환한다. 수신 전송/데이터 신호 (324)는 에지 검출기 회로 (312)로 입력된다. 검출된 에지는 2 로 나누기 회로 (316)에 의해 2등분되고, 위상 동기 루프 (314)에 직교하여 고정된다. PLL (314)의 출력은 증대된 (예를 들면 두 배가 된) 클록을 제공하기 위해 게이트 (318)에서 검출된 에지를 게이트하는데, 이 클록은 (320)에서 여러개로 나뉘어지고 (예를 들면 2등분) 복구된 기본이 되는 원래 클록 신호 (330)으로서 고압회로에 제공된다. PLL (314)의 출력은 또한 복구된 데이터 (332)를 제공하기 위해, 데이터 래치 (322)에서 싱글 엔드로(single ended) 수신된 전송 데이터를 래치(latch)한다.

도 4의 타이밍도 분석은 증대된 (예를 들면 두 배가 된) 클록과 전송 데이터와의 합성 및 복구를 본 발명의 원리에 의해 설명해주고 있다.

도 2의 저압회로 (200)을 관찰하면, 도 5의 파형 (a)는 파형 (b) 에 도시된 1x 전송 데이터 신호와 관련하여 두배가 된 클록을 보여준다. 증대된 클록 신호와 전송 데이터 신호의 XOR(exclusive OR) 한 결과는 도 5에서 도시된 파형 (c)이다.

수신단 즉 도 2의 고압회로 (202)에서, 전압제어발진기(VCO)의 출력은 도 5의 파형 (d)에 도시된 합성 클록/전송 데이터 신호의 증대된 클록 성분을 고정한다. VCO 출력의 반전은 파형 (e)로 그려져 있고, 수신된 합성 클록/전송 데이터 신호에서 검출된 에지는 파형 (f)로 도시되어 있다. 검출된 에지 (파형 (f))는 VCO 출력을 게이트하여, 파형 (g)에 도시된 복구된 원래 기본이 되는 클록을 생성한다. 복구된 원래 기본이 되는 클록의 반전은 파형 (h)로 도시되어 있다. 파형 (h)에 도시된 반전된 클록의 하강(falling) 에지는 수신된 합성 클록/전송 데이터 신호 (파형 (c))를 래치하여 도 5의 파형 (i)로 도시된 복구 데이터를 생성한다. 도 5에서 파형은 PLL은 클록 이벤트(event)를 리타임(retime)하나 PLL (314)의 출력은 고압회로 (202)를 구동하는데 직접 사용되지는 않는다는 것을 보여준다.

도 4의 개요도를 구현하는 한가지 가능한 방법이 도6과 도7에 도시되어 있다. 도 6은 증대된 클록신호와 전송 데이터 신호의 저압회로 (200)에서의 합성과고압회로 (202)에서의 복구와 분리를 설명하기 위한 목적으로 저압회로 (200)과 고압회로 (202)의 관련 부분을 보여주고 있다.

도 6에서 시그마-델타 인코딩된 전송 데이터 신호는 F/F (500)의 D 입력(input)으로 입력되는데 F/F은 증대된 클록 신호에 의해 클록된다. F/F (500)의 Q 출력은 XOR (502)에서 증대된 클록 신호와 XOR 된다. 그리고 교류 결합된 커패시터 C를 통하여 고압회로 (202)로 차동적으로 전송된다. 차동 수신기 (310)은 차동 신호를 점 A에서 싱글 엔드된 신호로 다시 변환시킨다.

에지 검출기 회로는 XOR (512)와 F/F (511)로 구성된다. 2로 나누기 (316)은 F/F (514)로 구성된다. 도 4에서 게이트 (318)은 AND 게이트로서 구성(configure)되고 2로 나누기 (320)은 F/F으로 구성된다. 데이터 래치 (322)도 또한 F/F 이다. PLL (314)는 XOR (518), 필터 (520) 그리고 전압제어발진기 (516)으로 구성되어 있다. 필터 (520)에는 약 1 마이크로 세컨드의 시상수를 가지는 커패시터와 저항기를 포함하는 RC 회로가 포함되어 있다. 필터 (520)의 시상수는 필터 기능을 제공할 만큼 느리나 주목할 만한 지연을 초래하지 않을 만큼은 빠르다.

XOR (518)은 닫힌 위상 동기 루프를 형성하는 데 필요한 피이드백을 제공한다. 필터 (520)은 VCO 출력 클록 신호의 에지(도 5의 파형 (d))와 원래의 증대된 클록의 에지(도 5의 파형 (a)) 사이에서 제 시간에 최저의 잔류편차(offset)를 보장하기 위해 필요하다. 멀티플렉서 (524)는 제어신호 MUX SELECT에 따라 VCO 출력(도 5의 파형 (d)) 이나 VCO 출력의 반전(도 5의 파형 (e)) 을 출력한다.

도 7은 제어신호 MUX SELECT를 제공하는 회로를 보여준다. 도 7에서는 도 6의 점 A의 수신 합성 클록/전송 데이터 신호가 8개의 F/F이 두개의 그룹으로 분리되어 직렬로 연결된 (604), (606)으로(이것은 프리앰블을 검출한다) 입력된다. 도 7에 도시된 회로는 클록과 데이터의 분리가 정확히 일어나도록 하기 위해 클록의 180도 엠비규이티(ambiguity)를 해소하고 있다.

본 발명이 전형적인 바람직한 실시 예와 관련하여 설명되고 있으나, 당업자들은 발명의 진정한 정신과 범위에서 벗어나지 않고 설명된 실시 예에 다양한 수정을 가할 수 있을 것이다.

직렬 인터페이스에서 필요한 독립 신호의 수는, 전송 데이터 신호의 전송 속도의 배수의 속도를 가진 클록 신호와 전송 데이터 신호를 전송을 위한 인코딩 전에 합성함으로써 줄일 수 있다.

직렬 인터페이스에서 독립 신호의 수는, 전송 데이터를 1 비트 샘플로 시그마-델타 인코딩하여 프레임 동기 신호에 대한 필요성을 없애 줌으로써 더 줄일 수 있다. 수신 단에서 복구된 클록 신호에 있는 지터는 더 고속의 클록 신호와 전 비트 클록을 제공하기 위해 데이터 전송 속도로 다시 나누어진다.

Claims (16)

1. 합성된 데이터와 클록 신호를 전송하는 시스템으로서,

   전송 데이터 신호와 상기 전송 데이터 신호의 전송 속도의 적어도 약 두 배의 속도를 가지는 클록 신호를 합성하도록 적응된 합성기(combiner)와,

   상기 합성된 전송 데이타와 클록 신호를 단일 직렬 정보 스트림으로서 전송하는 전송기(transmitter)를 포함하는 전송 시스템.
2. 제 1항에 있어서, 상기 합성기와 상기 전송기 사이에서, 상기 합성된 전송 데이터와 클록 신호를 전송을 위해 인코딩하도록 배열되고 적응된 인코더를 더 포함하는 전송 시스템.
3. 제 1항에 있어서, 상기 합성기는 XOR(exclusive OR)을 포함하는 합성기인 전송 시스템.
4. 제 1항에 있어서, 상기 전송 데이터 신호는 시그마-델타 인코딩된 신호인 전송 시스템.
5. 제 2항에 있어서, 상기 인코더는 시그마-델타 인코더인 전송 시스템.
6. 합성된 데이터와 클록 신호를 수신하는 시스템으로서,

   상기 합성된 데이터와 클록 신호를 수신하도록 적응된 수신기와,

   상기 합성된 데이터와 클록 신호에서 클록 에지를 검출하도록 적응된 에지 검출기와 ,

   상기 합성된 데이터와 클록 신호 내의 상기 검출된 클록 에지에 위상 고정하도록 적응된 위상 동기 루프와,

   상기 합성된 데이터와 클록 신호로부터 클록 신호를 추출하도록 적응된 제 1 추출기(extractor)와,

   상기 데이터 신호의 전송 속도에 대응하는 복구된 원래 클록 신호를 제공하기 위하여 상기 클록 신호를 나누도록 적응된 디바이더(divider)와,

   상기 합성된 데이터와 클록 신호로부터 상기 데이터 신호를 추출하도록 적응된 제 2 추출기(extractor)를 포함하는 수신 시스템.
7. 제 6항에 있어서, 상기 디바이더는 적어도 약 2 로 나누는 디바이더인 수신 시스템.
8. 제 6항에 있어서, 상기 위상 동기 루프는 상기 전송 속도와 실질적으로 같은 주파수를 고정하도록 적응된 위상 동기 루프인 수신 시스템.
9. 단일 직렬 정보 스트림 내에서 합성된 데이터와 클록 신호를 함께 전송하는방법으로서,

   전송 데이터 신호의 전송 속도의 적어도 약 두 배인 속도를 가지는 더 고속의 클록 신호를 제공하는 단계와,

   상기 더 고속의 클록 신호와 상기 데이터 신호를 합성하여 상기 합성된 데이터와 클록 신호를 형성하는 단계와,

   상기 합성된 데이터와 클록 신호를 단일 직렬 정보 스트림으로서 전송하는 단계를 포함하는 전송 방법.
10. 제 9항에 있어서, 상기 합성 단계는 상기 데이터 신호와 상기 더 고속의 클록 신호를 XOR하는 단계를 더 포함하는 전송 방법.
11. 제 9항에 있어서, 상기 전송 데이터 신호를 시그마-델타 인코딩하는 단계를 더 포함하는 전송 방법.
12. 단일 직렬 정보 스트림으로부터 합성된 데이터와 클록 신호를 수신하는 방법으로서,

    상기 합성된 데이터와 클록 신호를 포함하는 상기 단일 직렬 정보 신호를 수신하는 단계와,

    상기 합성된 데이터와 클록 신호에서 클록 에지를 검출하는 단계와,

    상기 검출된 클록 에지에 위상 동기 루프를 고정하는 단계와,

    상기 합성된 데이터와 클록 신호로부터 클록 신호를 추출하는 단계와,

    상기 데이터 신호의 전송 속도에 대응하는 복구된 클록 신호를 제공하기 위하여 상기 추출된 클록 신호를 나누는 단계와,

    상기 합성된 데이터와 클록 신호로부터 상기 데이터 신호를 추출하는 단계를 포함하는 수신 방법.
13. 제 12항에 있어서, 상기 나누기 단계는 적어도 약 2로 나누는 단계인 수신 방법.
14. 제 12항에 있어서, 상기 위상 동기 루프를 고정하는 단계는 상기 전송 속도와 실질적으로 같은 주파수에서 상기 위상 동기 루프를 고정하는 단계를 더 포함하는 수신 방법.
15. 합성된 데이터와 클록 신호를 단일 직렬 정보 스트림에서 함께 전송하는 장치로서,

    데이터 신호의 전송 속도의 약 두 배와 같은 속도를 가진 더 고속의 클록 신호를 제공하는 수단과,

    상기 합성된 데이터와 클록 신호를 형성하도록 상기 데이터 신호와 상기 더 고속의 클록 신호를 합성하는 수단과,

    상기 합성된 데이터와 클록 신호를 단일 직렬 정보 스트림으로서 전송하는수단을 포함하는 전송 장치.
16. 단일 직렬 정보 스트림으로부터 합성된 데이터와 클록 신호를 수신하는 장치로서,

    상기 합성된 데이터와 클록 신호를 포함하는 상기 단일 직렬 정보 신호를 수신하는 수단과,

    상기 합성된 데이터와 클록 신호에서 클록 에지들을 검출하기 위한수단과,

    상기 검출된 클록 에지들에서 위상 동기 루프를 고정하기 위한 수단과,

    상기 합성된 데이터와 클록 신호로부터 클록 신호를 추출하기 위한 수단과

    상기 데이터 신호의 전송 속도에 대응하는 복구된 클록 신호를 제공하기 위하여 상기 추출된 클록 신호를 나누는 수단과,

    상기 합성된 데이터와 클록 신호로부터 상기 데이터 신호를 추출하는 수단을 포함하는 수신 장치.