JP2958976B2 - データの誤り訂正方式 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル通信システムに適用され、通信品
質の向上を目的として用いられるデータの誤り訂正方式
に関する。

［従来の技術］ 従来，この種の誤り訂正回路は，ディジタル通信，特
にデータ通信回線に利用されるのが一般的であり，近年
の高速データ通信に対応するため、低速の誤り訂正回路
を複数並列に動作させて目的を達成することは従来から
行われていた（特願昭60−282033号明細書参照）。

［発明が解決しようとする課題］ しかし，従来の誤り訂正回路は，部品点数が多く，複
雑な回路構成であった。部品点数が多いということは信
頼性の点で問題があり，部品点数の少い簡潔な回路が望
まれている。

［課題を解決するための手段］ 本発明によれば、送信側の誤り訂正符号回路が、直列
の入力データを並列に変換する第１の直列並列変換手段
と、該第１の直列並列変換手段から得られる複数の低速
データにそれぞれ誤り訂正符号を付加する複数の符号手
段と、これら符号手段のそれぞれから得られる出力を高
速の直列信号に変換する第１の並列直列変換手段とを含
み、受信側の誤り訂正復号回路が、受信復調された高速
データを複数の並列データに変換する第２の直列並列変
換手段と、該第２の直列並列変換手段から得られる複数
の低速データをうけ、それぞれのデータ中から復号の誤
りを検出してそれぞれ訂正を行なう複数の復号手段と、
これら復号手段からそれぞれ得られるワード同期信号を
基に、前記複数の復号手段が同期するように、前記第２
の直列並列変換手段の直列並列変換タイミングを制御す
る制御手段と、同じく前記復号手段からそれぞれ得られ
る誤り検出および訂正された低速の各データをうけ、こ
れらを高速の直列信号に変換する第２の並列直列変換手
段とを含み、前記制御手段は、入力クロックを低速クロ
ックに分周し、この低速クロックを前記第２の直列並列
変換手段の直列並列変換タイミングを決めるクロックと
して出力する第１の計数回路と、前記複数の復号手段か
らそれぞれ得られるワード同期信号のANDを取り、前記
複数の復号手段が同期すると、同期状態として論理“1"
を出力し、前記複数の復号手段が同期していない間は、
同期状態として論理“0"を出力する第１のANDゲート
と、前記低速クロックを更に分周し、更に分周されたク
ロックをタイミング信号として出力する第２の計数回路
と、このタイミング信号と前記第１のANDゲートの出力
とを入力されるフリップフロップと、前記低速クロック
と前記フリップフロップの出力とのANDを取り、出力を
前記第１の計数回路に初期値として送出する第２のAND
ゲートとを有し、前記フリップフロップ及び前記第２の
ANDゲートは、前記複数の復号手段が同期せずに、前記
第１のANDゲートが論理“0"を出力している間は、前記
第２の計数回路から前記タイミング信号が出力される度
に、前記第１の計数回路に送出する前記初期値を、前記
複数の復号手段を同期させる前記直列並列変換タイミン
グが得られるように、制御することを特徴とするデータ
の誤り訂正方式が得られる。

［実施例］ 次に，本発明の誤り訂正方式について図面を参照して
説明する。

第２図は本発明の誤り訂正回路が適用されるデータ通
信系の構成例を示すブロック図である。この図に於い
て，送信側では，低速のデータ群は多重回路１にて高速
のデータに変換される。この高速データは，誤り訂正符
号回路２において誤り訂正のための符号化が行われ，変
調回路３で変調されたのち伝送路へ送出される。受信側
では，復調回路４により復調された入力は誤り訂正復号
回路５に与えられ，伝送路で発生したデータ誤りを訂正
した後，分配回路６により低速データに分配されて，一
般のデータ回線へ送出される。

第３図は，本発明の誤り訂正回路の実施例として，送
信側誤り訂正符号回路の構成をブロック図により示す。
この図に於いて，高速の入力データ201はｎ段の直列並
列変換回路21よりｎ列の低速データ群に変換される。低
速に変換された各データ群は，それぞれ独立の符号回路
22−１〜22−ｎに入力される。これらの各符号回路は，
計数回路24から高速の入力クロック202をｎ分周した低
速クロックをそれぞれ同時にうけて，同期的に動作す
る。

符号回路22−１〜22−ｎのそれぞれにおいては，入力
データに対して通常の誤り訂正符号化が行われる。符号
化された各符号回路の出力信号はそれぞれ並列直列変換
回路23において高速の出力データ203に変換されてされ
る。計数回路25,計数回路26およびPLO27は，符号回路22
−１〜22−ｎにおいて誤り検出／訂正用符号を付加する
ことにより変化したデータ速度に適合するクロックを発
生するために，フェーズロック用の発振回路として動作
する。

第４図は，従来の誤り訂正回路の例として，特願昭60
−282033号明細書に開示された受信側誤り訂正復号回路
の構成をブロック図により示したものである。この図に
於いて，送信側の符号回路により符号化された高速の入
力データは復調回路４（第２図）により復調されたの
ち，入力信号501としてシフトレジスタ510に加えられ
る。ここから逐次出力されたデータはセレクタ520に与
えられ，それぞれのデータの入力タイミングが選択され
る。当初，任意に入力タイミングが選択された高速デー
タは，次に直列並列変換回路530において，前記符号回
路と同じｎ列の低速データ群に変換される。これらのｎ
列の低速データ群は，それぞれｎ個の復号回路540−１
〜540−ｎに入力される。各復号回路は，高速の入力ク
ロック502を計数回路560でｎ分周された低速クロックに
より，それぞれの入力データから符号の誤りを検出し，
訂正が行われる。

ここで，ここで問題となるのは,n列の低速データ群に
変換する場合の変換タイミングである。即ち，前記符号
回路ではｎ列の各低速データに対してそれぞれの誤り検
出／訂正符号を生成して，付加しているため，これらの
符号列は一体として取り扱う必要がある。しかし，これ
らのｎ個の符号列を，一旦並列直列変換した後，再び復
号回路で直接並列変換を行うと，前記の一体として取り
扱うべき符号列はくずれる確率の方が相当高いことにな
る。この問題は次のようにして解決している。

即ち，各復号回路540−１〜540−ｎでは,n列に変換さ
れた低速データ列に対して，符号回路で付加された誤り
検出／訂正符号と，復号回路により符号回路で行ったと
同じ方法で生成した誤り検出／訂正符号を逐次比較し，
不一致符号数が設定数以下になった場合にワード同期の
同期信号を出力する。

このようにすれば，もし直列並列変換回路530の変換
タイミングが正しいタイミングでないとき,n個の復号回
路540−１〜540−ｎの少くとも１つ以上の復号回路から
同期信号が出ないことになる。これらｎ個の同期信号
は,ANDゲート600によって全復号回路の同期状態が検出
され，適当な時間間隔で同期状態を調べるための時間設
定用計数回路570,同期状態ラッチ用F/F590及び計数回路
580によって一定間隔毎にセレクタ520の入力が切替えら
れ,n個の全復号回路が同期する様な直列並列変換タイミ
ングを設定するように動作する。

上記のようにして，低速の各データ列毎に誤り検出／
訂正された復号回路540−１〜540−ｎの出力信号は，再
び並列直列変換回路550によって高速の出力データ503に
変換されて出力される。計数回路610,計数回路620およ
びPLO630は，誤り訂正回路と同様，復号回路によって誤
り検出／訂正符号が除去されることによるデータの速度
変化に対応したクロックを発生するために，フェーズロ
ック用の発振回路として動作する。

第１図は本発明の誤り訂正回路の実施例として受信側
誤り訂正復号回路の構成をクロック図により示したもの
である。この図に於いて，送信側の符号回路により符号
化された高速の入力データは復調回路４（第２図）によ
り復調されたのち，入力信号501として直列並列変換回
路53に加えられる。直列並列変換回路53では前記符号回
路と同じｎ列の低速データ群に変換される。これらのｎ
列の低速データ群はそれぞれｎ個の復号回路54−１〜54
−ｎに入力される。各復号回路は，高速の入力クロック
502を計数回路56でｎ分周された低速クロックによりそ
れぞれの入力データから符号の誤りを検出し，訂正が行
われる。ここでも，第４図の例で説明した高速データか
ら低速データへ直列並列変換する時の変換タイミングの
問題がある。

本発明では，この問題を次のように解決している。即
ち，各復号回路54−１〜54−ｎでは,n列に変換された低
速データ列に対して，符号回路で付加された誤り検出／
訂正符号と，復号回路により符号回路で行ったと同じ方
法で生成した誤り検出／訂正符号を逐次比較し，不一致
符号数が設定数以下になった場合にワード同期の同期信
号を出力する。

このようにすれば，もし直列並列変換回路53の変換タ
イミングが正しいタイミングでない時,n個の復号回路54
−１〜54−ｎの少くとも１つ以上の復号回路からは同期
信号が出ないことになる。これらのｎ個の同期信号は,A
NDゲート60によって全復号回路の同期状態が検出され，
適当な時間間隔で同期状態を調べるための時間設定用計
数回路57,同期状態ラッチ用F/F59及びANDゲート58によ
って一定間隔毎に計数回路56の初期値がロードされ,n個
の全復号回路が同期するような直列並列変換タイミング
を設定することに動作する。

詳細には、計数回路56及び57、ANDゲート58、F/F（フ
リップフロップ）59は、以下のように動作する。

つまり、第１図において、計数回路56は、上述のよう
に入力クロック502をｎ（２以上の整数）分周し、この
分周されたクロックは、直列並列変換回路53のラッチ信
号と、復号回路54−１〜54−ｎの読み込みクロックとし
て使用されると共に、計数回路57に入力される。計数回
路57は、計数回路56の出力クロックを更に分周し、この
更に分周されたクロックをF/F59にタイミング信号とし
て与える。

ANDゲート60の出力が“0"の間（つまり、復号回路54
−１〜54−ｎが非同期の間）は、F/F59及びANDゲート58
は、計数回路57の発生するタイミングで、計数回路56に
初期値を設定するように動作する。この際、F/F59及びA
NDゲート58は、初期値が、計数回路56に初期値が設定さ
れる度に、計数回路56の周期を１クロック分だけ短く
（或いは長く）するような値となるように、動作する。
即ち、計数回路56に初期値に設定される度に、直列並列
変換回路53のラッチのタイミングと復号回路54−１〜54
−ｎの読み込みのタイミングは入力のクロック502に対
して１クロックづつタイミングがずれて行き、これは、
ANDゲート60の出力が“1"になるまで（つまり、復号回
路54−１〜54−ｎの同期が取れるまで）繰り返される。

ANDゲート60の出力が“1"になったら（復号回路54−
１〜54−ｎの同期が取れたら）、F/F59及びANDゲート58
は、計数回路56には新たな初期値を設定せずに、計数回
路56にそのまま状態を維持させて、フリーランさせる。

つまり第１図と第４図を比較した場合、動作は類似で
も第４図のシフトレジスタ510とセレクタ520と計数回路
580が第１図のANDゲート58に置き換わった（部品点数的
に）ことになり、第１図の方が部品点数的に少なく簡単
な回路構成となる。

このようにして，低速の各データ列毎に誤り検出／訂
正された復号回路54−１〜54−ｎの出力信号は，再び並
列直列変換回路55によって高速の出力データ503に変換
されて出力される。計数回路61,計数回路62およびPLO63
は第４図の例と同様，復号回路によって誤り検出／訂正
符号が除去されることによるデータの速度変化に対応し
たクロックを発生するために，フェーズロック用の発振
回路として動作する。

［発明の効果］ 以上の説明から明らかなように，本発明によれば，従
来と同様LSI化された既存の低速，低消費電力誤り訂正
回路を使用し，従来よりシンプルな回路で小形，かつ高
速化された誤り訂正回路が消費電力の低減された状態で
得られ，特に衛星通信におけるデータ通信システムに適
用してその得られる効果が大きい。

【図面の簡単な説明】

第１図は，本発明による実施例として，受信側誤り訂正
符号回路の構成を示すブロック図，第２図は，本発明の
誤り訂正回路が適用されるデータ通信系の構成例を示す
ブロック図，第３図は，本発明による実施例として，送
信側誤り訂正復号回路の構成を示すブロック図，第４図
は，従来の受信側誤り訂正復号回路の構成を示すブロッ
ク図である。 参照符号:1…多重回路,2…誤り訂正符号回路,3…変調回
路,4…復調回路,5…誤り訂正復号回路,6…分配回路,21
…直列並列変換回路,22−１〜22−ｎ…符号回路,23…並
列直列変換回路,24〜26…計数回路,27,63…PLO（位相同
期発振器）,53…直列並列変換回路,54−１〜54−ｎ…復
号回路,55…並列直列変換回路,56〜57,61,62…計数回
路,58…ANDゲート,59…F/F,60…ANDゲート,201…送信デ
ータ,202…送信クロック,203…符号化された送信デー
タ,501…符号化された受信データ,502…受信クロック,5
03…復号化された受信データ,510…シフトレジスタ,520
…セレクタ,530…直列並列変換回路,540−１〜540−ｎ
…復号回路,550…並列直接変換回路,560,570,580,610,6
20…計数回路,590…F/F,600…ANDゲート,630…PLO。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】送信側の誤り訂正符号回路が、直列の入力
   データを並列に変換する第１の直列並列交換手段と、該
   第１の直列並列変換手段から得られる複数の低速データ
   にそれぞれ誤り訂正符号を付加する複数の符号手段と、
   これら符号手段のそれぞれから得られる出力を高速の直
   列信号に変換する第１の並列直列変換手段とを含み、 受信側の誤り訂正復号回路が、受信復調された高速デー
   タを複数の並列データに変換する第２の直列並列変換手
   段と、該第２の直列並列変換手段から得られる複数の低
   速データをうけ、それぞれのデータ中から復号の誤りを
   検出してそれぞれ訂正を行なう複数の復号手段と、これ
   ら復号手段からそれぞれ得られるワード同期信号を基
   に、前記複数の復号手段が同期するように、前記第２の
   直列並列変換手段の直列並列変換タイミングを制御する
   制御手段と、同じく前記復号手段からそれぞれ得られる
   誤り検出および訂正された低速の各データをうけ、これ
   らを高速の直列信号に変換する第２の並列直列変換手段
   とを含み、 前記制御手段は、 入力クロックを低速クロックに分周し、この低速クロッ
   クを前記第２の直列並列変換手段の直列並列変換タイミ
   ングを決めるクロックとして出力する第１の計数回路
   と、 前記複数の復号手段からそれぞれ得られるワード同期信
   号のANDを取り、前記複数の復号手段が同期すると、同
   期状態として論理“1"を出力し、前記複数の復号手段が
   同期していない間は、同期状態として論理“0"を出力す
   る第１のANDゲートと、 前記低速クロックを更に分周し、更に分周されたクロッ
   クをタイミング信号として出力する第２の計数回路と、 このタイミング信号と前記第１のANDゲートの出力とを
   入力されるフリップフロップと、 前記低速クロックと前記フリップフロップの出力とのAN
   Dを取り、出力を前記第１の計数回路に初期値として送
   出する第２のANDゲートとを有し、 前記フリップフロップ及び前記第２のANDゲートは、前
   記複数の復号手段が同期せずに、前記第１のANDゲート
   が論理“0"を出力している間は、前記第２の計数回路か
   ら前記タイミング信号が出力される度に、前記第１の計
   数回路に送出する前記初期値を、前記複数の復号手段を
   同期させる前記直列並列変換タイミングが得られるよう
   に、制御することを特徴とするデータの誤り訂正方式。