JPH0377695B2 - - Google Patents
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- JPH0377695B2 JPH0377695B2 JP28203385A JP28203385A JPH0377695B2 JP H0377695 B2 JPH0377695 B2 JP H0377695B2 JP 28203385 A JP28203385 A JP 28203385A JP 28203385 A JP28203385 A JP 28203385A JP H0377695 B2 JPH0377695 B2 JP H0377695B2
- Authority
- JP
- Japan
- Prior art keywords
- serial
- data
- parallel
- circuit
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000006243 chemical reaction Methods 0.000 claims description 27
- 238000004891 communication Methods 0.000 description 10
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデイジタル通信システムに適用され、
通信品質の向上を目的として用いられるデータの
誤り訂正方式に関する。
通信品質の向上を目的として用いられるデータの
誤り訂正方式に関する。
従来、この種の誤り訂正回路はデイジタル通
信、特にデータ通信回線に利用されるのが一般的
であり、しかも従来のデータ通信回線はせいぜい
数Mbps程度の伝送速度であつた。しかし、近年
の衛星通信によるデータ伝送の増大に伴つて、高
速のデータ伝送が行われるようになり、当然誤り
訂正回路も高速動作のものが要求されるようにな
つて来た。
信、特にデータ通信回線に利用されるのが一般的
であり、しかも従来のデータ通信回線はせいぜい
数Mbps程度の伝送速度であつた。しかし、近年
の衛星通信によるデータ伝送の増大に伴つて、高
速のデータ伝送が行われるようになり、当然誤り
訂正回路も高速動作のものが要求されるようにな
つて来た。
ところで、上述の誤り訂正回路は、高速動作の
素子を使用することにより、従来技術で高速化を
実現することは比較的容易であるが、高速動作の
素子は一般的に消費電力が大きいという欠点があ
つた。
素子を使用することにより、従来技術で高速化を
実現することは比較的容易であるが、高速動作の
素子は一般的に消費電力が大きいという欠点があ
つた。
本発明によるデータの誤り訂正方式は、送信側
の誤り訂正符号回路が、直列の入力データを並列
に変換する第１の直列並列変換手段と、該直列並
列変換手段から得られる複数の低速データにそれ
ぞれ誤り訂正符号を付加する複数の符号手段と、
これ等符号手段のそれぞれから得られる出力を高
速の直列信号に変換する第１の並列直列変換手段
とを含み構成され、受信側の誤り訂正復号回路
が、受信復調された高速データを複数の並列デー
タに変換する第２の直列並列変換手段と、該直列
並列変換手段から得られる複数の低速データをう
け、それぞれのデータ中から符号の誤りを検出し
てそれぞれ訂正を行なう複数の復号手段と、これ
等復号手段からそれぞれ得られるワード同期信号
により前記第２の直列並列変換手段に加えられる
入力データの直列並列変換タイミングを制御する
制御手段と、同じく前記復号手段からそれぞれ得
られる誤り検出および訂正された低速の各データ
をうけ、これ等を高速の直列信号に変換する第２
の並列直列変換手段とを含み構成されたことを特
徴とする。
の誤り訂正符号回路が、直列の入力データを並列
に変換する第１の直列並列変換手段と、該直列並
列変換手段から得られる複数の低速データにそれ
ぞれ誤り訂正符号を付加する複数の符号手段と、
これ等符号手段のそれぞれから得られる出力を高
速の直列信号に変換する第１の並列直列変換手段
とを含み構成され、受信側の誤り訂正復号回路
が、受信復調された高速データを複数の並列デー
タに変換する第２の直列並列変換手段と、該直列
並列変換手段から得られる複数の低速データをう
け、それぞれのデータ中から符号の誤りを検出し
てそれぞれ訂正を行なう複数の復号手段と、これ
等復号手段からそれぞれ得られるワード同期信号
により前記第２の直列並列変換手段に加えられる
入力データの直列並列変換タイミングを制御する
制御手段と、同じく前記復号手段からそれぞれ得
られる誤り検出および訂正された低速の各データ
をうけ、これ等を高速の直列信号に変換する第２
の並列直列変換手段とを含み構成されたことを特
徴とする。
次に、本発明の誤り訂正方式について図面を参
照して説明する。
照して説明する。
第２図は本発明の誤り訂正回路が適用されるデ
ータ通信系の構成例を示すブロツク図である。こ
の図に於いて、送信側では、低速のデータ群は多
重回路１にて高速のデータに変換される。この高
速データは、誤り訂正符号回路２において誤り訂
正のための符号化が行われ、変調回路３で変調さ
れたのち伝送路へ送出される。受信側では、復調
回路４により復調された入力は誤り訂正復号回路
５に与えられ、伝送路で発生したデータ誤りを訂
正した後、分配回路６により低速データに分配さ
れて、一般のデータ回線へ送出される。
ータ通信系の構成例を示すブロツク図である。こ
の図に於いて、送信側では、低速のデータ群は多
重回路１にて高速のデータに変換される。この高
速データは、誤り訂正符号回路２において誤り訂
正のための符号化が行われ、変調回路３で変調さ
れたのち伝送路へ送出される。受信側では、復調
回路４により復調された入力は誤り訂正復号回路
５に与えられ、伝送路で発生したデータ誤りを訂
正した後、分配回路６により低速データに分配さ
れて、一般のデータ回線へ送出される。
第１図ａは、本発明の誤り訂正回路の実施例と
して、送信側誤り訂正符号回路の構成をブロツク
図により示す。この図に於いて、高速の入力デー
タ２０１はｎ段の直列並列変換回路２１よりｎ列
の低速データ群に変換される。低速に変換された
各データ群は、それぞれ独立の符号回路２２−１
〜２２−ｎに入力される。これらの各符号回路
は、計数回路２４から高速の入力クロツク２０２
をｎ分周した低速クロツクをそれぞれ同時にうけ
て、同期的に動作する。
して、送信側誤り訂正符号回路の構成をブロツク
図により示す。この図に於いて、高速の入力デー
タ２０１はｎ段の直列並列変換回路２１よりｎ列
の低速データ群に変換される。低速に変換された
各データ群は、それぞれ独立の符号回路２２−１
〜２２−ｎに入力される。これらの各符号回路
は、計数回路２４から高速の入力クロツク２０２
をｎ分周した低速クロツクをそれぞれ同時にうけ
て、同期的に動作する。
符号回路２２−１〜２２−ｎのそれぞれにおい
ては、入力データに対して通常の誤り訂正符号化
が行われる。符号化された各符号回路の出力信号
はそれぞれ並列直列変換回路２３において高速の
出力データ２０３に変換されて出力される。計数
回路２５、計数回路２６およびPLO２７は、符
号回路２２−１〜２２−ｎにおいて誤り検出／訂
正用符号を付加することにより変化したデータ速
度に適合するクロツクを発生するために、フエー
ズロツク用の発振回路として動作する。
ては、入力データに対して通常の誤り訂正符号化
が行われる。符号化された各符号回路の出力信号
はそれぞれ並列直列変換回路２３において高速の
出力データ２０３に変換されて出力される。計数
回路２５、計数回路２６およびPLO２７は、符
号回路２２−１〜２２−ｎにおいて誤り検出／訂
正用符号を付加することにより変化したデータ速
度に適合するクロツクを発生するために、フエー
ズロツク用の発振回路として動作する。
第１図ｂは、本発明の誤り訂正回路の実施例と
して、受信側誤り訂正復号回路の構成をブロツク
図により示したものである。この図に於いて、送
信側の符号回路により符号化された高速の入力デ
ータは復調回路４により復調されたのち、入力信
号５０１としてシフトレジスタ５１に加えられ
る。ここから逐次出力されたデータはセレクタ５
２に与えられ、それぞれのデータの入力タイミン
グが選択される。当初、任意に入力タイミングが
選択された高速データは、次に直列並列変換回路
５３において、前記符号回路と同じｎ列の低速デ
ータ群に変換される。これらのｎ列の低速データ
群は、それぞれｎ個の復号回路５４−１〜５４−
ｎに入力される。各復号回路は、高速の入力クロ
ツク５０２を計数回路５６でｎ分周された低速ク
ロツクにより、それぞれの入力データから符号の
誤りを検出し、訂正が行われる。
して、受信側誤り訂正復号回路の構成をブロツク
図により示したものである。この図に於いて、送
信側の符号回路により符号化された高速の入力デ
ータは復調回路４により復調されたのち、入力信
号５０１としてシフトレジスタ５１に加えられ
る。ここから逐次出力されたデータはセレクタ５
２に与えられ、それぞれのデータの入力タイミン
グが選択される。当初、任意に入力タイミングが
選択された高速データは、次に直列並列変換回路
５３において、前記符号回路と同じｎ列の低速デ
ータ群に変換される。これらのｎ列の低速データ
群は、それぞれｎ個の復号回路５４−１〜５４−
ｎに入力される。各復号回路は、高速の入力クロ
ツク５０２を計数回路５６でｎ分周された低速ク
ロツクにより、それぞれの入力データから符号の
誤りを検出し、訂正が行われる。
ここで、問題となるのは、ｎ列の低速データ群
に変換する場合の変換タイミングである。即ち、
前記符号回路ではｎ列の各低速データに対してそ
れぞれの誤り検出／訂正符号を生成して、付加し
ているため、これらの符号列は一体として取り扱
う必要がある。しかし、これらのｎ個の符号列
を、一旦並列直列変換した後、再び復号回路で直
列並列変換を行うと、前記の一体として取り扱う
べき符号列はくずれる確率の方が相当高いことに
なる。この問題は次のようにして解決している。
に変換する場合の変換タイミングである。即ち、
前記符号回路ではｎ列の各低速データに対してそ
れぞれの誤り検出／訂正符号を生成して、付加し
ているため、これらの符号列は一体として取り扱
う必要がある。しかし、これらのｎ個の符号列
を、一旦並列直列変換した後、再び復号回路で直
列並列変換を行うと、前記の一体として取り扱う
べき符号列はくずれる確率の方が相当高いことに
なる。この問題は次のようにして解決している。
即ち、各復号回路５４−１〜５４−ｎでは、ｎ
列に変換された低速データ列に対して、符号回路
で付加された誤り検出／訂正符号と、復号回路に
より符号回路で行つたと同じ方法で生成した誤り
検出／訂正符号を逐次比較し、不一致符号数が設
定数以下になつた場合にワード同期の同期信号を
出力する。
列に変換された低速データ列に対して、符号回路
で付加された誤り検出／訂正符号と、復号回路に
より符号回路で行つたと同じ方法で生成した誤り
検出／訂正符号を逐次比較し、不一致符号数が設
定数以下になつた場合にワード同期の同期信号を
出力する。
このようにすれば、もし、第１図ｂの直列並列
変換回路５３の変換タイミングが正しいタイミン
グでないとき、ｎ個の復号回路５４−１〜５４−
ｎの少くとも１つ以上の復号回路からは同期信号
が出ないことになる。これらｎ個の同期信号は、
ANDゲート６０によつて全復号回路の同期状態
が検出され、適当な時間間隔で同期状態を調べる
ための時間設定用計数回路５７、同期状態ラツチ
用Ｆ／Ｆ５９及び計数回路５８によつて一定間隔
毎にセレクタ５２の入力が切替えられ、ｎ個の全
復号回路が同期する様な直列並列変換タイミング
を設定するように動作する。
変換回路５３の変換タイミングが正しいタイミン
グでないとき、ｎ個の復号回路５４−１〜５４−
ｎの少くとも１つ以上の復号回路からは同期信号
が出ないことになる。これらｎ個の同期信号は、
ANDゲート６０によつて全復号回路の同期状態
が検出され、適当な時間間隔で同期状態を調べる
ための時間設定用計数回路５７、同期状態ラツチ
用Ｆ／Ｆ５９及び計数回路５８によつて一定間隔
毎にセレクタ５２の入力が切替えられ、ｎ個の全
復号回路が同期する様な直列並列変換タイミング
を設定するように動作する。
上記のようにして、低速の各データ列毎に誤り
検出／訂正された復号回路５４−１〜５４−ｎの
出力信号は、再び並列直列変換回路５５によつて
高速の出力データ５０３に変換されて出力され
る。計数回路６１、計数回路６２およびPLO６
３は、誤り訂正符号回路と同様、復号回路によつ
て誤り検出／訂正符号が除去されることによるデ
ータの速度変化に対応したクロツクを発生するた
めに、フエーズロツク用の発振回路として動作す
る。
検出／訂正された復号回路５４−１〜５４−ｎの
出力信号は、再び並列直列変換回路５５によつて
高速の出力データ５０３に変換されて出力され
る。計数回路６１、計数回路６２およびPLO６
３は、誤り訂正符号回路と同様、復号回路によつ
て誤り検出／訂正符号が除去されることによるデ
ータの速度変化に対応したクロツクを発生するた
めに、フエーズロツク用の発振回路として動作す
る。
以上の説明により明らかなように、本発明によ
れば、LSI化された既存の低速、低消費電力誤り
訂正回路を復数個使用することにより、小形、か
つ高速化された誤り訂正回路が消費電力の低減さ
れた状態で得られ、特に衛星通信におけるデータ
通信システムに適用してその得られる効果は大き
い。
れば、LSI化された既存の低速、低消費電力誤り
訂正回路を復数個使用することにより、小形、か
つ高速化された誤り訂正回路が消費電力の低減さ
れた状態で得られ、特に衛星通信におけるデータ
通信システムに適用してその得られる効果は大き
い。
第１図ａは、本発明による実施例として、送信
側誤り訂正符号回路の構成を示すブロツク図、第
１図ｂは、本発明による実施例として、受信側誤
り訂正復号回路の構成を示すブロツク図、第２図
は本発明の誤り訂正回路が適用されるデータ通信
系の構成例を示すブロツク図である。 参照符号：１……多重回路、２……誤り訂正符
号回路、３……変調回路、４……復調回路、５…
…誤り訂正復号回路、６……分配回路、２１……
直列並列変換回路、２２−１〜２２−ｎ……符号
回路、２３……並列直列変換回路、２４〜２６…
…計数回路、２７，６３……PLO（位相同期発振
器）、５１……シフトレジスタ、５２……セレク
タ、５３……直列並列変換回路、５４−１〜５４
−ｎ……復号回路、５５……並列直列変換回路、
５６〜５８，６１，６２……計数回路、５９……
Ｆ／Ｆ、６０……ANDゲート。
側誤り訂正符号回路の構成を示すブロツク図、第
１図ｂは、本発明による実施例として、受信側誤
り訂正復号回路の構成を示すブロツク図、第２図
は本発明の誤り訂正回路が適用されるデータ通信
系の構成例を示すブロツク図である。 参照符号：１……多重回路、２……誤り訂正符
号回路、３……変調回路、４……復調回路、５…
…誤り訂正復号回路、６……分配回路、２１……
直列並列変換回路、２２−１〜２２−ｎ……符号
回路、２３……並列直列変換回路、２４〜２６…
…計数回路、２７，６３……PLO（位相同期発振
器）、５１……シフトレジスタ、５２……セレク
タ、５３……直列並列変換回路、５４−１〜５４
−ｎ……復号回路、５５……並列直列変換回路、
５６〜５８，６１，６２……計数回路、５９……
Ｆ／Ｆ、６０……ANDゲート。
Claims (1)
- １ 送信側の誤り訂正符号回路が、直列の入力デ
ータを並列に変換する第１の直列並列変換手段
と、該直列並列変換手段から得られる複数の低速
データにそれぞれ誤り訂正符号を付加する複数の
符号手段と、これ等符号手段のそれぞれから得ら
れる出力を高速の直列信号に変換する第１の並列
直列変換手段とを含み構成され、受信側の誤り訂
正復号回路が、受信復調された高速データを複数
の並列データに変換する第２の直列並列変換手段
と、該直列並列変換手段から得られる複数の低速
データをうけ、それぞれのデータ中から符号の誤
りを検出してそれぞれ訂正を行なう複数の復号手
段と、これ等復号手段からそれぞれ得られるワー
ド同期信号により前記第２の直列並列変換手段に
加えられる入力データの直列並列変換タイミング
を制御する制御手段と、同じく前記復号手段から
それぞれ得られる誤り検出および訂正された低速
の各データをうけ、これ等を高速の直列信号に変
換する第２の並列直列変換手段とを含み構成され
たことを特徴とするデータの誤り訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28203385A JPS62141831A (ja) | 1985-12-17 | 1985-12-17 | デ−タの誤り訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28203385A JPS62141831A (ja) | 1985-12-17 | 1985-12-17 | デ−タの誤り訂正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141831A JPS62141831A (ja) | 1987-06-25 |
| JPH0377695B2 true JPH0377695B2 (ja) | 1991-12-11 |
Family
ID=17647294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28203385A Granted JPS62141831A (ja) | 1985-12-17 | 1985-12-17 | デ−タの誤り訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62141831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101252063B1 (ko) * | 2011-08-25 | 2013-04-12 | 한국생산기술연구원 | 알콕시실릴기를 갖는 에폭시 화합물, 이의 제조 방법, 이를 포함하는 조성물과 경화물 및 이의 용도 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3802198B2 (ja) * | 1997-07-24 | 2006-07-26 | 大日本印刷株式会社 | 信号伝送装置および画像検査装置 |
| JP6487770B2 (ja) * | 2015-05-18 | 2019-03-20 | キヤノン株式会社 | データ通信システム、記録装置、データ送信装置、データ通信システムの制御方法 |
-
1985
- 1985-12-17 JP JP28203385A patent/JPS62141831A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101252063B1 (ko) * | 2011-08-25 | 2013-04-12 | 한국생산기술연구원 | 알콕시실릴기를 갖는 에폭시 화합물, 이의 제조 방법, 이를 포함하는 조성물과 경화물 및 이의 용도 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141831A (ja) | 1987-06-25 |
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