JPH04354218A - データ伝送方式 - Google Patents
データ伝送方式Info
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- JPH04354218A JPH04354218A JP3153793A JP15379391A JPH04354218A JP H04354218 A JPH04354218 A JP H04354218A JP 3153793 A JP3153793 A JP 3153793A JP 15379391 A JP15379391 A JP 15379391A JP H04354218 A JPH04354218 A JP H04354218A
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- 238000012937 correction Methods 0.000 claims abstract description 35
- 238000001514 detection method Methods 0.000 claims abstract description 35
- 238000004891 communication Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000000926 separation method Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- XRILCFTWUCUKJR-INFSMZHSSA-N 2'-3'-cGAMP Chemical compound C([C@H]([C@H]1O)O2)OP(O)(=O)O[C@H]3[C@@H](O)[C@H](N4C5=NC=NC(N)=C5N=C4)O[C@@H]3COP(O)(=O)O[C@H]1[C@@H]2N1C=NC2=C1NC(N)=NC2=O XRILCFTWUCUKJR-INFSMZHSSA-N 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
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- 208000011580 syndromic disease Diseases 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Information Transfer Systems (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送方式に関し
、特に通信回線等に接続されたデータ伝送装置間で内部
パラレル信号をシリアル信号に変換して情報ブロック伝
送を行うデータ伝送方式に関するものである。
、特に通信回線等に接続されたデータ伝送装置間で内部
パラレル信号をシリアル信号に変換して情報ブロック伝
送を行うデータ伝送方式に関するものである。
【０００２】
【従来の技術】従来、複数のデータ伝送装置が通信回線
を介して接続されたシステムにおいて、各データ伝送装
置間でデータ伝送を行う場合、内部処理はパラレルデー
タ処理なので、内部パラレル信号をシリアル信号に変換
して通信回線に送出する必要がある。また、そのシリア
ル信号を受信する場合は、シリアル信号をパラレル信号
に変換する必要がある。データ伝送の信頼性を確保する
ため、通信回線に送出されるシリアル信号には誤り検出
訂正符号を付加している。
を介して接続されたシステムにおいて、各データ伝送装
置間でデータ伝送を行う場合、内部処理はパラレルデー
タ処理なので、内部パラレル信号をシリアル信号に変換
して通信回線に送出する必要がある。また、そのシリア
ル信号を受信する場合は、シリアル信号をパラレル信号
に変換する必要がある。データ伝送の信頼性を確保する
ため、通信回線に送出されるシリアル信号には誤り検出
訂正符号を付加している。
【０００３】図４は、従来の伝送方式における伝送フォ
ーマットの一例を示す波形図である。ここで、Ａはクロ
ック、Ｂは情報ブロックの先頭位置を示すフレームパル
ス信号、Ｃはシリアル信号である。図４の例では、シリ
アル信号Ｃに付加されている検査ビットである誤り検出
訂正符号はＣ１〜Ｃ４の４ビット例を示している。
ーマットの一例を示す波形図である。ここで、Ａはクロ
ック、Ｂは情報ブロックの先頭位置を示すフレームパル
ス信号、Ｃはシリアル信号である。図４の例では、シリ
アル信号Ｃに付加されている検査ビットである誤り検出
訂正符号はＣ１〜Ｃ４の４ビット例を示している。
【０００４】図５、図６は従来のデータ伝送方式を説明
するためのブロック図であり、図５は従来のデータ伝送
装置の送信部の構成を示し、図６は従来のデータ伝送装
置の受信部の構成を示している。ここで、送信部は内部
パラレル信号をシリアル信号に変換し、誤り検出訂正符
号である検査ビットを付加して送信する。また、受信部
は図４に示したクロック（Ａ）、フレームパルス信号（
Ｂ）、シリアル信号（Ｃ）を受信して、冗長な誤り検出
訂正符号を除いた情報ビットをパラレル信号に変換する
。
するためのブロック図であり、図５は従来のデータ伝送
装置の送信部の構成を示し、図６は従来のデータ伝送装
置の受信部の構成を示している。ここで、送信部は内部
パラレル信号をシリアル信号に変換し、誤り検出訂正符
号である検査ビットを付加して送信する。また、受信部
は図４に示したクロック（Ａ）、フレームパルス信号（
Ｂ）、シリアル信号（Ｃ）を受信して、冗長な誤り検出
訂正符号を除いた情報ビットをパラレル信号に変換する
。
【０００５】図５、図６において、５０１は基準クロッ
ク（Ｃｉ）を分周することによって各タイミングを作り
、基準フレームパルス（ＦＰ）によってプリセットされ
るタイミングパルス発生回路である。５０２は内部パラ
レル信号をシリアル信号に変換する並列−直列変換器で
ある。５０３は誤り検出訂正符号を生成する符号化回路
である。誤り検出訂正符号としては、巡回符号（Ｃｙｃ
ｌｉｃ Ｃｏｄｅ）とハミング符号（Ｈａｍｍｉｎｇ
Ｃｏｄｅ）が一般に広く使われている。５０４は並
列−直列変換器５０２から出力されるシリアル信号に符
号化回路５０３から出力される検査ビットを付加する選
択回路である。６０１は受信クロック（Ｃｉ）とフレー
ムパルス信号（Ｆｉ）によって動作し、各タイミングを
作るタイミングパルス発生回路である。６０２はシリア
ル信号（Ｄｉ）を入力し、送信部と同じ符号を生成して
情報ブロック中の検査ビットと比較する復号化回路であ
る。誤り検出訂正符号がハミング符号の場合には、ハミ
ングビットの一致不一致情報（シンドローム）が出力さ
れる。６０３は入力シリアル信号をパラレル信号に変換
する直列−並列変換器である。
ク（Ｃｉ）を分周することによって各タイミングを作り
、基準フレームパルス（ＦＰ）によってプリセットされ
るタイミングパルス発生回路である。５０２は内部パラ
レル信号をシリアル信号に変換する並列−直列変換器で
ある。５０３は誤り検出訂正符号を生成する符号化回路
である。誤り検出訂正符号としては、巡回符号（Ｃｙｃ
ｌｉｃ Ｃｏｄｅ）とハミング符号（Ｈａｍｍｉｎｇ
Ｃｏｄｅ）が一般に広く使われている。５０４は並
列−直列変換器５０２から出力されるシリアル信号に符
号化回路５０３から出力される検査ビットを付加する選
択回路である。６０１は受信クロック（Ｃｉ）とフレー
ムパルス信号（Ｆｉ）によって動作し、各タイミングを
作るタイミングパルス発生回路である。６０２はシリア
ル信号（Ｄｉ）を入力し、送信部と同じ符号を生成して
情報ブロック中の検査ビットと比較する復号化回路であ
る。誤り検出訂正符号がハミング符号の場合には、ハミ
ングビットの一致不一致情報（シンドローム）が出力さ
れる。６０３は入力シリアル信号をパラレル信号に変換
する直列−並列変換器である。
【０００６】次に従来のデータ伝送方式について説明す
る。まず、図５の送信部の動作について説明する。並列
−直列変換器５０２に入力されたパラレル信号ＰＤｉは
シリアル信号（１〜ｎ）に変換され、符号化回路５０３
と選択回路５０４に送られる。符号化回路５０３ではシ
リアル信号（１〜ｎ）の先頭位置から最終位置までを符
号則に従って演算し、演算結果（Ｃ１〜Ｃ４）を選択回
路５０４に送る。選択回路５０４において、シリアル信
号（１〜ｎ）と演算結果（Ｃ１〜Ｃ４）を切り替えるこ
とにより、シリアル信号（１〜ｎ）と演算結果（Ｃ１〜
Ｃ４）を合成したシリアル信号Ｄ０ を出力する。
る。まず、図５の送信部の動作について説明する。並列
−直列変換器５０２に入力されたパラレル信号ＰＤｉは
シリアル信号（１〜ｎ）に変換され、符号化回路５０３
と選択回路５０４に送られる。符号化回路５０３ではシ
リアル信号（１〜ｎ）の先頭位置から最終位置までを符
号則に従って演算し、演算結果（Ｃ１〜Ｃ４）を選択回
路５０４に送る。選択回路５０４において、シリアル信
号（１〜ｎ）と演算結果（Ｃ１〜Ｃ４）を切り替えるこ
とにより、シリアル信号（１〜ｎ）と演算結果（Ｃ１〜
Ｃ４）を合成したシリアル信号Ｄ０ を出力する。
【０００７】次に、図６の受信部の動作について説明す
る。入力シリアル信号Ｄｉは、復号化回路６０２と、直
列−並列変換器６０３に入力される。直列−並列変換器
６０３に入力されたシリアル信号Ｄｉは、パラレル信号
ＰＤ０ に変換される。復号化回路６０２では、シリア
ル信号Ｄｉ（１〜Ｃ４）の先頭位置から最終位置までを
符号則に従って演算し、演算結果（Ｅ０ ）を出力する
。
る。入力シリアル信号Ｄｉは、復号化回路６０２と、直
列−並列変換器６０３に入力される。直列−並列変換器
６０３に入力されたシリアル信号Ｄｉは、パラレル信号
ＰＤ０ に変換される。復号化回路６０２では、シリア
ル信号Ｄｉ（１〜Ｃ４）の先頭位置から最終位置までを
符号則に従って演算し、演算結果（Ｅ０ ）を出力する
。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の方式では、メッセージブロック内に誤り検出訂正符
号を付加するために、ビットレートを上げてメッセージ
ブロック領域を増やして誤り検出訂正符号を挿入してい
るので、内部パラレル信号を単純に並列−直列変換でき
ないという問題点があった。すなわち、ビットレートを
上げることができないデータ伝送装置においては誤り検
出訂正符号を付加できないという問題点があった。
来の方式では、メッセージブロック内に誤り検出訂正符
号を付加するために、ビットレートを上げてメッセージ
ブロック領域を増やして誤り検出訂正符号を挿入してい
るので、内部パラレル信号を単純に並列−直列変換でき
ないという問題点があった。すなわち、ビットレートを
上げることができないデータ伝送装置においては誤り検
出訂正符号を付加できないという問題点があった。
【０００９】本発明の目的は、このような従来の問題点
を解決し、誤り検出訂正符号をフレームパルス信号に付
加することによりビットレートを上げることができない
装置においても誤り検出可能なデータ伝送方式を提供す
ることにある。
を解決し、誤り検出訂正符号をフレームパルス信号に付
加することによりビットレートを上げることができない
装置においても誤り検出可能なデータ伝送方式を提供す
ることにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
、本発明のデータ伝送方式は、複数のデータ伝送装置間
で通信回線を介して内部パラレル信号をシリアル信号に
変換して情報ブロック伝送を行うデータ伝送方式におい
て、送信側のデータ伝送装置は前記情報ブロックを伝送
すると共に誤り検出訂正符号を前記情報ブロックの先頭
を示すフレームパルス信号に多重化して伝送し、受信側
のデータ伝送装置は該多重化されたフレームパルス信号
から誤り検出訂正符号を分離し、受信した情報ブロック
をシリアル信号からパラレル信号に変換し、前記分離し
た誤り検出訂正符号により誤り検出訂正を行うことに特
徴がある。
、本発明のデータ伝送方式は、複数のデータ伝送装置間
で通信回線を介して内部パラレル信号をシリアル信号に
変換して情報ブロック伝送を行うデータ伝送方式におい
て、送信側のデータ伝送装置は前記情報ブロックを伝送
すると共に誤り検出訂正符号を前記情報ブロックの先頭
を示すフレームパルス信号に多重化して伝送し、受信側
のデータ伝送装置は該多重化されたフレームパルス信号
から誤り検出訂正符号を分離し、受信した情報ブロック
をシリアル信号からパラレル信号に変換し、前記分離し
た誤り検出訂正符号により誤り検出訂正を行うことに特
徴がある。
【００１１】
【作用】本発明においては、送信側のデータ伝送装置は
前記情報ブロックを伝送すると共に誤り検出訂正符号を
前記情報ブロックの先頭を示すフレームパルス信号に多
重化して伝送し、受信側のデータ伝送装置は該多重化さ
れたフレームパルス信号から誤り検出訂正符号を分離し
、受信した情報ブロックをシリアル信号からパラレル信
号に変換し、前記分離した誤り検出訂正符号により誤り
検出訂正を行う。これにより、ビットレートを上げるこ
とができない装置においても誤り検出可能となる。
前記情報ブロックを伝送すると共に誤り検出訂正符号を
前記情報ブロックの先頭を示すフレームパルス信号に多
重化して伝送し、受信側のデータ伝送装置は該多重化さ
れたフレームパルス信号から誤り検出訂正符号を分離し
、受信した情報ブロックをシリアル信号からパラレル信
号に変換し、前記分離した誤り検出訂正符号により誤り
検出訂正を行う。これにより、ビットレートを上げるこ
とができない装置においても誤り検出可能となる。
【００１２】
【実施例】以下、本発明の一実施例を、図面により詳細
に説明する。図１、図２は本発明の一実施例を示すデー
タ伝送方式を説明するためのブロック図であり、図１は
本実施例におけるデータ伝送装置の送信部の構成を示し
、図２は本実施例におけるデータ伝送装置の受信部の構
成を示している。ここで、送信部は内部パラレル信号を
シリアル信号に変換し、誤り検出訂正符号を付加して送
信する。また、受信部は後述する図３に示したクロック
（Ａ）、フレームパルス信号（Ｂ）、シリアル信号（Ｃ
）を受信してパラレル信号に変換する。
に説明する。図１、図２は本発明の一実施例を示すデー
タ伝送方式を説明するためのブロック図であり、図１は
本実施例におけるデータ伝送装置の送信部の構成を示し
、図２は本実施例におけるデータ伝送装置の受信部の構
成を示している。ここで、送信部は内部パラレル信号を
シリアル信号に変換し、誤り検出訂正符号を付加して送
信する。また、受信部は後述する図３に示したクロック
（Ａ）、フレームパルス信号（Ｂ）、シリアル信号（Ｃ
）を受信してパラレル信号に変換する。
【００１３】図１、図２において、１０１は基準クロッ
ク（Ｃｉ）を分周することによって各タイミングを作り
、基準フレームパルス（ＦＰ）によってプリセットされ
るタイミングパルス発生回路である。１０２は内部パラ
レル信号をシリアル信号に変換する並列−直列変換器で
ある。１０３は誤り検出訂正符号を生成する符号化回路
である。１０４はフレームパルス信号に検査ビットであ
る誤り検出訂正符号を付加する検査ビット付加回路であ
る。２０１は伝送クロック（Ｃｉ）と検査ビット分離回
路２０２から出力されるフレームパルス信号（ＦＰ）に
よって動作し、各タイミングを作るタイミングパルス発
生回路である。２０２はフレームパルス信号から検査ビ
ットとフレームパルス信号（ＦＰ）を分離する検査ビッ
ト分離回路である。２０３は入力シリアル信号を受け、
送信部（図１）と同じ符号を生成し、結果を出力する復
号化回路である。２０４は検査ビット分離回路２０２で
分離された検査ビットと、復号化回路２０３で作られた
符号ビットを比較し、結果を一致不一致情報として出力
する比較回路である。
ク（Ｃｉ）を分周することによって各タイミングを作り
、基準フレームパルス（ＦＰ）によってプリセットされ
るタイミングパルス発生回路である。１０２は内部パラ
レル信号をシリアル信号に変換する並列−直列変換器で
ある。１０３は誤り検出訂正符号を生成する符号化回路
である。１０４はフレームパルス信号に検査ビットであ
る誤り検出訂正符号を付加する検査ビット付加回路であ
る。２０１は伝送クロック（Ｃｉ）と検査ビット分離回
路２０２から出力されるフレームパルス信号（ＦＰ）に
よって動作し、各タイミングを作るタイミングパルス発
生回路である。２０２はフレームパルス信号から検査ビ
ットとフレームパルス信号（ＦＰ）を分離する検査ビッ
ト分離回路である。２０３は入力シリアル信号を受け、
送信部（図１）と同じ符号を生成し、結果を出力する復
号化回路である。２０４は検査ビット分離回路２０２で
分離された検査ビットと、復号化回路２０３で作られた
符号ビットを比較し、結果を一致不一致情報として出力
する比較回路である。
【００１４】図３は、本発明の実施例における伝送フォ
ーマットの一例を示す波形図である。ここで、Ａはクロ
ック、Ｂはフレームパルス信号、Ｃはシリアル信号であ
る。また、本実施例ではフレームパルス信号Ｂ上に検査
ビットである誤り検出訂正符号を付加する。図３の例で
は、検査ビットがＣ１〜Ｃ４の４ビット例を示し、フレ
ームパルス信号の後に連続して付加される。
ーマットの一例を示す波形図である。ここで、Ａはクロ
ック、Ｂはフレームパルス信号、Ｃはシリアル信号であ
る。また、本実施例ではフレームパルス信号Ｂ上に検査
ビットである誤り検出訂正符号を付加する。図３の例で
は、検査ビットがＣ１〜Ｃ４の４ビット例を示し、フレ
ームパルス信号の後に連続して付加される。
【００１５】次に本実施例のデータ伝送方式について説
明する。まず、図１の送信部の動作について説明する。 並列−直列変換器１０２に入力されたパラレル信号ＰＤ
ｉは、シリアル信号（１〜ｎ）に変換され、一方はその
まま出力（Ｄ０ ）され、もう一方は符号化回路１０３
に送られる。符号化回路１０３ではシリアル信号（１〜
ｎ）の先頭位置から最終位置までを符号則に従って演算
し、演算結果（Ｃ１〜Ｃ４）を検査ビット付加回路１０
４に送る。検査ビット付加回路１０４では、シリアル信
号（Ｄ０ ）の先頭を示すフレームパルス信号に演算結
果（Ｃ１〜Ｃ４）を付加して出力（Ｆ０ ）する。
明する。まず、図１の送信部の動作について説明する。 並列−直列変換器１０２に入力されたパラレル信号ＰＤ
ｉは、シリアル信号（１〜ｎ）に変換され、一方はその
まま出力（Ｄ０ ）され、もう一方は符号化回路１０３
に送られる。符号化回路１０３ではシリアル信号（１〜
ｎ）の先頭位置から最終位置までを符号則に従って演算
し、演算結果（Ｃ１〜Ｃ４）を検査ビット付加回路１０
４に送る。検査ビット付加回路１０４では、シリアル信
号（Ｄ０ ）の先頭を示すフレームパルス信号に演算結
果（Ｃ１〜Ｃ４）を付加して出力（Ｆ０ ）する。
【００１６】次に、図２の受信部の動作について説明す
る。入力シリアル信号Ｄｉは、復号化回路２０３と、直
列−並列変換器２０５に入力される。直列−並列変換器
２０５に入力されたシリアル信号Ｄｉは、パラレル信号
ＰＤ０ に変換される。復号化回路２０３では、シリア
ル信号Ｄｉ（１〜ｎ）の先頭位置から最終位置までを符
号則に従って演算し、演算結果を比較回路２０４に送る
。 検査ビット分離回路２０２では、フレームパルス信号（
Ｆｉ）を入力し、シリアル信号Ｄｉ（１〜ｎ）の先頭を
示すＦＰ信号と検査ビット（Ｃ１〜Ｃ４）を分離する。 比較回路２０４では、復号化回路２０３より送られた演
算結果と検査ビット（Ｃ１〜Ｃ４）とを比較して、比較
結果（Ｅ０ ）を出力する。
る。入力シリアル信号Ｄｉは、復号化回路２０３と、直
列−並列変換器２０５に入力される。直列−並列変換器
２０５に入力されたシリアル信号Ｄｉは、パラレル信号
ＰＤ０ に変換される。復号化回路２０３では、シリア
ル信号Ｄｉ（１〜ｎ）の先頭位置から最終位置までを符
号則に従って演算し、演算結果を比較回路２０４に送る
。 検査ビット分離回路２０２では、フレームパルス信号（
Ｆｉ）を入力し、シリアル信号Ｄｉ（１〜ｎ）の先頭を
示すＦＰ信号と検査ビット（Ｃ１〜Ｃ４）を分離する。 比較回路２０４では、復号化回路２０３より送られた演
算結果と検査ビット（Ｃ１〜Ｃ４）とを比較して、比較
結果（Ｅ０ ）を出力する。
【００１７】このように、本実施例においては、誤り検
出訂正符号をフレームパルス信号上に配置することによ
って、ビットレートを上げることができない装置で、メ
ッセージブロック内に誤り検出訂正符号を付加できない
場合でも問題なく誤り検出訂正ができるようになる。
出訂正符号をフレームパルス信号上に配置することによ
って、ビットレートを上げることができない装置で、メ
ッセージブロック内に誤り検出訂正符号を付加できない
場合でも問題なく誤り検出訂正ができるようになる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
誤り検出訂正符号をフレームパルス信号上に配置するこ
とによって、情報ブロックに誤り検出訂正符号を付加す
ることなく誤り検出訂正が行えるようになる。
誤り検出訂正符号をフレームパルス信号上に配置するこ
とによって、情報ブロックに誤り検出訂正符号を付加す
ることなく誤り検出訂正が行えるようになる。
【図１】本発明の一実施例を示すデータ伝送方式を説明
するためのデータ伝送装置の送信部ブロック図である。
するためのデータ伝送装置の送信部ブロック図である。
【図２】本発明の一実施例を示すデータ伝送方式を説明
するためのデータ伝送装置の受信部ブロック図である。
するためのデータ伝送装置の受信部ブロック図である。
【図３】本発明の実施例における伝送フォーマット例を
示す波形図である。
示す波形図である。
【図４】従来の伝送フォーマット例を示す波形図である
。
。
【図５】従来の技術を説明するためのデータ伝送装置の
送信部ブロック図である。
送信部ブロック図である。
【図６】従来の技術を説明するためのデータ伝送装置の
受信部ブロック図である。
受信部ブロック図である。
１０１ タイミングパルス発生回路１０２
並列−直列変換器 １０３ 符号化回路 １０４ 検査ビット付加回路 ２０１ タイミングパルス発生回路２０２
検査ビット分離回路 ２０３ 復号化回路 ２０４ 比較回路 ２０５ 直列−並列変換器
並列−直列変換器 １０３ 符号化回路 １０４ 検査ビット付加回路 ２０１ タイミングパルス発生回路２０２
検査ビット分離回路 ２０３ 復号化回路 ２０４ 比較回路 ２０５ 直列−並列変換器
Claims (1)
- 【請求項１】 複数のデータ伝送装置間で通信回線を
介して内部パラレル信号をシリアル信号に変換して情報
ブロック伝送を行うデータ伝送方式において、送信側の
データ伝送装置は前記情報ブロックを伝送すると共に誤
り検出訂正符号を前記情報ブロックの先頭を示すフレー
ムパルス信号に多重化して伝送し、受信側のデータ伝送
装置は該多重化されたフレームパルス信号から誤り検出
訂正符号を分離し、受信した情報ブロックをシリアル信
号からパラレル信号に変換し、前記分離した誤り検出訂
正符号により誤り検出訂正を行うことを特徴とするデー
タ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153793A JPH04354218A (ja) | 1991-05-30 | 1991-05-30 | データ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153793A JPH04354218A (ja) | 1991-05-30 | 1991-05-30 | データ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354218A true JPH04354218A (ja) | 1992-12-08 |
Family
ID=15570258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153793A Withdrawn JPH04354218A (ja) | 1991-05-30 | 1991-05-30 | データ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04354218A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338877A (ja) * | 1993-05-26 | 1994-12-06 | Nec Corp | データ伝送装置 |
| JP2008117419A (ja) * | 2007-12-21 | 2008-05-22 | Renesas Technology Corp | 外部記憶装置およびそのメモリアクセス制御方法 |
| JP2009110551A (ja) * | 2009-01-23 | 2009-05-21 | Solid State Storage Solutions Llc | 外部記憶装置およびそのメモリアクセス制御方法 |
| US7721165B2 (en) | 1995-07-14 | 2010-05-18 | Solid State Storage Solutions, Inc. | External storage device and memory access control method thereof |
-
1991
- 1991-05-30 JP JP3153793A patent/JPH04354218A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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