JPS62141831A - デ−タの誤り訂正方式 - Google Patents
デ−タの誤り訂正方式Info
- Publication number
- JPS62141831A JPS62141831A JP28203385A JP28203385A JPS62141831A JP S62141831 A JPS62141831 A JP S62141831A JP 28203385 A JP28203385 A JP 28203385A JP 28203385 A JP28203385 A JP 28203385A JP S62141831 A JPS62141831 A JP S62141831A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed
- circuit
- serial
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディソタル通信システムに適用され５通信品質
の向上を目的として用いられるデータの誤り訂正方式に
関する。
の向上を目的として用いられるデータの誤り訂正方式に
関する。
従来、この種の誤り訂正回路はディノタル通信。
特にデータ通信回線に利用されるのが一般的であり、し
かも従来のデータ通信回線はせいぜい数Ｍｂｐｓ程度の
伝送速度であった。しかし、近年の衛星通信によるデー
タ伝送の増大に伴って、高速のデータ伝送が行われるよ
うになり、当然誤り訂正回路も高速動作のものが要求さ
れるようになって来た。
かも従来のデータ通信回線はせいぜい数Ｍｂｐｓ程度の
伝送速度であった。しかし、近年の衛星通信によるデー
タ伝送の増大に伴って、高速のデータ伝送が行われるよ
うになり、当然誤り訂正回路も高速動作のものが要求さ
れるようになって来た。
ところで、上述の誤り訂正回路は、高速動作の素子を使
用することによシ、従来技術で高速化を実現することは
比較的容易であるが、高速動作の素子は一般的に消費電
力が太きいという欠点があった。
用することによシ、従来技術で高速化を実現することは
比較的容易であるが、高速動作の素子は一般的に消費電
力が太きいという欠点があった。
本発明によるデータの誤シ訂正方式は、送信側の誤シ訂
正符号回路が、直列の入力データを並列に変換する第１
の直列並列変換手段と、該直列並列変換手段から得られ
る複数の低速データにそれぞれ誤り訂正符号を付加する
複数の符号手段と。
正符号回路が、直列の入力データを並列に変換する第１
の直列並列変換手段と、該直列並列変換手段から得られ
る複数の低速データにそれぞれ誤り訂正符号を付加する
複数の符号手段と。
受信復調された高速データを複数の直列信号に変換する
第２の直列並列変換手段と、該直列並列変換手段から得
られる複数の低速データをうけ。
第２の直列並列変換手段と、該直列並列変換手段から得
られる複数の低速データをうけ。
それぞれのデータ中から符号の誤りを検出してそれぞれ
訂正を行なう複数の復号手段と、これ等復号手段からそ
れぞれ得られるワーＰ同期信号により前記第２の直列並
列変換手段に加えられる入力データの直列並列変換タイ
ミングを制卸する制御手段と、同じく前記復号手段から
それぞれ得られる誤り検出および訂正された低速の各デ
ータをうけ、これ等を高速の直列信号に変換する第２の
並列直列変換手段とを含み構成されたことを特徴とする
。
訂正を行なう複数の復号手段と、これ等復号手段からそ
れぞれ得られるワーＰ同期信号により前記第２の直列並
列変換手段に加えられる入力データの直列並列変換タイ
ミングを制卸する制御手段と、同じく前記復号手段から
それぞれ得られる誤り検出および訂正された低速の各デ
ータをうけ、これ等を高速の直列信号に変換する第２の
並列直列変換手段とを含み構成されたことを特徴とする
。
次に１本発明の誤シ訂正方式について図面を参照して説
明する。
明する。
第２図は本発明の誤り訂正回路が適用されるデータ通信
系の構成例を示すブロック図である。この図に於いて、
送信側では、低速のデータ群は多重回路１にて高速のデ
ータに変換される。この高速データは、誤シ訂正符号回
路２において誤シ訂正のだめの符号化が行われ、変調回
路３で変調されたのち伝送路へ送出される。受信側では
、復調回路４により復調された入力は誤シ訂正復号回路
５に与えられ、伝送路で発生したデータ誤りを訂正した
後９分配回路６により低速データに分配されて。
系の構成例を示すブロック図である。この図に於いて、
送信側では、低速のデータ群は多重回路１にて高速のデ
ータに変換される。この高速データは、誤シ訂正符号回
路２において誤シ訂正のだめの符号化が行われ、変調回
路３で変調されたのち伝送路へ送出される。受信側では
、復調回路４により復調された入力は誤シ訂正復号回路
５に与えられ、伝送路で発生したデータ誤りを訂正した
後９分配回路６により低速データに分配されて。
一般のデータ回線へ送出される。
第１図（ａ）は１本発明の誤シ訂正回路の実施例として
、送信側誤り訂正符号回路の構成をブロック図により示
す。この図に於いて、高速の入力データ２０１はｎ段の
直列並列変換回路２１よりｎ列の低速データ群に変換さ
れる。低速に変換された各データ群は、それぞれ独立の
符号回路２２−１〜２２−ｎに入力される。これらの各
符号回路は、計数回路２４から高速の入力クロック２０
２をｎ分周した低速りａ７りをそれぞれ同時だうけて、
同期的に動作する。
、送信側誤り訂正符号回路の構成をブロック図により示
す。この図に於いて、高速の入力データ２０１はｎ段の
直列並列変換回路２１よりｎ列の低速データ群に変換さ
れる。低速に変換された各データ群は、それぞれ独立の
符号回路２２−１〜２２−ｎに入力される。これらの各
符号回路は、計数回路２４から高速の入力クロック２０
２をｎ分周した低速りａ７りをそれぞれ同時だうけて、
同期的に動作する。
符号回路２２−１〜２２−ｎのそれぞれにおいては。
入力データに対して通常の誤り訂正符号化が行われる。
符号化された各符号回路の出力信号はそれぞれ並列直列
変換回路２３において高速の出力データ２０３に変換さ
れて出力される。計数回路２５、計数回路２６およびＰ
ＬＯ２７は、符号回路２２−１〜２２−ｎにおいて誤り
検出／訂正用符号を付加すること九より変化したデータ
速度に適合するクロックを発生するために、７エーズロ
ツク用の発振回路として動作する。
変換回路２３において高速の出力データ２０３に変換さ
れて出力される。計数回路２５、計数回路２６およびＰ
ＬＯ２７は、符号回路２２−１〜２２−ｎにおいて誤り
検出／訂正用符号を付加すること九より変化したデータ
速度に適合するクロックを発生するために、７エーズロ
ツク用の発振回路として動作する。
第１図（ｂ）は９本発明の誤り訂正回路の実施例として
、受信側誤り訂正復号回路の構成をブロック図によシ示
したものである。この図に於いて、送信側の符号回路に
よ）符号化された高速の入力データは復調回路４によシ
復調されたのち、入力信号５０１としてシフトレジスタ
５１に加えられる。
、受信側誤り訂正復号回路の構成をブロック図によシ示
したものである。この図に於いて、送信側の符号回路に
よ）符号化された高速の入力データは復調回路４によシ
復調されたのち、入力信号５０１としてシフトレジスタ
５１に加えられる。
ここから逐次出力されたデータはセレクタ５２に与えら
れ、それぞれのデータの入力タイミングが選択される。
れ、それぞれのデータの入力タイミングが選択される。
当初、任意に入力タイミングが選択された高速データは
２次に直列並列変換回路５３において、前記符号回路と
同じｎ列の低速データ群に変換される。これらのｎ列の
低速データ群は。
２次に直列並列変換回路５３において、前記符号回路と
同じｎ列の低速データ群に変換される。これらのｎ列の
低速データ群は。
それぞれｎ個の復号回路５４−１〜５４−ｎに入力され
る。各復号回路は、高速の入力クロック５０２を計数回
路５６でｎ分周された低速クロックによシ、それぞれの
入力データから符号の誤如を検出し、訂正が行われる。
る。各復号回路は、高速の入力クロック５０２を計数回
路５６でｎ分周された低速クロックによシ、それぞれの
入力データから符号の誤如を検出し、訂正が行われる。
ここで２問題となるのは、ｎ列の低速データ群に変換す
る場合の変換タイミングである。即ち。
る場合の変換タイミングである。即ち。
前記符号回路ではｎ列の各低速データに対してそれぞれ
の誤り検出／訂正符号を生成して、付加しているため、
これらの符号列は一体として取り扱う必要がある。しか
し、これらのｎ個の符号列を一旦並列直列変換した後、
再び復号回路で直列並列変換を行うと、前記の一体とし
て取り扱うべき符号列はくずれる確率の方が相当高いこ
とになる。
の誤り検出／訂正符号を生成して、付加しているため、
これらの符号列は一体として取り扱う必要がある。しか
し、これらのｎ個の符号列を一旦並列直列変換した後、
再び復号回路で直列並列変換を行うと、前記の一体とし
て取り扱うべき符号列はくずれる確率の方が相当高いこ
とになる。
この問題は次のようにして解決している。
即ち、各復号回路５４−１〜５４−ｎでは、ｎ列に変換
された低速データ列に対して、符号回路で付加されだ誤
シ検出／訂正符号と、復号回路により符号回路で行った
と同じ方法で生成した誤シ検出／訂正符号を逐次比較し
、不一致符号数が設定数以下になった場合にワード同期
の同期信号を出力する。
された低速データ列に対して、符号回路で付加されだ誤
シ検出／訂正符号と、復号回路により符号回路で行った
と同じ方法で生成した誤シ検出／訂正符号を逐次比較し
、不一致符号数が設定数以下になった場合にワード同期
の同期信号を出力する。
このようにすれば、もし、第１図（ｂ）の直列並列変換
回路５３の変換タイミングが正しいタイミングでないと
き、ｎ個の復号回路５４−１〜５４−ｎの少くとも１つ
以上の復号回路からは同期信号が出ないことになる。こ
れらｎ個の同期信号は、ＡＮＤケ°−トロ０によって全
復号回路の同期状態が検出され、適当な時間間隔で同期
状態を調べるだめの時間設定用計数回路５７．同期状態
ラッチ用ψ５９及び計数回路５８によって一定間隔毎に
セレクタ５２の入力が切替えられ、ｎ個の全復号回路が
同期する様な直列並列変換タイミングを設定するように
動作する。
回路５３の変換タイミングが正しいタイミングでないと
き、ｎ個の復号回路５４−１〜５４−ｎの少くとも１つ
以上の復号回路からは同期信号が出ないことになる。こ
れらｎ個の同期信号は、ＡＮＤケ°−トロ０によって全
復号回路の同期状態が検出され、適当な時間間隔で同期
状態を調べるだめの時間設定用計数回路５７．同期状態
ラッチ用ψ５９及び計数回路５８によって一定間隔毎に
セレクタ５２の入力が切替えられ、ｎ個の全復号回路が
同期する様な直列並列変換タイミングを設定するように
動作する。
上記のようにして、低速の各データ列毎に誤り検出／訂
正された復号回路５４−１〜５４−ｎの出力信号は、再
び並列直列変換回路５５によって高速の出力データ５０
３に変換されて出力される。計数回路６１．計数回路６
２およびＰＬＯ６３は、誤シ訂正符号回路と同様、復号
回路【よって誤シ検出／訂正符号が除去されることによ
るデータの速度変化に対応したクロックを発生するだめ
に、フェーズロック用の発振回路として動作する。
正された復号回路５４−１〜５４−ｎの出力信号は、再
び並列直列変換回路５５によって高速の出力データ５０
３に変換されて出力される。計数回路６１．計数回路６
２およびＰＬＯ６３は、誤シ訂正符号回路と同様、復号
回路【よって誤シ検出／訂正符号が除去されることによ
るデータの速度変化に対応したクロックを発生するだめ
に、フェーズロック用の発振回路として動作する。
以上の説明によシ明らかなように１本発明によれば、Ｌ
ＳＩ化された既存の低速、低消費電力誤シ訂正回路を復
数個使用することにょシ、小形、かつ高速化された誤）
訂正回路が消費電力の低減された状態で得られ、特に衛
星通信におけるデータ通信システムに適用してその得ら
れる効果は大きい。
ＳＩ化された既存の低速、低消費電力誤シ訂正回路を復
数個使用することにょシ、小形、かつ高速化された誤）
訂正回路が消費電力の低減された状態で得られ、特に衛
星通信におけるデータ通信システムに適用してその得ら
れる効果は大きい。
第１図（ａ）は１本発明による実施例として、送信側誤
）訂正符号回路の構成を示すブロック図、第１図（ｂ）
は２本発明による実施例として、受信側誤シ訂正復号回
路の構成を示すブロック図、第２図は本発明の誤シ訂正
回路が適用されるデータ通信系の構成例を示すブロック
図である。 参照符号： １・・・多重回路、２・・・誤シ訂正符号回路、３・・
・変調回路、４・・・復調回路、５・・・誤シ訂正復号
回路。 ６・・・分配回路、２１・・・直列並列変換回路、２２
−１〜２２−ｎ・・・符号回路、２３川並列直列変換回
路。 ２４〜２６−・・計数回路、 ２７ 、６３−ＰＬＯ（
位相同期発振器）、５１・・・シフトレノスタ、５２・
・・セレクタ、５３・・・直列並列変換回路、５４−１
〜５４−ｎ・・・復号回路、５５・・・並列直列変換回
路、５６〜５８ 、６１ 、６２−・・計数回路、 ５
９−Ｆ／Ｆ 、 ６０・・・ ＡＮＤ ケ９− ト
。 代理人（７７８３）弁理士池田憲保 第１図（Ｇ） −一一一一一一一一一一一
）訂正符号回路の構成を示すブロック図、第１図（ｂ）
は２本発明による実施例として、受信側誤シ訂正復号回
路の構成を示すブロック図、第２図は本発明の誤シ訂正
回路が適用されるデータ通信系の構成例を示すブロック
図である。 参照符号： １・・・多重回路、２・・・誤シ訂正符号回路、３・・
・変調回路、４・・・復調回路、５・・・誤シ訂正復号
回路。 ６・・・分配回路、２１・・・直列並列変換回路、２２
−１〜２２−ｎ・・・符号回路、２３川並列直列変換回
路。 ２４〜２６−・・計数回路、 ２７ 、６３−ＰＬＯ（
位相同期発振器）、５１・・・シフトレノスタ、５２・
・・セレクタ、５３・・・直列並列変換回路、５４−１
〜５４−ｎ・・・復号回路、５５・・・並列直列変換回
路、５６〜５８ 、６１ 、６２−・・計数回路、 ５
９−Ｆ／Ｆ 、 ６０・・・ ＡＮＤ ケ９− ト
。 代理人（７７８３）弁理士池田憲保 第１図（Ｇ） −一一一一一一一一一一一
Claims (1)
- １、送信側の誤り訂正符号回路が、直列の入力データを
並列に変換する第１の直列並列変換手段と、該直列並列
変換手段から得られる複数の低速データにそれぞれ誤り
訂正符号を付加する複数の符号手段と、これ等符号手段
のそれぞれから得られる出力を高速の直列信号に変換す
る第１の並列直列変換手段とを含み構成され、受信側の
誤り訂正復号回路が、受信復調された高速データを複数
の並列データに変換する第２の直列並列変換手段と、該
直列並列変換手段から得られる複数の低速データをうけ
、それぞれのデータ中から符号の誤りを検出してそれぞ
れ訂正を行なう複数の復号手段と、これ等復号手段から
それぞれ得られるワード同期信号により前記第２の直列
並列変換手段に加えられる入力データの直列並列変換タ
イミングを制御する制御手段と、同じく前記復号手段か
らそれぞれ得られる誤り検出および訂正された低速の各
データをうけ、これ等を高速の直列信号に変換する第２
の並列直列変換手段とを含み構成されたことを特徴とす
るデータの誤り訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28203385A JPS62141831A (ja) | 1985-12-17 | 1985-12-17 | デ−タの誤り訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28203385A JPS62141831A (ja) | 1985-12-17 | 1985-12-17 | デ−タの誤り訂正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141831A true JPS62141831A (ja) | 1987-06-25 |
| JPH0377695B2 JPH0377695B2 (ja) | 1991-12-11 |
Family
ID=17647294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28203385A Granted JPS62141831A (ja) | 1985-12-17 | 1985-12-17 | デ−タの誤り訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62141831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1146183A (ja) * | 1997-07-24 | 1999-02-16 | Dainippon Printing Co Ltd | 信号伝送装置および画像検査装置 |
| JP2016219961A (ja) * | 2015-05-18 | 2016-12-22 | キヤノン株式会社 | データ通信システムおよびそれを用いた記録装置、記録ヘッド、データ送信装置、データ受信装置、データ通信システムの制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101252063B1 (ko) * | 2011-08-25 | 2013-04-12 | 한국생산기술연구원 | 알콕시실릴기를 갖는 에폭시 화합물, 이의 제조 방법, 이를 포함하는 조성물과 경화물 및 이의 용도 |
-
1985
- 1985-12-17 JP JP28203385A patent/JPS62141831A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1146183A (ja) * | 1997-07-24 | 1999-02-16 | Dainippon Printing Co Ltd | 信号伝送装置および画像検査装置 |
| JP2016219961A (ja) * | 2015-05-18 | 2016-12-22 | キヤノン株式会社 | データ通信システムおよびそれを用いた記録装置、記録ヘッド、データ送信装置、データ受信装置、データ通信システムの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377695B2 (ja) | 1991-12-11 |
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