JP2016219961A - データ通信システムおよびそれを用いた記録装置、記録ヘッド、データ送信装置、データ受信装置、データ通信システムの制御方法 - Google Patents

Abstract

【課題】回路規模の増大を抑制し、且つ、効率的にエラー検知が可能となる機器及び方法を提供すること。
【解決手段】記録装置の制御部１０１は第一エラー検出コード生成部２０４と、第二エラー検出コード生成部２０５を構成するデータ転送部１１３を含む。記録装置の記録ヘッド１０２は立上りエッジに同期した転送データと第一エラー検出コードからエラー検出を行う第一データ受信部７０１と、立下りエッジに同期した転送データと第二エラー検出コードからエラー検出を行う第二データ受信部７０４とを含むエラー検出部１３５を含む。
【選択図】図１

Description

本発明は、クロック同期シリアル通信のためのエラー検出機器に関するものである。より具体的には、例えばインクジェット記録装置等の制御部と記録ヘッドとの間におけるデータ通信システムおよびそれを用いた記録装置、記録ヘッド、データ送信装置、データ受信装置、データ通信システムの制御方法に関する。

インクジェット記録装置では、制御装置と記録ヘッドとの間の通信にクロック同期シリアル通信が用いられている。また、記録品位の向上のため記録ヘッドにおける吐出ノズルの微細化が進み、かつ記録速度の向上のため、通信の転送データレートが高速化している。転送データレートに比例して転送クロック周波数が上がっており、伝送路における放射ノイズの問題が懸念される。放射ノイズ抑制のためには小振幅差動信号方式（LVDS）が有効である。しかし、LVDSは周囲ノイズの影響を受けやすく、伝送線路上のビットエラーが発生しやすい。より確実なデータ転送のためには記録ヘッド内でビットエラー検出を行えば良い。しかしあんがら、エラー検出のためには転送データにエラー検出ビット（例えばパリティビットやCRC検出ビット）を付加することが一般的であり、付加した分、データ転送効率は悪化し、データ転送の実効速度は低下する。特許文献１は、集積回路間のポイントツーポイント通信において、符号化されたデータビットを復号化する復号器とエラー検出器とを物理層内で構成し、効率的にエラー検出コードを転送する。この転送により、特許文献１は、電子装置間の確実なデータ通信をもたらすことを目的とした機器及び方法を開示している。

特開２００７−２６７３９２号公報

特許文献１記載の符号化は一般的に8B/10Bとして公知であり、符号化データビット群にはクロックが組み込まれている。このことから復号器は比較的回路規模の大きいものとなる。そのため、特許文献１記載の技術をインクジェット記録装置における記録ヘッドのような小規模回路で構成されるデバイスに適用することは困難である。

本発明は上記従来例に鑑みて成されたものである。本発明は、回路規模の増大を抑制し、且つ、データ転送の実効速度を低下させることなくエラー検知が可能となるデータ通信システムおよびそれを用いた記録装置、記録ヘッド、データ送信装置、データ受信装置、データ通信システムの制御方法を提供することを目的とする。

上記目的を達成するために、本発明は以下の構成を有する。すなわち、第1の側面によれば、データ転送部から受信部へとシリアルデータを送信するデータ通信システムであって、
前記データ転送部は、
転送データの奇数ビットに基づく第一エラー検出コードを生成する第一エラー検出コード生成手段と、
前記転送データの偶数ビットに基づく第二エラー検出コードを生成する第二エラー検出コード生成手段と、
前記第一エラー検出コードおよび第二エラー検出コードと前記転送データとを前記記録ヘッドに送信する送信手段とを備え、
前記受信部は、
前記転送データと前記第一エラー検出コードと前記第二エラー検出コードとを受信する受信手段と、
前記転送データの奇数ビット及び前記第一エラー検出コードと、前記転送データの偶数ビット及び前記第二エラー検出コードとのそれぞれに基づいてエラーを検出するエラー検出手段を備える。

あるいは本発明はその第２の側面によれば、前記データ通信システムを有する記録装置にある。

あるいは本発明はその第３の側面によれば、転送データの奇数ビットに基づく第一エラー検出コードを生成する第一エラー検出コード生成手段と、前記転送データの偶数ビットに基づく第二エラー検出コードを生成する第二エラー検出コード生成手段と、前記第一エラー検出コードおよび第二エラー検出コードと前記転送データを含むシリアルデータを前記記録ヘッドに送信する送信手段とを備えたデータ転送部からデータを受信する受信装置であって、
前記転送データと前記第一エラー検出コードと前記第二エラー検出コードとを受信する受信手段と、
前記転送データの奇数ビット及び前記第一エラー検出コードと、前記転送データの偶数ビット及び前記第二エラー検出コードとのそれぞれに基づいてエラーを検出するエラー検出手段を備える。

あるいは本発明はその第４の側面によれば、前記受信装置を有する記録ヘッドにある。

あるいは本発明はその第５の側面によれば、転送データと第一エラー検出コードと第二エラー検出コードとを受信する受信手段と、前記転送データの奇数ビット及び前記第一エラー検出コードと、前記転送データの偶数ビット及び前記第二エラー検出コードとのそれぞれに基づいてエラーを検出するエラー検出手段とを備えた受信部に対してシリアルデータを送信する送信装置であって、
転送データの奇数ビットに基づく第一エラー検出コードを生成する第一エラー検出コード生成手段と、
前記転送データの偶数ビットに基づく第二エラー検出コードを生成する第二エラー検出コード生成手段と、
前記第一エラー検出コードおよび第二エラー検出コードと前記転送データとを前記記録ヘッドに送信する送信手段とを備える。

あるいは本発明はその第６の側面によれば、前記送信装置を有する記録装置にある。

本発明によれば、比較的小規模な回路構成で、転送クロックの周波数を上げることなく、実効速度を低下させることなしに誤り検出符号を実装することができる。

記録装置の説明図である。 制御装置内のデータ転送部の説明図である。 実施形態１におけるデータ転送部のエラー検出コード生成の説明図である。 実施形態１の伝送路における転送データとクロックの関係図である。 実施形態１におけるコマンド解析部の一例を説明した図である。 実施形態１におけるコマンド解析部の出力信号とクロックの関係図である。 実施形態１におけるエラー検出部の説明図である。 実施形態１におけるエラー検出部の具体的な構成図である。 実施形態１における正常転送時のエラー検出部の出力信号とクロックの関係図である。 実施形態１における異常転送時のエラー検出部の出力信号とクロックの関係図である。 実施形態２におけるデータ転送部のエラー検出コード生成の説明図である。 実施形態２におけるエラー検出部の具体的な構成図である。 実施形態２における正常転送時のエラー検出部の出力信号とクロックの関係図である。 実施形態２における異常転送時のエラー検出部の出力信号とクロックの関係図である。 実施形態３におけるコマンド解析部の一例を説明した図である。 実施形態３におけるコマンド解析部の出力信号とクロックの関係図である。 実施形態３におけるエラー検出部の説明図である。

［実施形態１］
＜インクジェット記録装置＞
図１にて本発明の実施形態の概略を説明する。以下に説明する実施形態では、インクジェット方式に従う記録ヘッドを用いた記録装置１００を例に挙げて説明する。なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

記録装置１００はインク吐出を行う記録ヘッド１０２と記録ヘッドを制御する制御部１０１とで構成される。この記録装置１００は、この後詳述するようにデータ通信に着目して、データ送信部を制御部１０１に備え、データ受信部を記録ヘッドに備えたデータ通信システムとみなすこともできる。

まず、記録開始時に、ホストインターフェース１０４を介して、ホスト装置１０３から記録装置１００に受信データが入力され、受信データはＲＡＭコントローラ１０９を介してＲＡＭ１０８の受信バッファへ格納される。なお、制御装置１０１内の各ブロックはバス１１４により相互に接続されている。ＣＰＵ１０５は受信バッファに格納された受信データを画像データとプリントコマンドとに展開し、画像データをＲＡＭ１０８の画像データバッファに格納する。またＣＰＵ１０５はプリントコマンドから記録ヘッドの搬送制御情報（例えばパス数、用紙の搬送数）を決定し、駆動制御部１１１へ通知する。また、ＣＰＵ１０５は画像処理部１１０へ画像処理開始通知を行う。画像処理開始通知を受けた画像処理部１１０は画像データをＲＡＭ１０８の画像データバッファから取得し、画像データから２値の印刷データを生成し、生成した印刷データをＲＡＭ１０８のプリントデータバッファへ格納し、ＣＰＵ１０５へ終了通知を行う。終了通知を受けたＣＰＵ１０５は、駆動制御部１１１に対してヘッド駆動開始通知を行う。駆動制御部１１１は、たとえば記録ヘッド駆動用モータ１１２等の駆動系モータに制御信号を入力することで記録ヘッド１０２の搬送制御情報に基づき記録ヘッドを含む走査キャリッジ１５０及び記録媒体の搬送制御を行う。また、エンコーダ１３１は記録ヘッド駆動用モータ１１２により駆動される走査キャリッジ１５０の位置に応じた搬送位置情報を出力する。駆動制御部１１１は走査キャリッジ１５０内のエンコーダ１３１から搬送位置情報を取得し、記録タイミング信号１１６をデータ転送部１１３へ送信する。データ送信部であるデータ転送部１１３は記録タイミング信号１１６と同期してＲＡＭ１０８のプリントデータバッファから印刷データを読み出し、エラー検出コードを生成する。また、吐出タイミングを示すヒートパルス信号とシリアル転送データ（印刷データ及びエラー検出コードを含む。）、同期クロック、シリアル-パラレル変換用ラッチ信号を生成し、それぞれ伝送路１２０−１２３を介して記録ヘッド１０２へ転送する。本実施形態においては説明の統一を目的に伝送路１２１でシリアルデータ、伝送路１２２で同期クロック、伝送路１２３でシリアル-パラレル変換用ラッチ信号を転送することとする。また、データ転送部１１３は伝送路１２０を介して吐出タイミングを示すヒートパルス信号を転送してもよいし、シリアルデータ中にコマンドを持たせて、伝送路１２１を介して転送してもよい。コマンド化されたヒートパルス信号を、ヒートパルス符号化データと呼ぶこともある。なおＣＰＵ１０５は上記した動作およびこの後に記載する動作を、例えばＲＯＭ１０６に格納されたプログラムを実行することで行う。また、エラー検出コードは、誤り検出のみならず訂正をも可能とする誤り訂正符号も含むものとする。

一方、記録ヘッド１０２はコマンド解析部１３３で信号を受信し、データ受信スタート信号１３４を生成し、データ受信スタート信号１３４をエラー検出部１３５へ通知する。すなわちコマンド解析部１３３がデータ受信部としても機能する。また、受信データ内にコマンドとしてヒートパルス信号が含まれている場合は、受信データからヒートパルス信号を復元（あるいは生成）してもよい。ヒートパルス選択部１３２は、伝送路１２０を介したヒートパルス、もしくはコマンド解析部が生成したヒートパルスどちらを使用するかを選択し、吐出判定部１３７へ送信する。エラー検出部１３５はデータ受信スタート信号１３４をトリガに、伝送路１２３を介して受信したシリアルデータの解析を実施し、伝送路１２１でビットエラーが発生したか否かを判定し、判定結果信号１４０を吐出判定部１３７へ通知する。吐出判定部１３７は判定結果信号１４０を基にヒートパルス信号のマスクを行い吐出ノズル群１３９へマスク済みヒートパルス１４１を送信する。シリアル−パラレル変換部１３６は受信したシリアル信号を吐出ノズルに対応したパラレルデータに変換して、吐出ノズルを選択するパラレル信号を生成し、吐出ノズル群１３９へ送信する。各吐出ノズル１３８はパラレル信号を基に、吐出が選択されていれば、マスク済みヒートパルス信号１４１に同期してインクの吐出を行い、記録媒体へ記録を実施する。吐出判定部１３７やシリアル−パラレル変換部１３６、吐出ノズル１３９等は、受信したデータに基づいて処理、たとえばインクを吐出させて媒体に記録する処理を実行する手段として機能する。

＜データ転送部＞
図２は制御装置内のデータ転送部１１３の説明図である。データ転送部１１３は、駆動制御部１１１からの記録タイミング信号１１６と印刷データ１１５とからインクの吐出タイミングを示すヒートパルスを生成するヒートパルス生成部２０２を含む。またデータ転送部１１３は、記録ヘッドとの通信を行うためのコマンドを生成する転送コマンド生成部２０３を含む。さらに、データ転送部１１３は、転送データの奇数桁に対応する奇数ビットを抽出し第一エラー検出コードを生成する第一エラー検出コード生成部２０４を含む。さらにデータ転送部１１３は、転送データの偶数桁に対応する偶数ビットを抽出し第二エラー検出コードを生成する第二エラー検出コード生成部２０５と、シリアルデータ転送部２０１を含む。なお奇数ビットと偶数ビットは、交互に表れるビットであることを示すもので、互いに入れ替えてもよい。転送コマンド生成部２０３はヒートパルス信号を符号化し、コマンドとしてシリアルデータ転送部２０１に送信しても良い。シリアルデータ転送部２０１は記録タイミング信号１１６を基に、伝送路１２２を介して送信された転送同期クロックとシリアル-パラレル変換用ラッチ信号を生成する。また、シリアルデータ転送部２０１は印刷データに対して、コマンド、エラー検出コードを付加し、伝送路１２２を介して送信された転送同期クロックに同期したシリアルデータを生成する。なお、このシリアルデータは、伝送路１２１を介して送信される。

＜エラー検出コードの生成例＞
図３はデータ転送部１１３のエラー検出コード生成の一例の説明図である。シリアルデータ転送部２０１は、エラー検出コードの生成の対象となる対象データビット群３０１を格納している。対象データビット群３０１には前述のヒートパルス符号化データや印刷データなどが含まれる。第一エラー検出コード生成部２０４は対象データビット群３０１から奇数ビット３０２を抽出後、その最下位桁に空ビット（Ｎｕｌｌ ビット）３０３を付加し（本例では４桁）、エラー検出コード３０４を演算する。図３では一例として生成多項式(X^4 + X + 1)を用いたＣＲＣ４演算を実施し、余り値を第一エラー検出コード３０４（すなわち第一ＣＲＣコード）としてシリアルデータ転送部２０１へ返している。なお演算子^はべき乗を示す。第二エラー検出コード生成部２０５は対象データビット３０１から偶数ビット３０５を抽出後、その最下位桁に空ビット（Ｎｕｌｌ ビット）３０６を付加し、エラー検出コード３０７（すなわち第二ＣＲＣコード）を演算する。図３では一例として生成多項式(X^4 + X + 1)を用いたＣＲＣ４演算を実施し、余り値を第二エラー検出コード３０７として、シリアルデータ転送部２０１へ返している。

シリアルデータ転送部２０１は、対象データビット群３０１に前述の返り値すなわち第一エラー検出コード３０４および第二エラー検出コード３０７を付加する。さらに、シリアルデータ転送部２０１は、記録ヘッド１０２で同期化を行うために必要なダミーデータ３０８を付加した転送用データを生成する。ダミーデータ３０８は記録ヘッド内の演算回路初期化に１ビット、クロック立上りエッジに同期するために１ビット、クロック立下りエッジに同期するために１ビット、合計で３ビット必要となる。これは図７で説明する遅延回路７０８による遅延に対応する。また、ダミーデータ３０８は記録ヘッドにて破棄されるため、値は‘０’、‘１’いずれでも良いので、本実施形態では‘Ｘ’として記載を行っている。

＜転送データおよび転送クロック＞
図４は伝送路における転送データとクロックの関係図である。本実施形態ではシリアルデータの順として、転送スタートを示す転送スタートコマンド、対象データビット群３０１、エラー検出コード、ダミーデータの順としている。シリアルデータ転送部２０１は、転送スタートコマンド（8ビット、例えば“11001011”）、及び、対象データビット群（16ビット、例えば“1010000111000000”）の奇数ビットについて、伝送路１２２を介して送信される転送クロックの一方のエッジ（例えば立上りエッジ）に同期してシリアル転送を行う。また、シリアルデータ転送部２０１は、偶数ビットについて、伝送路１２２を介して送信される転送クロックの他方のエッジ（例えば立下りエッジ）に同期してシリアル転送を行う。さらに、その後、シリアルデータ転送部２０１は、伝送路１２２を介して送信される転送クロックの立上りエッジに同期して、第一エラー検出コード生成部２０４で生成した第一エラー検出コード３０４（４ビット、例えば“0010”）を転送する。そして、シリアルデータ転送部２０１は、伝送路１２２を介して送信される転送クロックの立下りエッジに同期して、第二エラー検出コード生成部２０５で生成したエラー検出コード３０７（４ビット、例えば“1110”）を転送する。立ち上がりエッジと立下りエッジは交互に現れるため、エラー検出コードは合わせて8ビットであり、たとえば前述の第一と第二のエラー検出コードを１ビットごとにマージした“01011100”が送信される。最後に、任意のダミーデータ３０８(3ビット)を転送する。なお、第一エラー検出コード３０４と第二エラー検出コード３０７は、図３ではそれぞれのコードごとにまとめて格納されているが、送信順にマージしてから格納してもよい。

＜コマンド解析部＞
図５は、記録ヘッド１０２におけるコマンド解析部１３３の一例を説明した図である。コマンド解析部１３３はデータ転送部１１３から転送クロック、シリアルデータを受信し、コマンドを解析後、記録ヘッド１０２内のエラー検出部へエラー検出開始を示すＳＴＡＲＴ信号１３４を生成する。コマンド解析部１３３の構成の一例としてラッチ（あるいはフリップフロップ）５０１から５０４で構成されたシフトレジスタと、ラッチ５０５から５０８で構成されたシフトレジスタと、デコード回路５０９とを示す。ラッチ５０１〜５０８で構成された２つのシフトレジスタをシフトレジスタ５０１〜５０４、５０５〜５０８と呼ぶ。なお図５においては、伝送路１２１を介して送信されたデータは上位桁側から入力され、ビットごとに交互にラッチされるので、最上位桁が図の右側となり、通常の表記とは左右が逆となっている。各ラッチに保持されたデータはそれぞれデコーダ５０９に入力される。この構成により、伝送路１２１を介して送信されたデータは、伝送路１２２を介して送信されるクロックの立ち上がりエッジに同期してシフトレジスタ５０１〜５０４に順次シフトされつつ格納される。また伝送路１２２を介して送信されるクロックの立ち下がりエッジに同期して、伝送路１２１を介して送信されたデータは、シフトレジスタ５０５〜５０８に順次シフトされつつ格納される。そして各ラッチの値は並列化されてデコーダ５０９に入力される。デコーダ５０９は、伝送路１２２を介して送信されるクロックの立ち上がりエッジに同期して動作する不図示のラッチを有しており、出力であるＳＴＡＲＴ信号１３４はそのラッチを介して出力される。デコーダは入力された８ビットのデータをデコードし、所定の転送スタート信号であればＳＴＡＲＴ信号１３４を、上述したラッチを介して出力する。なおコマンド解析部１３３の構成はこれに限るものではなく、ＳＴＡＲＴ信号１３４を生成できれば、他の構成でも良い。また図示はしていないが、コマンド中にヒートパルス符号化データが含まれる場合は、コマンド解析部１３３は復号化し、ヒートパルス信号をヒートパルス選択部１３２へ転送してもよい。

図６はコマンド解析部１３３の出力信号（ＳＴＡＲＴ信号１３４）と伝送路１２２を介して送信されるクロックの関係図である。シフトレジスタ５０１〜５０８にある特定の信号が格納されるとタイミング６０１から６０２の間に、１クロックパルス幅でＳＴＡＲＴ信号がパルス出力される。本実施形態ではシフトレジスタ５０１〜５０８に８ビットの“11010011”が（より詳しくはシフトレジスタ５０１〜５０４に“1101”が、シフトレジスタ５０５〜５０８に“1001”が）格納される。そして、その次のクロックの立ち上がりエッジで１クロックパルス幅のＳＴＡＲＴ信号が出力される。しかし、データ転送部と整合が取れていればこの値に限るものではない。

＜エラー検出部＞
図７はエラー検出部１３５の構成図である。エラー検出部１３５は、伝送路１２２を介して送信される入力クロックと伝送路１２１を介して送信される入力データとの同期を行う遅延回路部７０８を含む。また、エラー検出部１３５は、伝送路１２２を介して送信されるクロックの立ち上げりエッジに同期したデータ（ＤＡＴＡ＿Ｐ）を受信する第一データ受信部７０１を含む。エラー検出部１３５は、伝送路１２２を介して送信されるクロックの立上りエッジに同期したデータ（ＤＡＴＡ＿Ｎ）を受信する第二データ受信部７０４と、エラー検出結果を生成する一致判定部７０７とを含む。第一データ受信部７０１および第二データ受信部７０４は、エラー検出を行う回路であるので、それぞれ第一エラー検出部および第二エラー検出部と呼ぶこともできる。

図８はエラー検出部１３５の具体的な回路構成の説明図である。遅延回路部７０８は伝送路１２２を介して送信されるクロックの立上りエッジで、伝送路１２１を介して入力データを受信するレジスタ８０１と、レジスタ８０１の出力信号Ｑ０を受信するレジスタ８０２と、伝送路１２２を介して送信されるクロックの立下りエッジで伝送路１２１を介して入力データを受信するレジスタ８０３で構成される。遅延回路７０８は、転送スタートコマンドをデコードしたＳＴＡＲＴ信号により各データ受信部７０１，７０４がリセットされる間、データを遅延させる。第一データ受信部７０１は、クロックの立下りエッジに同期したラッチ８０４、８０５、８０６、８０７とＥＸＯＲ回路８０８、８０９とで構成されたリニアフィードバックシフトレジスタによりＣＲＣ４演算回路を構成する。第一データ受信部７０１には、遅延回路７０８でクロックの立上りエッジに同期した信号Ｑ１（ＤＡＴＡ＿Ｐ）が入力される。第二データ受信部７０４には、クロックの立下りエッジに同期したラッチ８１０、８１１、８１２、８１３とＥＸＯＲ回路８１４、８１５とで構成されたリニアフィードバックシフトレジスタによりＣＲＣ４演算回路を構成する。第二データ受信部７０４には、遅延回路７０８でクロックの立下りエッジに同期した信号Ｑ２（ＤＡＴＡ＿Ｎ）が入力される。また、第一及び第二データ受信部７０１，７０４を構成するシフトレジスタは、ＳＴＡＲＴ信号１３４のパルス信号により、格納している値が０にリセットされる。一致判定部７０７はＯＲ回路８１６で構成され、シフトレジスタの各ラッチ８０４−８０７、８１０−８１３から出力される信号Ｑ０＿Ｒ、Ｑ１＿Ｒ、Ｑ２＿Ｒ、Ｑ３＿Ｒ、Ｑ０＿Ｆ、Ｑ１＿Ｆ、Ｑ２＿Ｆ、Ｑ３＿Ｆが入力される。そして、一致判定部７０７は、その論理和をエラー検出信号１４０として出力する。なお、以下の説明ではシフトレジスタを構成する各段のラッチについてもシフトレジスタと称する。

図９は正常転送時のエラー検出部１３５の判定結果信号（ＥＲＲＯＲ）１４０及び各レジスタに格納される値の遷移とクロックとの関係を示した図である。シフトレジスタ８０４、８０５、８０６、８０７、８１０、８１１、８１２、８１３には初期状態で不定値“Ｘ”が格納されているため、ＳＴＡＲＴ信号のパルスが入力するまで不定状態が続く。ＳＴＡＲＴ信号が入力されている間の立下りエッジのタイミング７０１で各データ受信部のシフトレジスタのリセットが行われる。その後、順次、対象データビット群、エラー検出コード、ダミーデータが入力され、タイミング９０１でエラー判定結果１４０が確定する。正常転送時はタイミング９０１で、全てのシフトレジスタ８０４、８０５、８０６、８０７、８１０、８１１、８１２、８１３の出力が“０”となるため、エラー検出部の判定結果信号１４０は“０”となる。なおタイミング９０１で３ビットのダミーデータは遅延回路７０８の各ラッチにあり、判定結果信号１４０には寄与しない。次のタイミングにおいてシフトレジスタにラッチされる値を「’」を付して示せば、図８の回路構成の通り、第１データ受信部７０１についてはＱ０＿Ｒ’＝Ｑ１＋Ｑ３＿Ｒ、Ｑ１＿Ｒ’＝Ｑ０＿Ｒ＋Ｑ１＋Ｑ３＿Ｒ、Ｑ２＿Ｒ’＝Ｑ１＿Ｒ、Ｑ３＿Ｒ’＝Ｑ２＿Ｒであり、図９の通りに遷移する。これは第２データ受信部７０４についても同様である。ＣＲＣの生成及び検証をこのようなリニアフィードバックレジスタにより実現する構成は公知であるので詳しい説明は省略する。

本実施形態のインクジェット記録装置は、クロック信号の両エッジでデータを同期させるダブルレートによりデータ転送を行う。そして、インクジェット記録装置は、クロックの立ち上がりエッジに同期したデータ（本例では奇数桁）のグループと、クロックの立ち下がりエッジに同期したデータ（本例では偶数桁）のグループとのそれぞれについてＣＲＣを計算する。そして、インクジェット記録装置は、それぞれのデータのグループにそれぞれのＣＲＣを付加して転送する。このとき、対象データと対応するＣＲＣは、クロックの同じ側のエッジに同期して転送される。たとえばデータの奇数ビットと、その奇数ビットから生成したエラー検出コードとは、クロックの同じ側のエッジ、たとえば立ち上がりエッジに同期して転送される。偶数ビットも同様である。そして図８に示した記録ヘッド１０２のエラー検出部１３５では、それぞれのグループのデータを、クロックの対応するエッジに同期してそれぞれラッチするとともに、それぞれのグループについてＣＲＣを検証し、誤りを検出する。このため、データ転送はクロックレートの倍のレートで行える一方、それぞれのデータのグループの受信や誤り検出といった処理を行う回路は、クロックレートそのもので動作させることができる。しかも誤り検出の前段に受信データを格納するためのバッファ等を用いる必要がなく、実質的にはリアルタイムといえる極めてわずかな遅延で誤り検出を行える。このように本実施形態によれば、たとえばインクジェット記録装置本体から記録ヘッドへのデータ転送速度を向上させつつ、処理回路、特に受信側の記録ヘッドの誤り検出回路を簡素な構成で実現できる。さらに、その動作クロックも転送レートよりも低いもの（具体的には半分）で済むという効果を奏する。

図１０は異常転送時のエラー検出部の出力信号とクロックの関係図である。例えば、伝送線路上でビット１００１にエラーが含まれたとする。図９では本ビット１００１の値は“０”であったが、これが伝送線路上で何らかの影響により“１”になったことを示す。この場合、タイミング９０１でシフトレジスタ８０４、８０５、８０６、８０７の出力信号が“１”となるため、エラー検出部の出力信号である判定結果信号１４０は“１”となる。本実施形態ではビット１００１がエラーとなった場合を示したが、これに限るものではない。タイミング９０１で、シフトレジスタ８０４、８０５、８０６、８０７、８１０、８１１、８１２、８１３のいずれか一個の出力が“１”となるケースであれば、対象データビット群、エラー検出コードのどのビットでエラーが発生しても検出可能である。

なお、吐出データやヒートパルスその他のコマンドを含むデータについては、シリアル−パラレル変換部１３６を、たとえば図８に示したエラー検出部１３５と類似した構成とする。そして、シリアルーパラレル変換部１３６が、同様のタイミングで動作するように構成することで、シリアルデータをパラレルデータに変換できる。ただし、シリアル−パラレル変換部１３６ではエラー検出は行わないので、図８のリニアフィードバックシフトレジスタに代えて、それぞれ８ビットの通常のシフトレジスタとする。このレジスタはＳＴＡＲＴ信号によりリセットされ、８クロック動作した時点で、次のＳＴＡＲＴ信号まで停止する。この間にシフトレジスタからデータをフェッチして所定のメモリに書き込み、データに応じた制御が実行されることとなる。もちろんシリアル−パラレル変換部１３６の構成はこれに限らず、シリアルデータをパラレルデータに変換できる構成であればどのような物であってもよい。

以上より、本実施形態では、記録ヘッド１０２内のエラー検出部１３５において、クロック立上りエッジに同期した第一データ受信部７０１と、クロック立下りエッジに同期した第二データ受信部７０４とを構成する。これらの構成により、転送周波数を２倍にすることなく、２倍のエラー検知処理が実施できるエラー検出方法を実行することが可能となる。例えば、制御装置１０１と記録ヘッド１０２間の転送レートが１００Ｍｂｐｓの場合、１ビット毎にデータを受信する構成の記録ヘッドのエラー検知部であれば１００ＭＨｚで駆動しなければならない。一方本実施形態におけるクロック立上りエッジに同期した第一データ受信部７０１とクロック立下りエッジに同期した第二データ受信部７０４の両者は５０ＭＨｚで動作すれば良い。つまり転送周波数は５０ＭＨｚのまま１００Ｍｂｐｓでデータ転送し、５０ＭＨｚで動作する回路によりエラー検出が可能となる。

また、本実施形態ではエラー検出結果を吐出判定部１３７へ通知し、ヒートパルス信号のマスクを実施することを述べている。この効果について説明する。例えば、対象データビット群３０１の１５ビット〜８ビット目の８ビットでヒートパルス生成コマンドを転送し、７ビット〜０ビット目の８ビットで吐出ノズル群１３９に含まれる８個の吐出ノズル１３８の吐出、非吐出を示す吐出データを転送するものとする。この場合、伝送線路上でビットエラーが発生すると、コマンド解析部１３３が生成するヒートパルスのDUTYが必要以上の幅になり得、吐出ノズル１３８を破壊する可能性がある。そのため、エラー検出結果を吐出判定部１３７へ通知し、エラーの場合はヒートパルスを発生しないようにすることで吐出ノズル１３８の破壊を防ぐことができる。例えば、エラーに該当する吐出データ或いはヒートパルスをマスクして、該当するノズルを動作させない。したがってこの場合、本来吐出するべきインクが最大で８ドット、つまり８画素の記録ができないことを示す。

以上のように本実施形態においては、データ転送レートをクロックレートの倍に高速化する一方、受信側におけるデータ処理はクロックレートに同期して行うことができる。そのため、誤り検出符号をデータに付加することで生じるデータ転送効率の低下に起因する実効転送速度の低下を、転送速度を上げることで補うことができる。さらに、これを、クロックをデータに埋め込まない外部クロックを用いた構成で実現することから、受信側の回路、例えばインクジェットヘッドに設けられる誤り検出回路の規模を小さく収めることができる。さらに、受信側の回路、例えばインクジェットヘッドに設けられる誤り検出回路の動作クロックはデータ転送クロックと同じでよく、転送レートよりも大幅に低いレートで動作させることができる。

［第２実施形態］
第１実施形態ではエラー検出の方法としてＣＲＣ４演算を適応した実施形態を示したが、これに限るものではなく、例えばパリティ演算でも構わない。以下、図１１、図１２、図１３、図１４を用いて、エラー検出の方法としてパリティ演算を適応した実施形態の説明を行う。

図１１はパリティ演算を適応した実施形態におけるデータ転送部のエラー検出コード生成の説明図である。シリアルデータ転送部２０１における第一エラー検出コード生成部２０４はエラー検出コード生成対象データビット群から奇数ビット１１０２を抽出後、ビット値が“１”の数をカウントする。そして、第一エラー検出コード生成部２０４は、カウント値を２で割ったあまりをパリティビットとして抽出し、シリアルデータ転送部２０１へ値を返す。第二エラー検出コード生成部２０５はエラー検出コード生成対象データビット群から偶数ビット１１０３を抽出後、ビット値が“１”の数をカウントし、カウント値を２で割ったあまりをパリティビットとして抽出しシリアルデータ転送部２０１へ値を返す。シリアルデータ転送部は前述の返り値を格納し、さらに、記録ヘッド１０２で同期化を行うために必要なダミーデータ１１０８を生成する。

図１２はパリティ演算を適応した実施形態におけるエラー検出部の具体的な構成図である。遅延回路部７０８は、伝送路１２２を介して送信されるクロックの立上りエッジで、伝送路１２１を介して送信される入力データを受信するレジスタ８０１と、レジスタ８０１の出力信号Ｑ０を受信するレジスタ８０２と、伝送路１２２を介して送信されるクロックの立下りエッジで伝送路１２１を介して送信される入力データを受信するレジスタ８０３で構成される。第一データ受信部７０１はクロックの立下りエッジに同期したレジスタ１２０１とＥＸＯＲ回路１２０２とでパリティビット演算回路を構成する。第一データ受信部７０１は遅延回路７０８でクロックの立上りエッジに同期した信号Ｑ１が入力される。第二データ受信部７０４はクロックの立下りエッジに同期したレジスタ１２０３とＥＸＯＲ回路１２０４とでパリティビット演算回路を構成する。第二データ受信部７０４は遅延回路７０８でクロックの立下りエッジに同期した信号Ｑ２が入力される。また、第一及び第二データ受信部７０４を構成するレジスタは、ＳＴＡＲＴ信号１３４のパルス信号により格納している値が０にリセットされる。一致判定部７０７はＯＲ回路で構成され、レジスタ１２０１、１２０２から出力される信号Ｑ０＿Ｒ、Ｑ０＿Ｆが入力され、エラー検出信号１４０を出力する。

図１３は、パリティ演算を適応した実施形態における正常転送時のエラー検出部の出力信号１４０及び各レジスタに格納される値の遷移とクロックとの関係を示した図である。レジスタ１２０１、１２０３には初期状態で不定値“Ｘ”が格納されているため、ＳＴＡＲＴ信号のパルスが入力するまで不定状態が続く。タイミング７０１でリセットが行われ、その後、順次、入力されるデータを格納していく。エラー検出コード生成対象データビット群、エラー検出コード、ダミーデータが入力されるタイミング９０１でエラー判定結果が確定する。正常転送時はタイミング１３０１で、レジスタ１２０１、１２０３の出力が共に“０”となるため、エラー検出部の出力信号１４０は“０”となる。

図１４は、パリティ演算を適応した実施形態における異常転送時のエラー検出部の出力信号とクロックの関係図である。例えば、伝送線路上でデータビット１４０１、１４０２にエラーが含まれたとする。図１３では本ビットの値は共に“０”であったが、これが伝送線路上で何らかの影響により“１”になったことを示す。この場合、１３０１のタイミングでレジスタ１２０１、１２０３の出力信号が“１”となるため、エラー検出部の出力信号１４０は“１”となる。本実施形態では１４０１、１４０２に示すビットがエラーとなった場合を示したが、これに限るものではない。１３０１のタイミングで、レジスタ１２０１、１２０３のいずれか一個の出力が“１”となるケースであれば、エラー検出コード生成対象データビット群、エラー検出コードのどのビットでエラーが発生しても検出可能である。

第１実施形態においてデータに付加するコードがＣＲＣであったのに対して、第２実施形態ではパリティビットとなったことにより、データ受信部７０１，７０４の構成もパリティビットが付加されたデータの誤り検出回路となっている。このように本実施形態で検証する対象はパリティビットであるものの、本実施形態の回路もまた第１実施形態と同様に、たとえばインクジェット記録装置本体から記録ヘッドへのデータ転送速度を向上させることが可能となる。さらに、本実施形態の回路もまた第１実施形態と同様に、処理回路、特に受信側の記録ヘッドの誤り検出回路を簡素な構成で実現でき、その動作クロックも転送レートよりも低いもの（具体的には半分）で済むという効果を奏する。

［第３実施形態］
実施形態１と２では、ＳＴＡＲＴ信号をトリガに用いてエラー検出を実施したが、別の信号を用いて、受信データの解析と検出コード格納を並列で動作させても良い。

図１５は、ＳＴＡＲＴ信号の生成回路に加えてエラー検出コードの始まりを示すＤＥＴＥＣＴ信号を生成する回路を有するコマンド解析部１３３の説明図である。一例としてラッチ１５０１から１５０８を有するすシフトレジスタとデコード回路１５０９とを示すが、これに限るものではなく、ＤＥＴＥＣＴ信号１５１０を生成できれば、他の構成でも良い。ＤＥＴＥＣＴ信号生成回路は、回路構成上はＳＴＡＲＴ信号生成回路と同様であるが、デコード対象のコードがエラー検出スタートコードであり、エラー検出スタートコードを検出するとＤＥＴＥＣＴ信号を出力する、という点でＳＴＡＲＴ信号生成回路と異なる。

図１６はコマンド解析部におけるＤＥＴＥＣＴ信号出力とクロックとの関係図である。シフトレジスタ１５０１〜１５０８にある特定の信号が格納されるとタイミング１６０１、１６０２でＤＥＴＥＣＴ信号がパルス出力される。本実施形態ではシフトレジスタ１５０８〜１５０１にエラー検出スタートコード１６０１に示す8ビットのデータ“11000000”が格納されるとＳＴＡＲＴ信号が出力されるが、データ転送部と整合が取れていればこの値に限るものではない。また、図示していないが、エラー検出スタートコードはデータ転送部１１３におけるシリアルデータ転送部が生成すればよい。

図１７は、ＤＥＴＥＣＴ信号を用いた場合のエラー検出部の詳細説明図である。第一データ受信部７０１は第一データ解析部１７０２と第一エラー検出コード受信部１７０３とを含む。第一データ解析部１７０２は、ＳＴＡＲＴ信号のパルスをトリガに、クロックの立上りエッジに同期したエラー検出コードの対象である対象データビット群を受信し、エラー検出スタートコードのパルスを受信するまでのデータからエラー検出コードの生成を行う。第一エラー検出コード受信部１７０３は、ＤＥＴＥＣＴ信号をトリガに、クロックの立上りエッジに同期したエラー検出コードを受信する。第二データ受信部７０４は第二データ解析部１７０４と第二エラー検出コード受信部１７０５とを含む。第二データ解析部１７０４は、ＳＴＡＲＴ信号のパルスをトリガに、クロックの立上りエッジに同期したエラー検出コードの対象である対象データビット群を受信し、エラー検出スタートコードのパルスを受信するまでのデータからエラー検出コードを生成する。第二エラー検出コード受信部１７０５は、ＤＥＴＥＣＴ信号をトリガに、クロックの立上りエッジに同期したエラー検出コードを受信する。

図１７の回路の一例として、第一データ解析部１７０２は、たとえば、図８の第一データ受信部７０１と同様の構成を有しており、さらに、各ラッチ８０４〜８０７の値を、エラー検出スタート信号のパルスをトリガとして保持するレジスタを備える。対象データを受信し終えた状態で、このレジスタには対象データから生成された誤り検出コードが保持されている。そのレジスタの出力が一致判定部７０７に入力される。第二データ解析部１７０４は、たとえば、図８の第二データ受信部７０４と同様の構成を有しており、さらに、各ラッチ８１０〜８１３の値を、エラー検出スタート信号のパルスをトリガとして保持するレジスタを備える。そのレジスタの出力が一致判定部７０７に入力される。また第一エラー検出コード受信部１７０３は、たとえば、ＤＥＴＥＣＴ信号でリセットされる、クロックの立ち上がりエッジに同期した４ビットのシフトレジスタを含み、そのシフトレジスタの値は並列に一致判定部７０７に入力される。このシフトレジスタには、ＤＥＴＥＣＴ信号から４クロックで、受信したエラー検出コードが保持される。第二エラー検出コード受信部１７０５も同様の構成を有する。もちろんこれは構成の一例に過ぎない。

一致判定部７０７は、第一データ解析部１７０２が生成したエラー検出コードと、第一エラー検出コード受信部１７０３が受信したエラー検出コードを比較する。また、一致判定部７０７は第二データ解析部１７０３が生成したエラー検出コードと、第二エラー検出コード受信部１７０３が受信したエラー検出コードを比較する。第一、第二受信データ解析部１７０２、１７０４における検出コード生成アルゴリズムと、第一エラー検出コード生成部２０４と第二エラー検出コード生成部２０５の検出コード生成アルゴリズムが同一であれば、一致判定部の比較結果でエラー検出ができる。つまり、第一データ解析部１７０２が生成したエラー検出コードと、第一エラー検出コード受信部１７０３が受信したエラー検出コードを比較する。そして、不一致が発生しているか、または第二データ解析部１７０３が生成したエラー検出コードと、第二エラー検出コード受信部１７０３が受信したエラー検出コードを比較し不一致が発生していれば、伝送線路上でビットエラーが発生したことを示す。したがってたとえば一致判定部７０７は、第一データ解析部１７０２が生成したエラー検出コードと、第一エラー検出コード受信部１７０３が受信したエラー検出コードの、対応する桁どうしの排他的論理和をとる。さらに、一致判定部７０７は、第二データ解析部１７０４が生成したエラー検出コードと、第二エラー検出コード受信部１７０５が受信したエラー検出コードの、対応する桁どうしの排他的論理和をとる。一致判定部７０７は、それら２つの値の論理和０を判定結果信号として出力する。もちろんこれは構成の一例に過ぎない。

以上説明した本実施形態によっても、第１実施形態と同様に、たとえばインクジェット記録装置本体から記録ヘッドへのデータ転送速度を向上させることができる。さらに、第１実施形態と同様に、処理回路、特に受信側の記録ヘッドの誤り検出回路を簡素な構成で実現でき、その動作クロックも転送レートよりも低いもの（具体的には半分）で済むという効果を奏する。

［その他の実施形態］
なお上記実施形態では誤り検出符号について説明したが、たとえば他の誤り訂正符号を用いる場合にも、上記実施形態に係る発明を適用することができる。また、受信したデータの偶数ビットと奇数ビットとについて独立して適用できる処理の回路であるなら、その回路を、本実施形態のエラー検出回路に代えて適用することができる。

また本実施形態に記載した発明は、必ずしも発明を構成するために欠くことのできない事項だけを含むわけではない。そこで、実施形態から抽出される発明の一例について、その本質的部分と実施形態との関連づけを試みると、以下のように説明できよう。
（１）データ転送部は、エラー検出符号を対象データの奇数ビットと偶数ビットのそれぞれから生成して対象データに付加し、それを同期信号であるクロックの両エッジに同期して記録ヘッドに転送するための手段である。望ましくは、データ転送部は、記録装置本体の制御部に具備されている。この場合、すなわち上記実施形態では、同期信号であるクロックはそのデューティが０．５の矩形波であることが望ましい。
（２）エラー検出部は、同期信号の両エッジそれぞれに同期して受信した対象データの奇数ビットと偶数ビットのそれぞれについてエラーを検出するための手段である。データのエラー検出目的であれば
（３）吐出判定部１３７は、エラーが検出されたデータについては、インク吐出を抑制するための手段である。

さらに本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１００：記録装置、１０１：制御装置、１０２：記録ヘッド

Claims (15)

1. データ送信部からデータ受信部へとシリアルデータを送信するデータ通信システムであって、
   前記データ送信部は、
   転送データの奇数桁に対応する奇数ビットに基づく第一エラー検出コードを生成する第一エラー検出コード生成手段と、
   前記転送データの偶数桁に対応する偶数ビットに基づく第二エラー検出コードを生成する第二エラー検出コード生成手段と、
   前記第一エラー検出コードおよび第二エラー検出コードと前記転送データとを前記データ受信部に送信する送信手段とを備え、
   前記データ受信部は、
   前記転送データと前記第一エラー検出コードと前記第二エラー検出コードとを受信する受信手段と、
   前記転送データの奇数ビット及び前記第一エラー検出コードと、前記転送データの偶数ビット及び前記第二エラー検出コードとのそれぞれに基づいてエラーを検出するエラー検出手段を備えることを特徴とするデータ通信システム。
2. 前記送信手段は、前記転送データの奇数ビットと前記第一エラー検出コードとを同期信号のパルスの一方のエッジに同期して送信し、前記転送データの偶数ビットと前記第二エラー検出コードとを前記同期信号のパルスの他方のエッジに同期して送信し、
   前記受信手段は、前記転送データの奇数ビットと前記第一エラー検出コードとを前記同期信号のパルスの前記一方のエッジに同期して受信し、前記転送データの偶数ビットと前記第二エラー検出コードとを前記同期信号のパルスの前記他方のエッジに同期して受信することを特徴とする請求項１に記載のデータ通信システム。
3. 前記第一エラー検出コード生成手段および前記第二エラー検出コード生成手段はそれぞれＣＲＣコードを生成し、前記エラー検出手段はＣＲＣコードに基づいてエラーを検出することを特徴とする請求項１又は２に記載のデータ通信システム。
4. 前記エラー検出手段は、受信した前記転送データの奇数ビットと偶数ビットそれぞれからＣＲＣコードを生成し、前記受信手段により受信したＣＲＣコードとの比較に基づいてエラーを検出することを特徴とする請求項３に記載のデータ通信システム。
5. 前記第一エラー検出コード生成手段および前記第二エラー検出コード生成手段はそれぞれパリティビットを生成し、前記エラー検出手段はパリティビットに基づいてエラーを検出することを特徴とする請求項１又は２に記載のデータ通信システム。
6. 前記データ受信部は、受信したデータに基づいて処理を実行する処理手段を更に備え、
   前記処理手段は、前記第一エラー検出コードおよび第二エラー検出コードと前記転送データとに基づいてエラーが検出された場合、前記転送データに基づく処理を実行しないことを特徴とする請求項１乃至５のいずれか一項に記載のデータ通信システム。
7. 請求項１乃至６のいずれか一項に記載のデータ通信システムの前記データ送信部を記録装置の制御部に、前記データ受信部を前記記録装置の記録ヘッドにそれぞれ備えたことを特徴とする記録装置。
8. 前記転送データに基づいてインクを吐出する吐出ノズルを更に備え、前記転送データは、前記記録ヘッドの吐出ノズルごとの吐出または非吐出を示す吐出データを含み、
   前記データ受信部は、前記エラーが検出された場合、検出された前記エラーに対応する吐出データに基づくインクの吐出を実行しないことを特徴とする請求項７に記載の記録装置。
9. 転送データの奇数桁に対応する奇数ビットに基づく第一エラー検出コードを生成する第一エラー検出コード生成手段と、前記転送データの偶数桁に対応する偶数ビットに基づく第二エラー検出コードを生成する第二エラー検出コード生成手段と、前記第一エラー検出コードおよび第二エラー検出コードと前記転送データを含むシリアルデータを送信する送信手段とを備えたデータ送信部からデータを受信するデータ受信装置であって、
   前記転送データと前記第一エラー検出コードと前記第二エラー検出コードとを受信する受信手段と、
   前記転送データの奇数ビット及び前記第一エラー検出コードと、前記転送データの偶数ビット及び前記第二エラー検出コードとのそれぞれに基づいてエラーを検出するエラー検出手段を備えることを特徴とするデータ受信装置。
10. 前記送信手段は、前記転送データの奇数ビットと前記第一エラー検出コードとを同期信号のパルスの一方のエッジに同期して送信し、前記転送データの偶数ビットと前記第二エラー検出コードとを前記同期信号のパルスの他方のエッジに同期して送信し、
    前記受信手段は、前記転送データの奇数ビットと前記第一エラー検出コードとを前記同期信号のパルスの前記一方のエッジに同期して受信し、前記転送データの偶数ビットと前記第二エラー検出コードとを前記同期信号のパルスの前記他方のエッジに同期して受信することを特徴とする請求項９に記載のデータ受信装置。
11. 請求項９又は１０に記載のデータ受信装置を有し、前記データ送信部を有する記録装置の制御部から前記転送データを受信することを特徴とする記録ヘッド。
12. 転送データと第一エラー検出コードと第二エラー検出コードとを受信する受信手段と、前記転送データの奇数桁に対応する奇数ビット及び前記第一エラー検出コードと、前記転送データの偶数桁に対応する偶数ビット及び前記第二エラー検出コードとのそれぞれに基づいてエラーを検出するエラー検出手段とを備えたデータ受信部に対してシリアルデータを送信するデータ送信装置であって、
    転送データの奇数ビットに基づく第一エラー検出コードを生成する第一エラー検出コード生成手段と、
    前記転送データの偶数ビットに基づく第二エラー検出コードを生成する第二エラー検出コード生成手段と、
    前記第一エラー検出コードおよび第二エラー検出コードと前記転送データとを前記データ受信部に送信する送信手段と
    を備えることを特徴とするデータ送信装置。
13. 前記送信手段は、前記転送データの奇数ビットと前記第一エラー検出コードとを同期信号のパルスの一方のエッジに同期して送信し、前記転送データの偶数ビットと前記第二エラー検出コードとを前記同期信号のパルスの他方のエッジに同期して送信し、
    前記受信手段は、前記転送データの奇数ビットと前記第一エラー検出コードとを前記同期信号のパルスの前記一方のエッジに同期して受信し、前記転送データの偶数ビットと前記第二エラー検出コードとを前記同期信号のパルスの前記他方のエッジに同期して受信することを特徴とする請求項１２に記載のデータ送信装置。
14. 請求項１２又は１３に記載のデータ送信装置を有し、前記データ受信部を有する記録ヘッドへと前記転送データを送信する記録装置。
15. データ送信部からデータ受信部へとシリアルデータを送信するデータ通信システムの制御方法であって、
    前記データ送信部が、転送データの奇数桁に対応する奇数ビットに基づく第一エラー検出コードを生成する第一エラー検出コード生成工程と、
    前記データ送信部が、前記転送データの偶数桁に対応する偶数ビットに基づく第二エラー検出コードを生成する第二エラー検出コード生成工程と、
    前記データ送信部が、前記第一エラー検出コードおよび第二エラー検出コードと前記転送データとを前記データ受信部に送信する送信工程とを有し、
    前記データ受信部が、前記転送データと前記第一エラー検出コードと前記第二エラー検出コードとを受信する受信工程と、
    前記データ受信部が、前記転送データの奇数ビット及び前記第一エラー検出コードと、前記転送データの偶数ビット及び前記第二エラー検出コードとのそれぞれに基づいてエラーを検出するエラー検出工程とを有することを特徴とするデータ通信システムの制御方法。

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