KR20180063475A - 반도체 장치의 오류 검출 코드 생성 회로, 이를 포함하는 메모리 컨트롤러 및 반도체 메모리 장치 - Google Patents

반도체 장치의 오류 검출 코드 생성 회로, 이를 포함하는 메모리 컨트롤러 및 반도체 메모리 장치 Download PDF

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KR20180063475A
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Abstract

도체 장치의 오류 검출 코드 생성 회로는 제1 CRC(cyclic redundancy check) 엔진, 제2 CRC 엔진 및 출력 선택 엔진을 포함한다. 상기 제1 CRC 엔진은 코드율 모드를 나타내는 모드 신호에 응답하여, 제1 단위 데이터들 및 상기 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI(data bus inversion) 비트들에 기초하여 제1 생성 행렬 또는 상기 제1 생성 행렬이 수정된 제1 수정 행렬을 이용하여 제1 오류 검출 코드 비트들을 생성한다. 상기 제2 CRC 엔진은 상기 모드 신호에 응답하여 제2 단위 데이터들 및 상기 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들에 기초하여 제2 생성 행렬 또는 상기 제2 생성 행렬이 수정된 제2 수정 행렬을 이용하여 제2 오류 검출 코드 비트들을 생성한다. 상기 출력 선택 엔진은 상기 모드 신호에 따라 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들을 생성한다. 상기 제1 생성 행렬과 상기 제2 생성 행렬은 서로 동일하다.

Description

반도체 장치의 오류 검출 코드 생성 회로, 이를 포함하는 메모리 컨트롤러 및 반도체 메모리 장치{error detection code generator of a semiconductor device, a memory controller including the same and a semiconductor memory device including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 장치의 오류 검출 코드 생성 회로, 이를 포함하는 메모리 컨트롤러 및 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 다양한 오류 검출 능력을 가지면서 하드웨어적 오버헤드를 감소시킬 수 있는 오류 검출 코드 생성 회로를 제공하는데 있다.
본 발명의 일 목적은 상기 오류 검출 코드 생성 회로를 포함하는 메모리 컨트롤러를 제공하는데 있다.
본 발명의 일 목적은 상기 오류 검출 코드 생성 회로를 포함하는 반도체 메모리 장치를 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 오류 검출 코드 생성 회로는 제1 CRC(cyclic redundancy check) 엔진, 제2 CRC 엔진 및 출력 선택 엔진을 포함한다. 상기 제1 CRC 엔진은 코드율 모드를 나타내는 모드 신호에 응답하여, 제1 단위 데이터들 및 상기 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI(data bus inversion) 비트들에 기초하여 제1 생성 행렬 또는 상기 제1 생성 행렬이 수정된 제1 수정 행렬을 이용하여 제1 오류 검출 코드 비트들을 생성한다. 상기 제2 CRC 엔진은 상기 모드 신호에 응답하여 제2 단위 데이터들 및 상기 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들에 기초하여 제2 생성 행렬 또는 상기 제2 생성 행렬이 수정된 제2 수정 행렬을 이용하여 제2 오류 검출 코드 비트들을 생성한다. 상기 출력 선택 엔진은 상기 모드 신호에 따라 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들을 생성한다. 상기 제1 생성 행렬과 상기 제2 생성 행렬은 서로 동일하다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 컨트롤러는 오류 검출 코드 생성 회로 및 오류 검출기를 포함한다. 상기 오류 검출 코드 생성 회로는 코드율 모드를 나타내는 모드 신호에 응답하여, 메인 데이터에 포함되는 제1 단위 데이터들 및 상기 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI(data bus inversion) 비트들에 기초하여 제1 오류 검출 코드 비트들을 생성하고, 상기 메인 데이터에 포함되는 제2 단위 데이터들 및 상기 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들에 기초하여 생성하고, 상기 모드 신호에 응답하여 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들을 생성한다. 상기 오류 검출기는 상기 메인 데이터, 상기 제1 DBI 비트들 및 상기 제2 DBI 비트들을 수신한 반도체 메모리 장치가 상기 메인 데이터, 상기 제1 DBI 비트들 및 상기 제2 DBI 비트들에 기초하여 생성한 리턴 최종 오류 검출 코드 비트들과 상기 최종 오류 검출 코드 비트들에 기초하여 상기 반도체 메모리 장치에 전송된 상기 메인 데이터의 오류를 검출한다. 상기 오류 검출 코드 회로는 동일한 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들과 상기 제2 오류 검출 코드 비트들을 생성한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 오류 검출 코드 생성 회로, 오류 검출기 및 제어 로직 회로를 포함한다. 상기 오류 검출 코드 생성 회로는 코드율 모드를 나타내는 모드 신호에 응답하여, 메모리 컨트롤러로부터 수신된, 상기 메모리 셀 어레이에 저장될, 제1 단위 데이터들 및 제2 단위 데이터들을 포함하는 메인 데이터, 상기 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI(data bus inversion) 비트들 및 상기 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들에 기초하여 제2 오류 검출 코드 비트들을 생성하고, 상기 모드 신호에 응답하여 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들을 생성한다. 상기 오류 검출기는 최종 오류 검출 코드 비트들 및 상기 메모리 컨트롤러가 상기 메인 데이터, 상기 제1 DBI 비트들 및 상기 제2 DBI 비트들에 기초하여 생성한 전송 오류 검출 코드 비트들에 기초하여 상기 메모리 컨트롤러로터 전송된 상기 메인 데이터의 오류 여부를 나타내는 검출 신호를 생성한다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 오류 검출 코드 회로는 동일한 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들과 상기 제2 오류 검출 코드 비트들을 생성한다.
본 발명의 실시예들에 따르면, 오류 검출 코드 생성 회로가 서로 동일한 제1 생성 행렬과 제2 생성 행렬을 사용하고, 제1 생성 행렬과 제2 생성 행렬 중 적어도 하나의 부분을 수정하여 오류 검출 코드 비트들을 생성함으로써 다양한 오류 검출 능력을 나타내면서 하드웨어적 오버헤드의 증가를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 오류 검출 코드 생성 회로의 일 예를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 출력 선택 엔진을 나타낸다.
도 6은 도 4의 제1 CRC 엔진과 제2 CRC 엔진 각각에서 사용되는 제1 생성 행렬과 제2 생성 행렬을 나타낸다.
도 7은 도 4의 제2 CRC 엔진에서 사용되는 제2 수정 행렬의 일 예를 나타낸다.
도 8은 도 4의 제2 CRC 엔진에서 사용되는 제2 수정 행렬의 일 예를 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 3의 오류 검출 코드 생성 회로의 일 예를 나타내는 블록도이다.
도 10은 도 4의 제1 CRC 엔진과 제2 CRC 엔진 각각에서 사용되는 제1 수정 행렬과 제2 수정 행렬을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 3의 메모리 시스템에서 오류 검출기의 구성을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 11의 비교기의 구성을 나타낸다.
도 13은 도 2의 반도체 메모리 장치가 X8인 경우 메인 데이터와 DBI 비트들을 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시예에들에 따른 도 14의 DBI 회로를 나타내는 블록도이다.
도 16a 내지 도 16e는 도 14에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 17은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 14의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 오류 검출 코드 비트들의 생성 방법을 나타내는 순서도이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(또는, 전자 장치, 10)은 호스트(15) 및 메모리 시스템(20)을 포함할 수 있다. 메모리 시스템(20)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k, k는 2이상의 자연수)을 포함할 수 있다.
호스트(15)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(20)과 통신할 수 있다. 또한 호스트(15)와 메모리 시스템(20)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 호스트(15)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(15)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나일 일 수 있다. 다른 실시예에서, 반도체 메모리 장치들(200a~200k) 각각은 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
MRAM은 자기저항(magnetoresistance) 기반의 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러가지 면에서 휘발성 RAM과 다르다. MRAM은 비휘발성이기 때문에, 메모리 장치 전원이 오프되어도 MRAM은 메모리 내용을 유지할 수 있다. MRAM은 DRAM (Dynamic Random Access Memory)의 저비용, 고용량 특성과 SRAM (Static Random Access Memory)의 고속 동작 특성, 그리고 플래쉬 메모리(Fresh Memory)의 불휘발성 특성을 모두 갖는 메모리 장치이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)에 커맨드(CMD)와 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200a)와 메인 데이터(DTA)를 주고 받을 수 있다. 또한 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)와 DBI(data bus inversion) 비트들(DBI)을 주고 받을 수 있다. 상기 DBI 비트들(DBI)은 메인 데이터(DTA)에 포함되는 복수의 단위 데이터들 각각의 반전 여부를 나타낼 수 있다. 또한 반도체 메모리 장치(200a)는 메모리 컨트롤러(100)에 리턴 최종 오류 검출 코드 비트들(CRCr)을 전송할 수 있다.
메모리 컨트롤러(100)는 오류 검출 코드 생성 회로(140) 및 오류 검출기(170)를 포함할 수 있다. 오류 검출 코드 생성 회로(140)는 반도체 메모리 장치(200a)에 전송될 메인 데이터(DTA) 및 DBI 비트들(DBI)을 기초로 최종 오류 검출 코드 비트들(CRCd)을 생성할 수 있다. 오류 검출기(170)는 리턴 최종 오류 검출 코드 비트들(CRCr)과 최종 오류 검출 코드 비트들(CRCd)을 비교하여 반도체 메모리 장치(200a)에 전송된 메인 데이터(DTA)에 오류가 포함되는지 여부를 판단할 수 있다.
반도체 메모리 장치(200a)는 메인 데이터(DTA)가 저장되는 메모리 셀 어레이(300) 및 오류 검출 코드 생성 회로(460)를 포함할 수 있다. 오류 검출 코드 생성 회로(460)는 메모리 컨트롤러(100)로부터의 메인 데이터(DTA) 및 DBI 비트들(DBI)에 기초하여 리턴 최종 오류 검출 코드 비트들(CRCr)을 생성하고, 리턴 최종 오류 검출 코드 비트들(CRCr)을 메모리 컨트롤러(100)에 전송할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(100)는, 중앙 처리 장치(CPU, 110) 호스트 인터페이스(120), 데이터 레지스터(125), 데이터 반전 판단 회로(130), 데이터 반전 회로(135), 오류 검출 코드 생성 회로(140), 오류 검출기(170), 커맨드 버퍼(190) 및 어드레스 버퍼(195)를 포함할 수 있다.
호스트 인터페이스(120)는 도 1의 호스트(15)로부터 제공되는 리퀘스트(REQ) 및 데이터(DATA)를 수신하고, 데이터(DATA)를 데이터 레지스터(125)에 제공한다.
데이터 레지스터(125)는 데이터(DATA)를 연속적으로(또는 순차적으로) 데이터 반전 판단 회로(130), 데이터 반전 회로(135) 및 오류 검출 코드 생성 회로(140)에 제공한다. 여기서 데이터(DATA)는 복수의 단위 데이터들(즉 바이트 단위의 데이터)을 포함할 수 있다.
데이터 반전 판단 회로(130)는 단위 데이터들 각각에 포함되는 제1 로직 레벨을 갖는 제1 데이터 비트들의 수를 카운팅하고, 상기 카운팅에 기초하여 상기 단위 데이터를 각각의 반전 여부를 나타내는 판정 신호(DET1)를 데이터 반전 회로(135)에 제공한다. 데이터 반전 회로(135)는 판정 신호(DET1)에 응답하여 단위 데이터를 각각을 선택적으로 반전시켜 메인 데이터(DTA)로 제공할 수 있다. 예를 들어, 제1 로직 레벨이 로우 레벨('0')인 경우에, 데이터 반전 판단 회로(130)는 단위 데이터를 각각에 포함되는 제1 데이터 비트들의 수가 제2 로직 레벨(하이 레벨)을 가지는 제2 데이터 비트들의 수보다 큰 경우에 제1 로직 레벨의 판정 신호(DET1)를 데이터 반전 회로(135)에 제공할 수 있다. 데이터 반전 회로(135)는 제1 로직 레벨의 판정 신호(DET1)를 수신하는 경우에 대응되는 단위 데이터의 비트들을 반전시킬 수 있다. 데이터 반전 판단 회로(130)는 단위 데이터들 각각에 대한 판정 신호(DET1)를 DBI 비트들(DBI)로 출력할 수 있다.
DBI 기술은 전송선의 전류 절감을 위해서 사용되는 기술로서, 복수의 데이터 핀들을 갖는 반도체 메모리 장치에 적용될 수 있다. 예컨대, 전송선이 전원 전압(Vdd)으로 터미네이션(termination)되어 있는 경우, 하이 레벨의 신호에 비해 로우 레벨의 신호를 전송하는 데에 더 많은 전류가 소모된다. 따라서, 상기 복수의 데이터 핀들을 통해 전송하려는 데이터에서 로우 레벨의 비트 수가 하이 레벨의 비트 수보다 많은 경우 상기 데이터를 반전하여, 로우 레벨의 비트 수가 상기 데이터의 전체 비트수의 절반 이하가 되도록 하고, 상기 데이터를 반전했다는 신호를 추가로 전송할 수 있다.
오류 검출 코드 생성 회로(140)는 데이터(DATA)와 DBI 비트들(DBI)을 수신하고, 데이터(DATA)와 DBI 비트들(DBI)에 기초하여 코드율 모드를 나타내는 모드 신호(MS1)에 따라 최종 오류 검출 코드 비트들(CRCd)를 생성하여 오류 검출기(170)에 제공한다. 오류 검출 코드 생성 회로(140)는 모드 신호(MS1)에 따라 16 비트 또는 8 비트의 최종 오류 검출 코드 비트들(CRCd)를 생성할 수 있다. 예를 들어, 오류 검출 코드 생성 회로(140)는 제1 코드율 모드에서 16 비트 또는 8 비트의 최종 오류 검출 코드 비트들(CRCd)를 생성할 수 있고, 제2 코드율 모드에서는 8 비트의 최종 오류 검출 코드 비트들(CRCd)를 생성할 수 있다.
오류 검출기(170)는 최종 오류 검출 코드 비트들(CRCd)과 리턴 최종 오류 검출 코드 비트들(CRCr)을 수신하고, 최종 오류 검출 코드 비트들(CRCd)과 리턴 최종 오류 검출 코드 비트들(CRCr)의 대응하는 비트들의 동일성 여부에 따라 메인 데이터(DTA)의 오류 여부를 나타내는 검출 신호(DS1)를 중앙 처리 장치(110)에 제공할 수 있다.
CPU(110)는 검출 신호(DS1)가 메인 데이터(DTA)의 오류를 나타내는 경우, 데이터(DATA)와 DBI 비트들(DBI)이 반도체 메모리 장치(200a)에 다시 전송되도록 데이터 레지스터(125)를 제어할 수 있다. CPU(110)는 또한 모드 신호(MS1)와 인에이블 신호(EN)를 생성하고, 모드 신호(MS1)는 오류 검출 코드 생성 회로(140)에 제공하고, 인에이블 신호(EN)는 오류 검출기(170)에 제공할 수 있다.
커맨드 버퍼(190)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, CPU(110)의 제어에 따라 반도체 메모리 장치(200a)에 커맨드(CMD)를 전송하고, 어드레스 버퍼(190)는 어드레스(ADDR)를 저장하고 CPU(110)의 제어에 따라 반도체 메모리 장치(200a)에 어드레스(ADDR)를 전송할 수 있다.
오류 검출 코드 생성 회로(140)는 데이터(DATA)의 제1 단위 데이터들 및 제1 단위 데이터들에 대한 제1 DBI 비트들에 대하여 제1 오류 검출 코드 비트들을 생성하는 제1 CRC(cyclic redundancy check) 엔진 및 데이터(DATA)의 제2 단위 데이터들 및 제2 단위 데이터들에 대한 제2 DBI 비트들에 대하여 제2 오류 검출 코드 비트들을 생성하는 제2 CRC 엔진을 포함할 수 있다. 상기 제1 CRC 엔진과 상기 제2 CRC 엔진은 동일한 생성 행렬을 사용하여 하드웨어적 오버헤드를 감소시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 오류 검출 코드 생성 회로의 일 예를 나타내는 블록도이다.
도 4를 참조하면, 오류 검출 코드 생성 회로(140a)는 제1 CRC 엔진(141), 제2 CRC 엔진(142), 멀티플렉서(143) 및 출력 선택 엔진(144)을 포함할 수 있다.
제1 CRC 엔진(141)은 제1 단위 데이터들(UDATA) 및 제1 단위 데이터들(UDATA)와 관련된 제1 DBI 비트들(UDBI)에 기초하여 제1 오류 검출 코드 비트들(UCRCd)을 생성할 수 있다. 제2 CRC 엔진(142)은 제2 단위 데이터들(LDATA) 및 제2 단위 데이터들(LDATA)와 관련된 제2 DBI 비트들(LDBI)에 기초하여 제2 오류 검출 코드 비트들(LCRCd0~LCRCd6, LCRCd7 또는 LCRCd7')을 생성할 수 있다. 멀티 플렉서(143)는 모드 신호(MS1)에 응답하여 오류 검출 코드 비트들(LCRCd7 및 LCRCd7') 중 하나를 선택하여 선택 오류 검출 코드 비트(SLCRCd7)로 제공할 수 있다.
출력 선택 엔진(144)은 모드 신호(MS1)에 응답하여 제1 오류 검출 코드 비트들(UCRCd) 및 제2 오류 검출 코드 비트들(LCRCd0~LCRCd6, SLCRCd7 )을 선택적으로 병합하여 최종 오류 검출 코드 비트들(FCRCd 또는 HCRCd)을 제공할 수 있다. 예를 들어, 모드 신호(MS1)가 제1 코드율 모드(풀-코드율 모드)를 지시하는 경우, 멀티플렉서(143)는 오류 검출 코드 비트들(LCRCd7 및 LCRCd7') 중 오류 검출 코드 비트(LCRCd7)를 선택할 수 있고, 출력 선택 엔진(144)은 제1 오류 검출 코드 비트들(UCRCd)과 제2 오류 검출 코드 비트들(LCRCd0~LCRCd7)을 최종 오류 검출 코드 비트들(FCRCd)로 출력할 수 있다. 예를 들어, 모드 신호(MS1)가 제2 코드율 모드(하프-코드율 모드)를 지시하는 경우, 멀티플렉서(143)는 오류 검출 코드 비트들(LCRCd7 및 LCRCd7') 중 오류 검출 코드 비트(LCRCd7')를 선택할 수 있고, 출력 선택 엔진(144)은 제1 오류 검출 코드 비트들(UCRCd)과 제2 오류 검출 코드 비트들(LCRCd0~LCRCd6, LCRCd7')의 대응하는 비트들을 병합하여 최종 오류 검출 코드 비트들(HCRCd)로 출력할 수 있다. 따라서, 최종 오류 검출 코드 비트들(FCRCd)의 비트 수는 최종 오류 검출 코드 비트들(HCRCd) 비트 수보다 클 수 있다.
제1 CRC 엔진(141)과 제2 CRC 엔진(142)은 서로 동일한 생성 행렬을 사용할 수 있다. 제2 CRC 엔진(142)은 오류 검출 코드 비트(LCRCd7)를 생성할 때 사용되는 생성 행렬의 해당 로우의 행렬 원소들을 반전시켜 오류 검출 코드 비트(LCRCd7')를 생성할 수 있다. 따라서, 생성 행렬의 나머지 오류 검출 코드 비트들을 생성하는 로우들의 행렬 원소들은 공유될 수 있으므로 하드웨어적 오버헤드를 감소시킬 수 있다.
도 5는 본 발명의 실시예들에 따른 도 4의 출력 선택 엔진을 나타낸다.
도 5를 참조하면, 출력 선택 엔진(144)는 제1 버퍼(145), 제2 버퍼(146), 디멀티플렉서들(147, 148) 및 배타적 오어 로직(149)를 포함한다.
제1 버퍼(145)는 제2 오류 검출 코드 비트들(LCRCd)를 저장하고, 제2 버퍼(146)는 제2 오류 검출 코드 비트들(LCRCd)를 저정한다. 디멀티플렉서(147)는 제1 버퍼(145)에 연결되고, 모드 신호(MS1)에 응답하여 최종 오류 검출 코드 비트들(FCRCd)의 제1 세그먼트(UFCRCd)로 제공하거나 배타적 오어 로직(149)에 제공한다. 디멀티플렉서(148)는 제2 버퍼(146)에 연결되고, 모드 신호(MS1)에 응답하여 제2 오류 검출 코드 비트들(LCRCd)을 최종 오류 검출 코드 비트들(FCRCd)로 제2 세그먼트(LFCRCd)로 제공하거나 배타적 오어 로직(149)에 제공한다. 배타적 오어 로직(149)는 제1 오류 검출 코드 비트들(UCRCd)과 제2 오류 검출 코드 비트들(LCRCd)을 병합하여 최종 오류 검출 코드 비트(HCRCd)로 제공한다.
도 6은 도 4의 제1 CRC 엔진과 제2 CRC 엔진 각각에서 사용되는 제1 생성 행렬과 제2 생성 행렬을 나타낸다.
도 6을 참조하면, 제1 생성 행렬(GM1)과 제2 생성 행렬(GM2)는 서로 동일함을 알 수 있다. 제1 생성 행렬(GM1)의 로우들 각각은 제1 오류 검출 코드 비트들(UCRCd)의 각 비트들(UCRCd0~UCRCd7)을 생성하고, 제1 생성 행렬(GM2)의 로우들 각각은 제2 오류 검출 코드 비트들(LCRCd)의 각 비트들(LCRCd0~LCRCd7)을 생성한다. 데이터 비트들(d0~d63)과 DBI 비트들(d64~d71) 중 행렬 원소가 '1'에 해당하는 비트들을 배타적 오어 연산하여 대응하는 오류 검출 코드 비트들이 생성된다. 도 6의 제1 생성 행렬(GM1)과 제2 생성 행렬(GM2)은 제1 코드율 모드에서 사용될 수 있다. 제1 생성 행렬(GM1)과 제2 생성 행렬(GM2)은 각각 CRC-8 다항식을 이용할 수 있다. 제1 코드율 모드에서 오류 검출 코드 생성 회로(140a)는 1 비트 및 2 비트의 에러를 검출할 수 있고, 홀수 비트의 에러를 검출할 수 있고, 8-비트의 심볼 에러를 검출할 수 있다.
도 7은 도 4의 제2 CRC 엔진에서 사용되는 제2 수정 행렬의 일 예를 나타낸다.
도 7을 참조하면, 제2 생성 행렬(GM2)에서 제2 오류 검출 코드 비트들(LCRCd) 중 최상위 비트(LCRCd7)과 관련된 로우의 행렬 원소들을 반전시키면 제2 수정 행렬(GM2')이 됨을 알 수 있다. 데이터 비트들(d0~d63)과 DBI 비트들(d64~d71) 중 제2 수정 행렬(GM2')의 제7 로우의 행렬 원소가 '1'에 해당하는 비트들을 배타적 오어 연산하여 오류 검출 코드 비트(LCRCd7')가 생성된다. 제2 수정 행렬(GM2')은 제2 생성 행렬(GM)을 거의 그대로 이용하고 최상위 비트(LCRCd7)과 관련된 로우의 행렬 원소들을 반전시키면 되므로 하드웨어적 오버헤드를 감소시킬 수 있다. 도 7의 제2 수정 행렬(GM2')은 제2 코드율 모드의 제1 서브 코드율 모드에서 사용될 수 있다. 제1 서브 코드율 모드에서 오류 검출 코드 생성 회로(140a)는 2 비트 에러를 검출할 수 있다.
도 8은 도 4의 제2 CRC 엔진에서 사용되는 제2 수정 행렬의 일 예를 나타낸다.
도 8을 참조하면, 제2 생성 행렬(GM2)에서 제2 오류 검출 코드 비트들(LCRCd) 중 최상위 비트(LCRCd7)과 관련된 로우의 행렬 원소들을 반전시키고, 오류 검출 코드 비트들(LCRCd0, LCRCd1, LCRCd2)과 관련된 로우들의 행렬 원소들 중 일부를 반전시키면 제2 수정 행렬(GM2")이 됨을 알 수 있다. 데이터 비트들(d0~d63)과 DBI 비트들(d64~d71) 중 제2 수정 행렬(GM2")의 제7 로우의 행렬 원소가 '1'에 해당하는 비트들을 배타적 오어 연산하여 해당하는 오류 검출 코드 비트들이 생성될 수 있다. 제2 수정 행렬(GM2")은 제2 생성 행렬(GM)을 거의 그대로 이용하고 일부 로우들의 행렬 원소들의 일부를 반전시키면 되므로 하드웨어적 오버헤드를 감소시킬 수 있다. 도 8의 제2 수정 행렬(GM2")은 제2 코드율 모드의 제2 서브 코드율 모드에서 사용될 수 있다. 제2 서브 코드율 모드에서 오류 검출 코드 생성 회로(140a)는 1 비트 에러, 2 비트 에러 및 8 비트 심볼 에러를 검출할 수 있다. 따라서, 오류 검출 코드 생성 회로(140a)의 제2 서브 코드율 모드에서 오류 검출 능력은 제1 서브 코드율 모드에서의 오류 검출 능력보다 크다고 할 수 있다.
또한 수정 행렬을 이용하는 제2 코드율 모드에서는 오류 검출 코드 생성 회로(140a)의 오류 검출 능력은 수정 행렬을 이용하지 않는 제2 코드율 모드에서의 오오류 검출 코드 생성 회로(140a)의 오류 검출 능력보다 클 수 있다.
도 9는 본 발명의 실시예들에 따른 도 3의 오류 검출 코드 생성 회로의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 오류 검출 코드 생성 회로(140b)는 제1 CRC 엔진(151), 제2 CRC 엔진(142), 멀티플렉서들(153, 154) 및 출력 선택 엔진(155)을 포함할 수 있다.
제1 CRC 엔진(151)은 제1 단위 데이터들(UDATA) 및 제1 단위 데이터들(UDATA)와 관련된 제1 DBI 비트들(UDBI)에 기초하여 제1 오류 검출 코드 비트들(UCRCd0~UCRCd6, UCRCd7 또는 UCRCd7")을 생성할 수 있다. 제2 CRC 엔진(152)은 제2 단위 데이터들(LDATA) 및 제2 단위 데이터들(LDATA)와 관련된 제2 DBI 비트들(LDBI)에 기초하여 제2 오류 검출 코드 비트들(LCRCd0~LCRCd6, LCRCd7 또는 LCRCd7")을 생성할 수 있다. 멀티 플렉서(153)는 모드 신호(MS1)에 응답하여 오류 검출 코드 비트들(UCRCd7 또는 UCRCd7") 중 하나를 선택하여 선택 오류 검출 코드 비트(SUCRCd7)로 제공할 수 있다. 멀티 플렉서(154)는 모드 신호(MS1)에 응답하여 오류 검출 코드 비트들(LCRCd7 또는 LCRCd7") 중 하나를 선택하여 선택 오류 검출 코드 비트(SLCRCd7)로 제공할 수 있다.
출력 선택 엔진(155)은 모드 신호(MS1)에 응답하여 제1 오류 검출 코드 비트들 및 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들(FCRCd 또는 HCRCd)을 제공할 수 있다. 예를 들어, 모드 신호(MS1)가 제1 코드율 모드(풀-코드율 모드)를 지시하는 경우, 출력 선택 엔진(155)은 제1 오류 검출 코드 비트들(UCRCd0~UCRCd7)과 제2 오류 검출 코드 비트들(LCRCd0~LCRCd7)을 최종 오류 검출 코드 비트들(FCRCd)로 출력할 수 있다. 예를 들어, 모드 신호(MS1)가 제2 코드율 모드(하프-코드율 모드)를 지시하는 경우, 출력 선택 엔진(144)은 제1 오류 검출 코드 비트들(UCRCd)과 제2 오류 검출 코드 비트들(LCRCd)의 대응하는 비트들을 병합하여 최종 오류 검출 코드 비트들(HCRCd)로 출력할 수 있다. 따라서, 최종 오류 검출 코드 비트들(FCRCd)의 비트 수는 최종 오류 검출 코드 비트들(HCRCd) 비트 수보다 클 수 있다.
제1 CRC 엔진(151)과 제2 CRC 엔진(152)은 서로 동일한 생성 행렬을 사용할 수 있다. 제1 및 제 2 CRC 엔진들(151, 152)은 오류 검출 코드 비트들(UCRCd7, LCRCd7)를 생성할 때 사용되는 생성 행렬의 해당 로우의 행렬 원소들 중 일부를 반전시켜 오류 검출 코드 비트들(UCRCd7", LCRCd7")을 생성할 수 있다. 따라서, 생성 행렬의 나머지 오류 검출 코드 비트들을 생성하는 로우들의 행렬 원소들은 공유될 수 있으므로 하드웨어적 오버헤드를 감소시킬 수 있다.
도 10은 도 4의 제1 CRC 엔진과 제2 CRC 엔진 각각에서 사용되는 제1 수정 행렬과 제2 수정 행렬을 나타낸다.
도 10을 참조하면, 도 6의 제1 생성 행렬(GM1)과 제2 생성 행렬(GM2) 각각에서 제7 로우의 행렬 원소들 중 일부를 반전시키면 제1 수정 행렬(GM1??)과 제2 수정 행렬(GM2??)이 됨을 알 수 있다. 도 10의 제1 수정 행렬(GM1??)과 제2 수정 행렬(GM2??)은 제2 코드율 모드의 제3 서브 코드율 모드에서 사용될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3의 메모리 시스템에서 오류 검출기의 구성을 나타낸다.
도 11을 참조하면, 오류 검출기(170)는 제1 버퍼(171), 제2 버퍼(172), 비교기(173) 및 검출기(178)를 포함한다. 제1 버퍼(171)는 코드율 모드에 따라 8 또는 16 비트의 최종 오류 검출 코드 비트들(CRCd)를 저장한다. 제2 버퍼(172)는 코드율 모드에 따라 8 또는 16 비트의 리턴 최종 오류 검출 코드 비트들(CRCr)을 저장한다. 비교기(173)는 제1 버퍼(171) 및 제2 버퍼(172)에 연결되고, 최종 오류 검출 코드 비트들(CRCd)과 리턴 최종 오류 검출 코드 비트들(CRCr)을 비교하고, 최종 오류 검출 코드 비트들(CRCd) 및 리턴 최종 오류 검출 코드 비트들(CRCr)의 대응하는 비트들 사이의 동일성 여부를 나타내는 신드롬 데이터(SDR)를 생성한다. 검출기(178)는 신드롬 데이터(SDR)에 응답하여 메인 데이터(DTA)의 오류 여부를 나타내는 검출 신호(DS1)를 생성한다. 비교기(173)는 인에이블 신호(EN)를 수신할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 비교기의 구성을 나타낸다.
도 12을 참조하면, 비교기(173)는 제1 비교부(174) 및 제2 비교부(175)를 포함할 수 있다. 제2 비교부(175)는 제1 코드율 모드에서 인에이블(EN) 신호에 응답하여 활성화될 수 있다. 제1 비교부(174)는 복수의 배타적 오어 게이트들(1741~1748)을 포함하고, 제2 비교부(175)는 복수의 배타적 오어 게이트들(1751~1758)을 포함할 수 있다. 배타적 오어 게이트들(1741~1748)은 최종 오류 검출 코드 비트들(CRCd0~CRCd7) 및 리턴 최종 오류 검출 코드 비트들(CRCr0~CRCr7)의 대응하는 비트들에 대하여 배타적 오어 연산을 수행하여 대응하는 신드롬 비트들(SY0~SY7)을 출력한다. 배타적 오어 게이트들(1751~1758)은 제1 코드율 모드에서 최종 오류 검출 코드 비트들(CRCd8~CRCd15) 및 리턴 최종 오류 검출 코드 비트들(CRCr8~CRCr15)의 대응하는 비트들에 대하여 배타적 오어 연산을 수행하여 대응하는 신드롬 비트들(SY8~SY15)을 출력한다.
도 13은 도 2의 반도체 메모리 장치가 X8인 경우 메인 데이터와 DBI 비트들을 나타낸다.
도 13을 참조하면, 각 버스트에 각 핀을 통해 출력되는 데이터 비트가 도시된다. 제1 내지 제64 데이터 비트들(d0-d63)는 한 번의 리드 명령에 의해 출력되는 데이터이다. 제1 DQ 핀(DQ0)은 제1 버스트 내지 제8 버스트에 제1 내지 제8 데이터 비트들(d0-d7)를 순차적으로 출력할 수 있고, 제2 내지 제8 DQ 핀들(DQ1~DQ7)도 유사한 동작을 수행할 수 있다. DBI 핀(DBIP)은 제1 버스트 내지 제8 버스트에 제1 내지 제8 DBI 비트들(d64-d71)를 순차적으로 출력한다.
도 14는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 14를 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), DBI 회로(400), 데이터 입출력 버퍼(295), DBI 입출력 버퍼(297) 및 오류 검출 코드 생성 회로(460)를 포함한다.
실시예에 따라서, 리프레쉬 카운터(245)는 반도체 메모리 장치(200a)에 포함되지 않을 수도 있다. 즉 메모리 셀 어레이(300)가 복수의 저항성 메모리 셀들로 구현되는 경우, 리프레쉬 카운터(297)는 반도체 메모리 장치(200a)에 포함되지 않을 수도 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 게이팅 회로 블록(290)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 메인 데이터(DTA)를 DBI 회로(400)에 제공하고, 독출 동작에서는 DBI 회로(400)로부터 제공되는 메인 데이터(DTA)를 메모리 컨트롤러(100)에 제공할 수 있다.
DBI 입출력 버퍼(297)는 DBI 비트들(DBI)을 DBI 회로(400)에 제공하거나 DBI 회로(400)로부터 제공되는 DBI 비트들(DBI)을 메모리 컨트롤러(100)에 제공할 수 있다. 오류 검출 코드 생성 회로(460)는 DBI 회로(400)로부터 제공되는 데이터(DATA)와 DBI 입출력 버퍼(297)로부터 제공되는 DBI 비트들(DBI)에 기초하여 모드 신호(MS2)에 따라 리턴 최종 오류 검출 코드 비트들(CRCr)을 생성하여 메모리 컨트롤러(100)에 전송할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200a)가 기입 동작 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 코드율 모드를 나타내는 모드 신호(MS2) 및 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1)를 생성할 수 있다.
도 15는 본 발명의 실시예에들에 따른 도 14의 DBI 회로를 나타내는 블록도이다.
도 15를 참조하면, DBI 회로(400)는 제1 데이터 반전 회로(410), 데이터 반전 판단 회로(420) 및 제2 데이터 반전 회로(430)를 포함한다. 제1 데이터 반전 회로(410)는 메모리 컨트롤러(100)로부터 기입 DBI 비트들(WDBI)에 기초하여 기입 메인 데이터(WDTA)의 복수의 단위 데이터를 각각을 선택적으로 반전하여 기입 데이터(WDATA)를 출력한다. 반전 판단 회로(420)는 독출 데이터(RDTA)의 단위 데이터들 각가에서 제1 로직 레벨을 갖는 제1 데이터 비트들의 수를 카운팅하고, 상기 카운팅에 기초하여 상기 단위 데이터를 각각의 반전 여부를 나타내는 판정 신호(DET2)를 제2 데이터 반전 회로(430)에 제공한다. 제2 데이터 반전 회로(430)는 판정 신호(DET2)에 응답하여 단위 데이터를 각각을 선택적으로 반전시켜 독출 메인 데이터(RDTA)로 제공할 수 있다.
도 16a 내지 도 16e는 도 14에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 16a 내지 도 16d에서는 도 14의 메모리 셀(MC)이 저항성 메모리 셀로 구현된 경우를 나타내고, 도 16e는 도 14의 메모리 셀(MC)이 동적 메모리 셀로 구현된 경우를 나타낸다.
도 16a를 참조하면, 메모리 셀(MC)은 비트 라인(BTL) 및 워드 라인(WL)에 연결되는 저항성 소자(RE)를 포함한다.
도 16b를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 다이오드(D)를 포함한다.
저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 다이오드(D)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 다이오드(D) 사이에 연결된다.
도 16c를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 양방향 다이오드(BD)를 포함한다.
저항성 소자(RE)는 데이터를 저장하기 위한 저항성 물질을 포함한다. 양방향 다이오드(BD)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(RE)는 비트 라인(BTL)과 양방향 다이오드(BD) 사이에 연결된다.
도 16d를 참조하면, 메모리 셀(MC)은 저항성 소자(RE)와 트랜지스터(CT)를 포함한다.
트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 저항성 소자(RE)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(CT)는 저항성 소자(RE)와 워드 라인(WL) 사이에 연결되며, 저항성 소자(R)는 비트 라인(BTL)과 트랜지스터(CT) 사이에 연결된다.
도 16e를 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다.
트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 17은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 메모리 셀의 예를 나타낸다.
도 17을 참조하면, 메모리 셀(MC)은 STT-MRAM 셀(30)로 구성될 수 있고, STT-MRAM 셀(30)은 MTJ 소자(40)와 셀 트랜지스터(CT)를 포함할 수 있다.
셀 트랜지스터(CT)의 게이트는 워드라인(WL)에 연결되고, 셀 트랜지스터(CT)의 제1 전극은 MTJ 소자(40)를 통해 비트라인(BTL)에 연결된다. 또한 셀 트랜지스터(CT)의 제2 전극은 소스라인(SL)에 연결된다.
MTJ 소자(40)는 자유 층(41)과 고정 층(43) 및 이들 사이에 터널 층(42)을 포함할 수 있다. 고정 층(43)의 자화 방향은 고정되어 있으며, 자유 층(41)의 자화 방향은 기입된 데이터에 따라 고정 층(43)의 자화 방향과 평행이거나 반-평행 방향이 될 수 있다. 고정 층(43)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
도 18은 본 발명의 실시예들에 따른 도 14의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 18을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(20a)는 메모리 컨트롤러(100') 및 반도체 메모리 장치(200a')를 포함한다.
도 19의 메모리 시스템(20a)은 도 2의 메모리 시스템(20)과는 오류 검출기(470)가 메모리 컨트롤러(100')가 아닌 반도체 메모리 장치(470)에 포함되고, 반도체 메모리 장치(470)은 리턴 최종 오류 검출 코드 비트들이 아닌 검출 신호(DS2)만을 메모리 컨트롤러(100')에 전송한다는 점에서 차이가 있다. 검출 신호(DS2)가 메인 데이터(DTA)에 오류가 포함되어 있음을 나타내는 경우, 메모리 컨트롤러(100')는 메인 데이터(DTA)와 DBI 비트들(DBI)을 반도체 메모리 장치(200a')에 다시 전송할 수 있다.
메모리 컨트롤러(100')는 CPU(110) 및 오류 검출 코드 생성기(140)를 포함할 수 있다. 오류 검출 코드 생성 회로(140)는 메인 데이터(DTA)와 DBI 비트들(DBI)을 기초로 전송 최종 오류 검출 코드 비트들(CRCd)를 생성하고, 전송 최종 오류 검출 코드 비트들(CRCd)을 반도체 메모리 장치(200a')에 전송할 수 있다. 이 경우에 전송 최종 오류 검출 코드 비트들(CRCd)은 반도체 메모리 장치(200a')의 데이터 핀들을 통하여 오류 검출기(470)에 제공될 수 있다.
반도체 메모리 장치(200a')는 메모리 셀 어레이(300), 오류 검출 코드 생성 회로(460) 및 오류 검출기(470)를 포함할 수 있다. 오류 검출 코드 생성 회로(460)는 메모리 컨트롤러(100')로부터 수신된 메인 데이터(DTA)와 DBI 비트들(DBI)을 기초로 최종 오류 검출 코드 비트들(CRCd')를 생성하고, 최종 오류 검출 코드 비트들(CRCd')을 오류 검출기(470)에 제공한다. 오류 검출기(470)는 전송 최종 오류 검출 코드 비트들(CRCd)과 최종 오류 검출 코드 비트들(CRCd')을 수신하고, 전송 최종 오류 검출 코드 비트들(CRCd)과 최종 오류 검출 코드 비트들(CRCd')의 대응하는 비트들의 동일성 여부에 따라 메인 데이터(DTA)의 오류 여부를 나타내는 검출 신호(DS2)를 메모리 컨트롤러(100')에 제공할 수 있다. 또한 검출 신호(DS2)는 도 14의 제어 로직 회로(210)에 제공될 수 있고, 제어 로직 회로(210)는 제1 제어 신호(CTL1)을 통하여 메인 데이터(DTA)가 오류가 있는 경우 데이터가 저장되지 않도록 할 수 있다.
오류 검출 코드 생성 회로들(140, 460) 각각에는 도 4 내지 도 10을 참조한 설명이 적용될 수 있다. 따라서 오류 검출 코드 생성 회로들(140, 460) 각각은 코드율 모드에 따라 서로 다른 비트 수의 오류 검출 코드 비트들을 생성할 수 있다. 또한 오류 검출기(470)는 도 11의 오류 검출기(170)를 채용할 수 있다. 따라서 오류 검출 코드 생성 회로들(140, 460) 각각은 서로 동일한 생성 행렬을 사용하는 제1 CRC 엔진 및 제2 CRC 엔진을 구비하고, 코드율 모드에 따라 제1 CRC 엔진 및 제2 CRC 엔진의 적어도 하나의 생성 행렬의 일부를 수정하여 오류 검출 코드 비트들을 생성함으로써 다양한 오류 검출 능력을 가지면서 하드웨어적 오버헤드를 감소시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 오류 검출 코드 비트들의 생성 방법을 나타내는 순서도이다.
도 2 내지 도 20을 참조하면, 본 발명의 실시예들에 따른 반도체 장치의 오류 검출 코드 비트들의 생성 방법에서는 복수의 제1 단위 데이터들(UDATA)에 기초하여 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI 비트들(UDBI)을 생성한다(S610). 복수의 제2 단위 데이터들(LDATA)에 기초하여 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들(LDBI)을 생성한다(S620). 코드율 모드에 따라 제1 생성 행렬 또는 제1 생성 행렬이 수정된 제1 수정 행렬을 이용하여 제1 단위 데이터들(UDATA)과 제1 DBI 비트들(UDBI)에 기초하여 제1 오류 검출 코드 비트들(UCRCd)를 생성한다(S630). 코드율 모드에 따라 제1 생성 행렬과 동일한 제2 생성 행렬 또는 제2 생성 행렬이 수정된 제2 수정 행렬을 이용하여 제2 단위 데이터들(LDATA)과 제2 DBI 비트들(LDBI)에 기초하여 제2 오류 검출 코드 비트들(LCRCd)를 생성한다(S640).
코드율 모드에 따라 제1 오류 검출 코드 비트들(UCRCd) 및 제2 오류 검출 코드 비트들(LCRCd)을 선택적으로 병합하여 최종 오류 검출 코드 비트들(CRCd)을 생성한다(S650). 따라서 상술한 바와 같이, 서로 동일한 제1 생성 행렬과 제2 생성 행렬을 사용하고, 제1 생성 행렬과 제2 생성 행렬 중 적어도 하나의 부분을 수정하여 오류 검출 코드 비트들을 생성함으로써 다양한 오류 검출 능력을 나타내면서 하드웨어적 오버헤드의 증가를 방지할 수 있다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 21에 도시된 바와 같이, 반도체 메모리 장치(800)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(810)와 슬레이브 칩으로서 제p 반도체 레이어(820)를 중심으로 하여 반도체 장치(800)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(810)는 슬레이브 칩들에 구비되는 메모리 영역(821)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(810)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 8101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(8103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(8104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(8105) 등을 구비할 수 있다.
또한 제1 반도체 레이어(810)는 제어 로직 회로(8107)를 더 포함할 수 있다. 제어 로직 회로(8107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(821)에 대한 액세스를 제어할 수 있다. 한편, 제s 반도체 레이어(820)는, 메모리 영역(821), 메모리 영역(821)에 저장될 데이터의 오류를 검출하기 위한 오류 검출 코드 생성 회로(822) 및 메모리 영역(821)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역을 구비할 수 있다.
도 2 내지 도 20을 참조하여 설명한 바와 같이, 오류 검출 코드 생성 회로(822)는 로 동일한 제1 생성 행렬과 제2 생성 행렬을 사용하고, 제1 생성 행렬과 제2 생성 행렬 중 적어도 하나의 부분을 수정하여 오류 검출 코드 비트들을 생성함으로써 다양한 오류 검출 능력을 나타내면서 하드웨어적 오버헤드의 증가를 방지할 수 있다.
또한 반도체 메모리 장치(800)에는 3차원 메모리 어레이가 제공될 수 있다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 22를 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 휘발성 메모리 장치(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 어플리케이션 프로세서(910)는 오류 검출 코드 생성 회로(911) 및 오류 검출기(913)를 포함할 수 있다. 통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 휘발성 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(950)는 도 14의 반도체 메모리 장치(200a)로 구현될 수 있다. 휘발성 메모리 장치(950)는 메모리 셀 어레이(951) 및 오류 검출 코드 생성 회로(953)를 포함할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(920)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 오류 검출 코드 생성 회로를 사용하는 반도체 장치 및 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 컨트롤러
200a: 반도체 메모리 장치
140, 460: 오류 검출 코드 생성 회로
170: 오류 검출기
210: 제어 로직 회로
300: 메모리 셀 어레이
400: DBI 회로

Claims (20)

  1. 반도체 장치의 오류 검출 코드 생성 회로로서,
    코드율 모드를 나타내는 모드 신호에 응답하여, 제1 단위 데이터들 및 상기 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI(data bus inversion) 비트들에 기초하여 제1 생성 행렬 또는 상기 제1 생성 행렬이 수정된 제1 수정 행렬을 이용하여 제1 오류 검출 코드 비트들을 생성하는 제1 CRC(cyclic redundancy check) 엔진;
    상기 모드 신호에 응답하여 제2 단위 데이터들 및 상기 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들에 기초하여 제2 생성 행렬 또는 상기 제2 생성 행렬이 수정된 제2 수정 행렬을 이용하여 제2 오류 검출 코드 비트들을 생성하는 제2 CRC 엔진; 및
    상기 모드 신호에 따라 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들을 생성하는 출력 선택 엔진을 포함하고,
    상기 제1 생성 행렬과 상기 제2 생성 행렬은 서로 동일한 반도체 장치의 오류 검출 코드 생성 회로.
  2. 제1항에 있어서,
    상기 모드 신호가 제1 코드율 모드를 나타내는 경우,
    상기 제1 CRC 엔진은 상기 제1 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하고,
    상기 제2 CRC 엔진은 상기 제2 생성 행렬을 이용하여 상기 제2 오류 검출 코드 비트들을 생성하고,
    상기 출력 선택 엔진은 상기 제1 오류 검출 코드 비트들을 상기 최종 오류 검출 코드 비트들의 상위 비트들로 제공하고, 상기 제2 오류 검출 코드 비트들을 상기 최종 오류 검출 코드 비트들의 하위 비트들로 출력하는 반도체 장치의 오류 검출 코드 생성 회로.
  3. 제1항에 있어서,
    상기 모드 신호가 제2 코드율 모드를 나타내는 경우, 상기 출력 선택 엔진은 상기 제1 오류 검출 코드 비트들과 상기 제2 오류 검출 코드 비트들의 대응하는 비트들을 병합하여 상기 최종 오류 검출 코드 비트들로 출력하고,
    상기 제2 코드율 모드는 서로 다른 오류 검출 능력을 가지는 제1 서브 코드율 모드, 제2 서브 코드율 모드 및 제3 서브 코드율 모드를 포함하는 반도체 장치의 오류 검출 코드 생성 회로.
  4. 제3항에 있어서, 상기 모드 신호가 제1 서브 코드율 모드를 나타내는 경우,
    상기 제1 CRC 엔진은 상기 제1 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하고,
    상기 제2 CRC 엔진은 상기 제2 수정 행렬을 이용하여 상기 제2 오류 검출 코드 비트들을 생성하고,
    상기 제2 수정 행렬은 상기 제2 생성 행렬의 로우들 중 상기 제2 오류 검출 코드 비트들 중 최상위 비트와 관련된 로우의 행렬 원소들이 반전된 반도체 장치의 오류 검출 코드 생성 회로.
  5. 제3항에 있어서,
    상기 모드 신호가 상기 제2 서브 코드율 모드를 나타내는 경우,
    상기 제1 CRC 엔진은 상기 제1 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하고,
    상기 제2 CRC 엔진은 상기 제2 수정 행렬을 이용하여 상기 제2 오류 검출 코드 비트들을 생성하고,
    상기 제2 수정 행렬은 상기 제2 생성 행렬의 로우들 중 일부 로우들의 행렬 원소들 중 전부 또는 일부가 반전된 반도체 장치의 오류 검출 코드 생성 회로.
  6. 제3항에 있어서,
    상기 모드 신호가 상기 제3 서브 코드율 모드를 나타내는 경우,
    상기 제1 CRC 엔진은 상기 제2 수정 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하고,
    상기 제2 CRC 엔진은 상기 제2 수정 행렬을 이용하여 상기 제2 오류 검출 코드 비트들을 생성하고,
    상기 제1 수정 행렬은 상기 제1 생성 행렬들의 로우들 중 상기 제1 오류 검출 코드 비트들 중 최상위 비트와 관련된 로우의 행렬 원소들 중 일부가 반전되고,
    상기 제2 수정 행렬은 상기 제2 생성 행렬의 로우들 중 상기 제2 오류 검출 코드 비트들 중 최상위 비트와 관련된 로우의 행렬 원소들 중 일부가 반전된 반도체 장치의 오류 검출 코드 생성 회로.
  7. 코드율 모드를 나타내는 모드 신호에 응답하여, 메인 데이터에 포함되는 제1 단위 데이터들 및 상기 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI(data bus inversion) 비트들에 기초하여 제1 오류 검출 코드 비트들을 생성하고, 상기 메인 데이터에 포함되는 제2 단위 데이터들 및 상기 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들에 기초하여 생성하고, 상기 모드 신호에 응답하여 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들을 생성하는 오류 검출 코드 생성 회로; 및
    상기 메인 데이터, 상기 제1 DBI 비트들 및 상기 제2 DBI 비트들을 수신한 반도체 메모리 장치가 상기 메인 데이터, 상기 제1 DBI 비트들 및 상기 제2 DBI 비트들에 기초하여 생성한 리턴 최종 오류 검출 코드 비트들과 상기 최종 오류 검출 코드 비트들에 기초하여 상기 반도체 메모리 장치에 전송된 상기 메인 데이터의 오류를 검출하는 오류 검출기를 포함하고,
    상기 오류 검출 코드 회로는 동일한 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들과 상기 제2 오류 검출 코드 비트들을 생성하는 메모리 컨트롤러.
  8. 제7항에 있어서, 상기 오류 검출기는
    상기 최종 오류 검출 코드 비트들을 저장하는 제1 버퍼;
    상기 리턴 최종 오류 검출 코드 비트들을 저장하는 제2 버퍼;
    상기 제1 버퍼 및 상기 제2 버퍼에 연결되고, 상기 최종 오류 검출 코드 비트들과 상기 리턴 최종 오류 검출 코드 비트들을 비교하고, 상기 최종 오류 검출 코드 비트들 및 상기 리턴 최종 오류 검출 코드 비트들의 대응하는 비트들 사이의 동일성 여부를 나타내는 신드롬 데이터를 생성하는 비교기; 및
    상기 신드롬 데이터에 응답하여 상기 전송된 메인 데이터의 오류 여부를 나타내는 검출 신호를 생성하는 검출기를 포함하는 메모리 컨트롤러.
  9. 제8항에 있어서,
    상기 검출 신호를 수신하는 중앙 처리 장치를 더 포함하고,
    상기 중앙 처리 장치는 상기 검출 신호가 상기 전송된 메인 데이터에 오류가 있음을 나타내는 경우, 상기 메인 데이터를 저장하는 데이터 레지스터가 다시 상기 메인 데이터를 상기 반도체 메모리 장치에 전송하도록 상기 데이터 레지스터를 제어하는 메모리 컨트롤러.
  10. 제7항에 있어서, 상기 오류 검출 코드 생성 회로는
    상기 모드 신호에 응답하여, 상기 제1 단위 데이터들 및 상기 제1 DBI 비트들에 기초하여 제1 생성 행렬 또는 상기 제1 생성 행렬이 수정된 제1 수정 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하는 제1 CRC(cyclic redundancy check) 엔진;
    상기 모드 신호에 응답하여 상기 제2 단위 데이터들 및 상기 제2 DBI 비트들에 기초하여 제2 생성 행렬 또는 상기 제2 생성 행렬이 수정된 제2 수정 행렬을 이용하여 제2 오류 검출 코드 비트들을 생성하는 제2 CRC 엔진; 및
    상기 모드 신호에 따라 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 상기 최종 오류 검출 코드 비트들을 생성하는 출력 선택 엔진을 포함하고,
    상기 제1 생성 행렬과 상기 제2 생성 행렬은 서로 동일한 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 모드 신호가 나타내는 상기 코드율 모드에 따라 상기 최종 오류 검출 코드 비트들의 수가 달라지고,
    상기 모드 신호가 제1 코드율 모드를 나타내는 경우,
    상기 제1 CRC 엔진은 상기 제1 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하고,
    상기 제2 CRC 엔진은 상기 제2 생성 행렬을 이용하여 상기 제2 오류 검출 코드 비트들을 생성하고,
    상기 출력 선택 엔진은 상기 제1 오류 검출 코드 비트들을 상기 최종 오류 검출 코드 비트들의 상위 비트들로 제공하고, 상기 제2 오류 검출 코드 비트들을 상기 최종 오류 검출 코드 비트들의 하위 비트들로 출력하는 메모리 컨트롤러.
  12. 제10항에 있어서,
    상기 모드 신호가 나타내는 상기 코드율 모드에 따라 상기 최종 오류 검출 코드 비트들의 수가 달라지고,
    상기 모드 신호가 제2 코드율 모드를 나타내는 경우, 상기 출력 선택 엔진은 상기 제1 오류 검출 코드 비트들과 상기 제2 오류 검출 코드 비트들의 대응하는 비트들을 병합하여 상기 최종 오류 검출 코드 비트들로 출력하고,
    상기 제2 코드율 모드는 서로 다른 오류 검출 능력을 가지는 제1 서브 코드율 모드, 제2 서브 코드율 모드 및 제3 서브 코드율 모드를 포함하는 메모리 컨트롤러.
  13. 제12항에 있어서,
    상기 제2 서브 코드율 모드에서 상기 오류 검출 코드 생성 회로의 오류 검출 능력은 상기 제1 서브 코드율 모드에서 상기 오류 검출 코드 생성 회로의 오류 검출 능력보다 큰 메모리 컨트롤러.
  14. 제7항에 있어서,
    상기 모드 신호에 응답하여 상기 오류 검출 코드 생성 회로가 제2 코드율 모드에서 동작하는 경우, 상기 오류 검출 코드 생성 회로가 상기 제1 수정 행렬 및 상기 제2 수정 행렬 중 적어도 하나를 이용하는 경우의 오류 검출 능력은 상기 오류 검출 코드 생성 회로가 상기 제1 생성 행렬 및 상기 제2 생성 행렬을 이용하는 경우의 오류 검출 능력보다 큰 메모리 컨트롤러.
  15. 메모리 셀 어레이;
    코드율 모드를 나타내는 모드 신호에 응답하여, 메모리 컨트롤러로부터 수신된, 상기 메모리 셀 어레이에 저장될, 제1 단위 데이터들 및 제2 단위 데이터들을 포함하는 메인 데이터, 상기 제1 단위 데이터를 각각의 반전 여부를 나타내는 제1 DBI(data bus inversion) 비트들 및 상기 제2 단위 데이터를 각각의 반전 여부를 나타내는 제2 DBI 비트들에 기초하여 제2 오류 검출 코드 비트들을 생성하고, 상기 모드 신호에 응답하여 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 최종 오류 검출 코드 비트들을 생성하는 오류 검출 코드 생성 회로;
    최종 오류 검출 코드 비트들 및 상기 메모리 컨트롤러가 상기 메인 데이터, 상기 제1 DBI 비트들 및 상기 제2 DBI 비트들에 기초하여 생성한 전송 오류 검출 코드 비트들에 기초하여 상기 메모리 컨트롤러로터 전송된 상기 메인 데이터의 오류 여부를 나타내는 검출 신호를 생성하는 오류 검출기; 및
    상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제어 로직 회로는 상기 검출 신호를 수신하고, 상기 검출 신호가 상기 메인 데이터에 오류가 없음을 나타내는 경우에 상기 메인 데이터가 상기 메모리 셀 어레이에 저장되도록 하고,
    상기 반도체 메모리 장치는 상기 검출 신호를 상기 메모리 컨트롤러에 전송하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 오류 검출 코드 생성 회로는
    상기 모드 신호에 응답하여, 상기 제1 단위 데이터들 및 상기 제1 DBI 비트들에 기초하여 제1 생성 행렬 또는 상기 제1 생성 행렬이 수정된 제1 수정 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하는 제1 CRC(cyclic redundancy check) 엔진;
    상기 모드 신호에 응답하여 상기 제2 단위 데이터들 및 상기 제2 DBI 비트들에 기초하여 제2 생성 행렬 또는 상기 제2 생성 행렬이 수정된 제2 수정 행렬을 이용하여 제2 오류 검출 코드 비트들을 생성하는 제2 CRC 엔진; 및
    상기 모드 신호에 따라 상기 제1 오류 검출 코드 비트들 및 상기 제2 오류 검출 코드 비트들을 선택적으로 병합하여 상기 최종 오류 검출 코드 비트들을 생성하는 출력 선택 엔진을 포함하고,
    상기 제1 생성 행렬과 상기 제2 생성 행렬은 서로 동일한 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 모드 신호가 나타내는 상기 코드율 모드에 따라 상기 최종 오류 검출 코드 비트들의 수가 달라지고,
    상기 모드 신호가 제1 코드율 모드를 나타내는 경우,
    상기 제1 CRC 엔진은 상기 제1 생성 행렬을 이용하여 상기 제1 오류 검출 코드 비트들을 생성하고,
    상기 제2 CRC 엔진은 상기 제2 생성 행렬을 이용하여 상기 제2 오류 검출 코드 비트들을 생성하고,
    상기 출력 선택 엔진은 상기 제1 오류 검출 코드 비트들을 상기 최종 오류 검출 코드 비트들의 상위 비트들로 제공하고, 상기 제2 오류 검출 코드 비트들을 상기 최종 오류 검출 코드 비트들의 하위 비트들로 출력하는 메모리 컨트롤러.
  19. 제17항에 있어서,
    상기 모드 신호가 나타내는 상기 코드율 모드에 따라 상기 최종 오류 검출 코드 비트들의 수가 달라지고,
    상기 모드 신호가 제2 코드율 모드를 나타내는 경우, 상기 출력 선택 엔진은 상기 제1 오류 검출 코드 비트들과 상기 제2 오류 검출 코드 비트들의 대응하는 비트들을 병합하여 상기 최종 오류 검출 코드 비트들로 출력하고,
    상기 제2 코드율 모드는 서로 다른 오류 검출 능력을 가지는 제1 서브 코드율 모드, 제2 서브 코드율 모드 및 제3 서브 코드율 모드를 포함하는 반도체 메모리 장치.
  20. 제17항에 있어서,
    상기 모드 신호에 응답하여 상기 오류 검출 코드 생성 회로가 제2 코드율 모드에서 동작하는 경우, 상기 오류 검출 코드 생성 회로가 상기 제1 수정 행렬 및 상기 제2 수정 행렬 중 적어도 하나를 이용하는 경우의 오류 검출 능력은 상기 오류 검출 코드 생성 회로가 상기 제1 생성 행렬 및 상기 제2 생성 행렬을 이용하는 경우의 오류 검출 능력보다 크고,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레인 반도체 메모리 장치.
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