CN106997783B - 半导体存储装置和操作半导体存储装置的方法 - Google Patents

半导体存储装置和操作半导体存储装置的方法 Download PDF

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Abstract

提供了半导体存储装置和操作半导体存储装置的方法。可以通过访问存储单元阵列的页以提供包括可单独写入至存储器的页的数据子单元的数据，并提供配置为检测和校正数据中的误差位的奇偶校验数据，以及响应于确定所选数据子单元包括可校正误差而选择性地实现所选数据子单元的回写，来提供从包括存储单元阵列和误差校正电路的半导体存储装置擦除误差的方法。

Description

半导体存储装置和操作半导体存储装置的方法
相关申请的交叉引用
本申请要求于2015年10月20日向韩国知识产权局提交的第10-2015-0145731号韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及存储器领域，更具体地涉及用于存储器的误差校正以及操作该存储器的方法。
背景技术
半导体存储装置可分类为非易失性存储装置例如闪存装置和易失性存储装置例如DRAM。DRAM的高速操作和成本效益使其能够用于系统存储器。然而，由于DRAM的制造设计规则的减少，例如DRAM存储单元中的误差更有可能发生。
发明内容
在一些实施方式中，可提供一种从包括存储单元阵列和误差校正电路的半导体存储装置擦除误差的方法，该方法通过访问存储单元阵列的页以提供包括可单独写入至存储器的页的数据子单元的数据，并提供配置为检测和校正数据中的误差位的奇偶校验数据，以及响应于确定所选数据子单元包括可校正误差而选择性地实现所选数据子单元的回写。
在一些实施方式中，一种操作包括存储单元阵列和误差校正电路的半导体存储装置的方法，可包括：响应于从外部存储控制器接收的第一命令选择存储单元阵列中的存储单元的页的至少一个子页；从子页读取包括至少两个数据子单元和奇偶校验数据的第一数据单元，其中至少两个数据子单元包括第一数据子单元和第二数据子单元，第一数据子单元读取自子页的第一存储位置，第二数据子单元读取自子页的第二存储位置。误差校正电路可确定第一数据单元是否包括误差位；当第一数据单元在第二数据子单元中包括误差位时，在误差校正电路中使用第一数据单元的奇偶校验数据校正误差位以提供校正的第二数据子单元，将校正的第二数据子单元回写至子页的第二存储位置。
在一些实施方式中，可提供一种操作包括存储单元阵列和误差校正电路的半导体存储装置的方法，该方法通过响应于从外部存储控制器接收的第一命令在存储单元阵列中选择存储单元的页的至少一个子页，以及从子页读取包括至少两个数据子单元和奇偶校验数据的第一数据单元，其中至少两个数据子单元包括第一数据子单元和第二数据子单元，第一数据子单元读取自子页的第一存储位置，第二数据子单元读取自子页的第二存储位置。误差校正电路可确定第一数据单元是否包括误差位；当第一数据单元在第一数据子单元中包括误差位时，在误差校正电路中使用第一数据单元的奇偶校验数据校正误差位以提供校正的第一数据子单元。基于写数据和校正的第一数据子单元可生成写奇偶校验码字，修改的码字可写入子页的存储位置，在该位置中修改的码字包括至少写数据和写奇偶校验数据。
在一些实施方式中，一种半导体存储装置，包括：包括多个体(bank)阵列的存储单元阵列，每个体阵列都具有存储单元的多个页。控制逻辑电路可配置为解码来自外部存储控制器的命令以生成控制信号，以及误差校正电路配置为对取自存储单元阵列的读取数据执行误差校正码(ECC)解码，其中控制逻辑电路配置为响应于从存储控制器接收的第一命令选择多个页中的页的子页，并且配置为从子页读取包括至少两个数据子单元和奇偶校验数据的第一数据单元，其中至少两个数据子单元包括第一数据子单元和第二数据子单元，第一数据子单元读取自子页的第一存储位置而且第二数据子单元读取自子页的第二存储位置。控制逻辑电路可确定第一数据单元是否包括误差位，当第一数据单元包括误差位而且误差位包括在第二数据子单元中时，校正误差位以提供校正的第二数据子单元，以及将校正的第二数据子单元回写至子页的第二存储位置。
附图说明
下面将参照附图更详细地描述示例性实施方式。
图1是示出根据示例性实施方式的电子系统的框图。
图2是示出图1所示的存储系统的框图。
图3是示出根据示例性实施方式的图2所示的半导体存储装置的框图。
图4A至图4E是示出根据示例性实施方式的图3所示的存储单元示例的电路图。
图5是示出根据示例性实施方式的图3所示的存储单元(称为STT-MRAM单元)的示例。
图6A和图6B示出根据写入图5所示的MTJ元件的数据的磁化方向。
图7示出处于擦除模式的图3的半导体存储装置的一部分。
图8示出处于写操作模式的图3的半导体存储装置的一部分。
图9示出图3所示的半导体存储装置中示出的体阵列和误差校正电路。
图10示出处于擦除模式的图3的半导体存储装置中的误差校正电路和I/O门电路。
图11示出在写操作和读操作过程中的图3的半导体存储装置中的误差校正电路和I/O门电路。
图12示出图7的半导体存储装置中执行的擦除操作。
图13示出图8的半导体存储装置中执行的写操作。
图14示出图8的半导体存储装置中执行的写操作。
图15示出图10中的误差校正电路中的ECC编码器。
图16示出图10中的误差校正电路中的ECC解码器。
图17是示出根据示例性实施方式的操作半导体存储装置的方法的流程图。
图18是示出根据示例性实施方式的操作半导体存储装置的方法的流程图。
图19是示出根据示例性实施方式的半导体存储装置的立体图。
图20是根据示例性实施方式的包括半导体存储装置的存储系统的框图。
图21是示出根据示例性实施方式的包括半导体存储装置的计算系统的框图。
具体实施方式
在下文中将参照附图更全面地描述多个实施方式，在附图中示出一些示例性实施方式。然而，本发明构思能够以多种不同形式实施，并且不应被认为限于本文所列举的示例性实施方式。这些示例性实施方式仅用于披露本发明的构思，还能够存在不需要本文提供的细节的许多实现方式和变形。还应强调的是，本发明的构思提供了可选示例的细节，但这样的替代选择列举并不是详尽的。此外，多个示例之间的任何细节一致性不应被解释为需要这样的细节，因为列举出本文所述的每个特征的每个可能变形是不切实际的。权利要求的语言应在确定本发明构思的需求时参考。遍及全文，相同的数字标号指示相同的元件。
应理解，尽管本文可使用术语第一、第二、第三等来描述多个元件，这些元件也不应受这些术语限制。这些术语一般用于将一个元件与另一元件区分开。因此，下文所讨论的在说明书的一个部分中的第一元件在说明书的不同部分中可被称为第二元件而不背离本发明构思的教导。此外，术语例如“第一”和“第二”可用在权利要求中以命名权利要求的元件，尽管特定名称未用于描述说明书中的相关元件。如本文所使用的，术语“和/或”包括一个或多个相关列出项的任何及所有组合。
可以理解，当元件被称为“连接”或“耦合”至另一元件时，其可直接连接或耦合至另一元件或可存在中间元件。相反地，当元件被称为“直接连接”或“直接耦合”至另一元件时，没有中间元件存在。用于描述元件之间关系的其他用语应以类似方式解释(例如“位于…之间”相对“直接位于…之间”，“相邻”相对“直接相邻”等)。然而，如本文所使用的术语“接触”指的是直接接触(即接触到)，除非文中另有所指。
本文使用的术语仅用于描述特定示例性实施方式，并非旨在限制本发明构思。如本文所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非文中明确地另有所指。还可以理解，当在本说明书中使用“包括”和/或“包含”时，指定所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其群组的存在或增加。
除了其他限定，本文使用的所有术语(包括技术和科学术语)具有与本发明构思所属的领域的普通技术人员的一般理解相同的意义。还可以理解，例如常用字典中限定的那些术语应被解释为具有与其在相关领域的上下文中意义一致的意义，并且不应解释为理想化或过于正式的意义，除非本文明确这样限定。
图1是示出根据示例性实施方式的电子系统的框图。
参照图1，电子系统10可包括主机15和存储系统20。存储系统20可包括存储控制器100和多个半导体存储装置200a至200n(n是大于2的整数)。
主机15可通过多个接口协议与存储系统20通信，多个接口协议例如包括快速外围部件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS)。此外，主机15还可通过接口协议与存储系统20通信，接口协议例如通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)或电子集成驱动器(IDE)。
存储控制器100可控制存储系统20的整体操作。存储控制器100可控制主机15与多个半导体存储装置200a至200n之间的整体数据交换。例如，存储控制器100可响应于来自主机15的请求将数据写入多个半导体存储装置200a至200n或从多个半导体存储装置200a至200n读取数据。
此外，存储控制器100可将操作命令发送至多个半导体存储装置200a至200n以控制多个半导体存储装置200a至200n。
在一些实施方式中，多个半导体存储装置200a至200n中每一个都可为包括电阻型存储单元的存储装置，电阻型存储单元例如为磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FRAM)等。在其他示例性实施方式中，多个半导体存储装置200a至200n中的每一个均可为包括动态存储单元的存储装置，例如动态随机存取存储器(DRAM)。
MRAM是基于磁阻的非易失性计算机存储器。MRAM在许多方面不同于易失性RAM。例如，由于MRAM是非易失性的，MRAM可即使在电源关闭时也保留数据。
尽管非易失性RAM通常慢于易失性RAM，但MRAM具有可与易失性RAM的读取和写入响应时间相当的读取和写入响应时间。不同于将数据储存为电荷的常规RAM，MRAM通过使用磁阻(或磁阻的)元件储存数据。一般而言，磁阻元件由两个磁性层构成，每个磁性层具有磁化强度。
MRAM为通过使用磁隧道结图案读取和写数据的非易失性存储装置，磁隧道结图案包括两个磁性层和布置在两个磁性层之间的绝缘膜。磁隧道结图案的电阻值可根据每个磁性层的磁化方向而变化。MRAM可通过使用电阻值的变化编程数据或擦除数据。
使用自旋转移力矩(STT)现象的MRAM使用这样的方法，在该方法中，当自旋极化电流以一个方向流动时，磁性层的磁化方向由于电子的自旋转移而改变。一个磁性层(例如钉扎层)的磁化方向可固定，而另一磁性层(例如自由层)的磁化方向可根据由编程电流生成的磁场而变化。
编程电流的磁场可将两个磁性层的磁化方向平行布置或反平行布置。在至少一个示例性实施方式中，如果两个磁性层的磁化方向是平行的，两个磁性层之间的电阻处于低(“0”)态。如果两个磁性层的磁化方向是反平行的，两个磁性层之间的电阻处于高(“1”)态。自由层的磁化方向以及两个磁性层之间的电阻的高态与低态的切换导致MRAM的写操作和读操作。
尽管MRAM是非易失性的并提供快速响应时间，但因为切换MRAM的磁性层之间的电阻的高态和低态而施加的编程电流通常较高，所以MRAM单元具有有限的规模并且对写干扰敏感。因此，当在MRAM阵列中布置有多个单元时，施加至一个存储单元的编程电流可改变相邻单元的自由层的磁场。通过使用STT现象可减轻(或可选地阻止)这样的写干扰。典型的STT-MRAM可包括磁隧道结(MTJ)，其为包括两个磁性层(例如钉扎层和自由层)以及布置在两个磁性层之间的绝缘层的磁阻数据储存装置。
编程电流通常流过MTJ。钉扎层自旋极化编程电流的电子，而且当被自旋极化的电子流经过MTJ时生成力矩。被自旋极化的电子流当与自由层相互作用时，将力矩施加至自由层。当经过MTJ的自旋极化的电子流的力矩大于阈值切换电流密度时，由自旋极化的电子流施加的力矩足以切换自由层的磁化方向。因此，自由层的磁化方向可平行或反平行于钉扎层，并且MTJ中的电阻状态改变。
STT-MRAM去除了用于自旋极化的电子流以在磁阻装置中切换自由层的外部磁场的需要。此外，由于单元尺寸减小并且编程电流减小以减轻(或可选地防止)写干扰，STT-MRAM改进了规模。此外，STT-MRAM可具有高隧道磁电阻率，其通过允许高态与低态之间的高比率改进了磁域内的读操作。
MRAM是全方位存储装置，其具有低成本并具有高容量(如动态随机存取存储器DRAM)，以高速操作(如静态随机存取存储器SRAM)，并且是非易失性的(如闪存)。
图2是示出图1所示的存储系统的框图。
在图2中，为了方便，仅示出与存储控制器100通信的一个半导体存储装置200a。然而，本文讨论的关于半导体存储装置200a的细节可等同地应用于其他半导体存储装置200b至200n。
参照图2，存储系统20可包括存储控制器100和半导体存储装置200a。存储控制器100和半导体存储装置200a中的每一个可为单独的半导体芯片或单独的芯片组(例如，存储控制器100和半导体存储装置200a可以半导体芯片堆叠的形式封装在一起)。
存储控制器100和半导体存储装置200a可通过相应的命令引脚101和201、相应的地址引脚102和202、相应的数据引脚103和203以及相应的单独引脚104和204彼此连接。命令引脚101和201可通过命令传输线TL1传输命令信号CMD，地址引脚102和202可通过地址传输线TL2传输地址信号ADDR，数据引脚103和203可通过数据传输线TL3交换主要数据MD。单独引脚104和204可通过数据传输线TL4传输数据屏蔽信号DM。半导体存储装置200a可响应于数据屏蔽信号DM执行屏蔽的写操作。在示例性实施方式中，单独引脚104和204以及数据传输线TL4可不包括在存储系统20中。
半导体存储装置200a可包括储存主要数据MD的存储单元阵列300、误差校正电路400和控制逻辑电路210(也称为“控制逻辑”)，控制逻辑电路210控制误差校正电路400。
当命令信号CMD对应于擦除命令时，半导体存储装置200a可激活存储单元阵列300中的一页，可选择所激活的页的至少一个子页，并且可从所选的子页读取第一数据单元。第一数据单元可包括至少两个数据子单元和与两个数据子单元关联的奇偶校验数据。此外，至少两个数据子单元可包括第一数据子单元和第二数据子单元，其中第二数据子单元包括误差位(即第二数据子单元中的数据位的值与原始写入第二数据子单元的值相反)。半导体存储装置200a可使用奇偶校验数据执行校正第二数据子单元中的误差位的擦除操作，并将正确的第二数据子单元回写至与子页中第二数据子单元相对应的存储位置。
当命令信号CMD对应于指示半导体存储装置200a的刷新操作的刷新命令时，半导体存储装置200a可在执行刷新操作的同时执行上述擦除操作。
在示例性实施方式中，第一数据单元的大小可对应于半导体存储装置200a的码字单元的大小，第一数据子单元和第二数据子单元的大小均可对应于在半导体存储装置200a的读操作和写操作中预取的数据大小。
图3是示出根据示例性实施方式的图2示出的半导体存储装置的框图。
参照图3，半导体存储装置200a可包括控制逻辑电路210、地址寄存器220、体控制逻辑230、刷新计数器297、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储单元阵列300、感测放大器单元285、输入/输出(I/O)门电路290、误差校正电路400、数据输入/输出(I/O)缓冲器299。
在一些实施方式中，刷新计数器297可不包括在半导体存储装置200a中。也就是说，当存储单元阵列300由多个电阻型存储单元(或其他非易失性存储器)实现时，刷新计数器297可不被包括在半导体存储装置200a中。
存储单元阵列300可包括第一体阵列310至第四体阵列340。行解码器260可包括第一体行解码器260a至第四体行解码器260d，第一体行解码器260a至第四体行解码器260d分别耦合至第一体阵列310至第四体阵列340，列解码器270可包括第一体列解码器270a至第四体列解码器270d，第一体列解码器270a至第四体列解码器270d分别耦合至第一体阵列310至第四体阵列340，感测放大器单元285可包括第一体感测放大器285a至第四体感测放大器285d，第一体感测放大器285a至第四体感测放大器285d分别耦合至第一体阵列310至第四体阵列340。第一体阵列310至第四体阵列340中的每个可包括多个存储单元MC，每个存储单元MC耦合至相应的字线WL和相应的位线BTL。第一体阵列310至第四体阵列340、第一体行解码器260a至第四体行解码器260d、第一体列解码器270a至第四体列解码器270d和第一体感测放大器285a至第四体感测放大器285d可形成第一体至第四体。虽然图3示出的半导体存储装置200a示出四个体，但半导体存储装置200a可包括其他数量的体。
地址寄存器220可从存储控制器100接收地址ADDR，地址ADDR包括体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器220可向体控制逻辑230提供接收的体地址BANK_ADDR，可向行地址复用器240提供接收的行地址ROW_ADDR、可向列地址锁存器250提供接收的列地址COL_ADDR。
体控制逻辑230可响应于体地址BANK_ADDR生成体控制信号。可响应于体控制信号激活对应于体地址BANK_ADDR的第一体行解码器260a至第四体行解码器260d之一，并且可响应于体控制信号激活对应于体地址BANK_ADDR的第一体列解码器270a至第四体列解码器270d之一。
在控制逻辑电路210的控制下，刷新计数器297可生成刷新行地址REF_ADDR以刷新存储单元阵列300中的存储单元行。当存储单元MC由DRAM实现时，刷新计数器297可以被包括。
行地址复用器240可从地址寄存器220接收行地址ROW_ADDR，并可从刷新计数器297接收刷新行地址REF_ADDR。行地址复用器240可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA可应用于第一体行解码器260a至第四体行解码器260d。
第一体行解码器260a至第四体行解码器260d中的激活的一个解码从行地址复用器240输出的行地址RA，并可激活对应于行地址RA的字线。例如，激活的体行解码器可将字线驱动电压施加至对应于行地址RA的字线。
列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并可临时储存所接收的列地址COL_ADDR。在一些实施方式中，在突发模式中，列地址锁存器250可生成从所接收的列地址COL_ADDR增加的列地址。列地址锁存器250可将临时储存或生成的列地址应用于第一体列解码器270a至第四体列解码器270d。
第一体列解码器270a至第四体列解码器270d中激活的一个可解码从列地址锁存器250输出的列地址COL_ADDR，并可控制I/O门电路290以输出对应于列地址COL_ADDR的数据。
I/O门电路290可包括用于选通输入/输出数据的电路。I/O门电路290还可包括输入数据屏蔽逻辑、用于储存从第一体阵列310至第四体阵列340输出的数据的读取数据锁存器以及用于将数据写入第一体阵列310至第四体阵列340的写入驱动器。
从第一体阵列310至第四体阵列340的一个体阵列读取的数据可由耦合至从其读取数据的一个体阵列的感测放大器感测，并且所读取的数据可储存在读取数据锁存器中。待写入第一体阵列310至第四体阵列340的一个体阵列的主要数据MD可从存储控制器100提供至数据I/O缓冲器299。提供至数据I/O缓冲器299的主要数据MD可提供至误差校正电路400。编码主要数据MD以通过误差校正电路400提供码字CW，码字CW提供至I/O门电路290。写入驱动器可将码字CW写入第一体阵列310至第四体阵列340的一个体阵列。
在写操作中，数据I/O缓冲器299可将主要数据MD从存储控制器100提供至误差校正电路400，并且在读操作中可将主要数据MD从误差校正电路400提供至存储控制器100。数据I/O缓冲器299可从存储控制器100接收数据屏蔽信号DM，并可将数据屏蔽信号DM提供至I/O门电路290。
在写操作中，误差校正电路400可基于来自数据I/O缓冲器299的主要数据MD生成奇偶校验数据，并可将包括主要数据MD和奇偶校验数据的码字CW提供至I/O门电路290。I/O门电路290可将码字CW写入一个体阵列。
此外，在读操作中，误差校正电路400可从I/O门电路290接收从一个体阵列读取的码字CW。误差校正电路400可基于码字CW中的奇偶校验数据对主要数据MD执行ECC解码，并可校正主要数据MD中的单误差位，并可将校正的主要数据提供至数据I/O缓冲器299。
此外，误差校正电路400在擦除模式中可执行擦除操作，在该擦除操作中，从激活的页的多个子页的选择子页读取包括第一数据子单元、第二数据子单元和奇偶校验数据的第一数据单元，使用奇偶校验数据校正包括误差位的第二数据子单元，并将校正的第二数据子单元回写至对应于子页中第二数据子单元的存储位置。
控制逻辑电路210可控制半导体存储装置200a的操作。例如，控制逻辑电路210可生成用于半导体存储装置200a的控制信号，从而执行写操作或读操作。控制逻辑电路210可包括解码从存储控制器100接收的命令CMD的命令解码器211和设置半导体存储装置200a的操作模式的模式寄存器212。
例如，命令解码器211可通过解码写使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等生成对应于命令CMD的控制信号。控制逻辑电路210可生成第一控制信号CTL1以控制I/O门电路290，并且生成第二控制信号CTL2以控制误差校正电路400。
当命令CMD对应于指示擦除操作的擦除命令时，控制逻辑电路210分别生成用于I/O门电路290的第一控制信号CTL1和用于误差校正电路400的第二控制信号CTL2，从而使得I/O门电路290和误差校正电路400执行上述擦除操作。
图4A至图4E是根据示例性实施方式的图3示出的存储单元的示例的电路图。
图4A至图4D示出以电阻型存储单元实施的存储单元MC，图4E示出以动态存储单元实施的存储单元MC。
图4A示出没有选择元件的电阻型存储单元，而图4B至图4D示出均包括选择元件的电阻型存储单元。
参照图4A，存储单元MC可包括连接至位线BTL和字线WL的电阻元件RE。通过施加在位线BL与字线WL之间的电压，具有不带选择元件的结构的上述电阻存储单元可储存数据。
参照图4B，存储单元MC可包括电阻元件RE和二极管D。电阻元件RE可包括用于数据储存的电阻材料。二极管D可以是根据字线WL和位线BTL的偏压而供至电流至电阻元件RE或切断供应至电阻元件RE的电流的选择元件(或开关元件)。二极管D可耦合在电阻元件RE与字线WL之间，电阻元件RE可耦合在位线BTL与二极管D之间。二极管D和电阻元件RE的位置可互换。二极管D可通过字线电压而接通或断开。因此，当恒定电平或更高电平的电压供应至未选的字线WL时，可不驱动电阻存储单元。
参照图4C，存储单元MC可包括电阻元件RE和双向二极管BD。电阻元件RE可包括用于数据储存的电阻材料。双向二极管BD可耦合在电阻元件RE与字线WL之间，电阻元件RE可耦合在位线BTL与双向二极管BD之间。双向二极管BD和电阻元件RE的位置可互换。双向二极管BD可阻止流至未选半导体存储单元的漏电流。
参照图4D，存储单元MC可包括电阻元件RE和晶体管CT。晶体管CT可以是根据字线WL的电压而将电流供应至电阻元件RE或切断至电阻元件RE的电流供应的选择元件(或开关元件)。晶体管CT可耦合在电阻元件RE与字线WL之间，电阻元件RE耦合在位线BTL与晶体管CT之间。晶体管CT和电阻元件RE的位置可互换。可基于由字线WL驱动的晶体管CT是否导通或截止来选择或不选择半导体存储单元。
参照图4E，存储单元MC可包括单元电容器CC和晶体管CT。晶体管CT可以是根据字线WL的电压将单元电容器CC连接至位线BTL或将单元电容器CC从位线BTL断开的选择元件(或开关元件)。晶体管CT可耦合在单元电容器CC、字线WL与位线BTL之间，单元电容器CC可耦合在晶体管CT与板级电压之间。
图5示出根据示例性实施方式的图3示出的存储单元(称为STT-MRAM单元)的示例。
参照图5，STT-MRAM单元30可包括MTJ元件40和单元晶体管CT。单元晶体管CT的栅极连接至字线WL，单元晶体管CT的一个电极通过MTJ元件40连接至位线BTL。此外，单元晶体管CT的其他电极连接至源线SL。
MTJ元件40可包括自由层41和钉扎层43以及布置在自由层41与钉扎层43之间的隧道势垒层42。钉扎层43的磁化方向可以是固定的，自由层41的磁化方向可根据写入的数据平行或反平行于钉扎层43的磁化方向。为了固定钉扎层43的磁化方向，例如，还可设置反铁磁层。
为了执行STT-MRAM单元30的写操作，逻辑高电压施加至字线WL来导通单元晶体管CT。编程电流例如写电流施加至位线BL和源线SL。写电流的方向由MTJ元件40的逻辑状态确定。
为了执行STT-MRAM单元30的读操作，逻辑高电压施加至字线WL来导通单元晶体管CT，读电流供应至位线BL和源线SL。因此，通过感测放大器285a检测MTJ元件40两端产生的电压，并且将该电压与参考电压比较以确定MTJ元件40的逻辑状态。因此，可检测在MTJ元件40中储存的数据。
图6A和图6B示出根据写入图5所示的MTJ元件的数据的磁化方向。
MTJ元件40的电阻值可根据自由层41的磁化方向而变化。当读电流IR流过MTJ元件40时，根据MTJ元件40的电阻值输出数据电压。由于读电流IR远小于写电流，自由层41的磁化方向不由读电流IR改变。
参照图6A，MTJ元件40的自由层41的磁化方向和钉扎层43的磁化方向是平行的。因此，MTJ元件40可具有高电阻值。在这种情况下，MTJ元件40可读取数据“0”。
参照图6B，MTJ元件40的自由层41的磁化方向和钉扎层43的磁化方向是反平行的。因此，MTJ元件40可具有高电阻值。在这种情况下，MTJ元件40可读取数据“1”。
尽管MTJ元件40的自由层41和钉扎层43是水平磁性层，示例实施方式不限于此，例如，自由层41和钉扎层43可以是竖直磁性层。
图7示出处于擦除模式的图3的半导体存储装置的一部分。
在图7中，示出了控制逻辑电路210、第一体阵列310、I/O门电路290和误差校正电路400。
参照图7，第一体阵列310可包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA可包括多个第一存储块MB0至MB15，即311至313，冗余单元阵列RCA可包括至少第二存储块314。第一存储块311至313确定半导体存储装置200a的存储容量。第二存储块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储块314用于ECC、数据线修复和块修复以修复第一存储块311至313中生成的“失效”单元，所以第二存储块314也被称为EDB块。
在第一存储块311至313中的每一个存储块中，多个第一存储单元以行和列排列。在第二存储块314中，多个第二存储单元以行和列排列。
在第一存储块311至313中，行可例如由8K字线WL形成，并且列可例如由1K位线BTL形成。连接至字线WL和位线BTL的交叉点的第一存储单元可以是动态存储单元或电阻型存储单元。在第二存储块314中，行可例如由8K字线WL形成，并且列可例如由1K位线BTL形成。连接至字线WL和位线RBTL的交叉点的第二存储单元可以是动态存储单元或电阻型存储单元。
I/O门电路290包括多个开关电路291a至291d，多个开关电路291a至291d分别连接至第一存储块311至313和第二存储块314。在半导体存储装置200a中，可同时访问与突发长度(BL)的数据相对应的位线，以支持指示可访问的最大数量的列位置的BL。例如，如果BL设置为8，数据位可设置为128位。
误差校正电路400可通过第一数据线GIO[0:127]和第二数据线EDBIO[0:7]连接至开关电路291a至291d。
控制逻辑电路210可解码命令CMD以生成用于控制开关电路291a至291d的第一控制信号CTL1和用于控制误差校正电路400的第二控制信号CTL2。
当命令CMD为擦除命令时，控制逻辑电路210提供第一控制信号CTL1至I/O门电路290，从而储存在第一体阵列310中的页的子页中的第一读码字RCW单元提供至误差校正电路400。
响应于第二控制信号CTL2，误差校正电路400可对第一读码字RCW单元执行擦除操作，第一读码字RCW单元包括第一数据子单元、第二数据子单元和奇偶校验数据。误差校正电路400通过使用奇偶校验数据校正第二数据子单元的误差位(如果检测到)并将校正的第二数据子单元即部分码字PCW回写至对应于第一体阵列310中子页的第二数据子单元的存储位置，来执行擦除操作。当校正的第二数据子单元回写至存储位置时，与对应于子页的所有数据回写至对应于子页的存储位置的情况相比，显著降低了能耗。换言之，在一些实施方式中，第一数据子单元没有回写至存储器，从而仅回写第二数据子单元。
在控制逻辑电路310的控制下，I/O门电路290和误差校正电路400可对第一体阵列310中存储单元的一页中的多个子页顺序执行擦除操作。
图8示出处于写操作模式的图3的半导体存储装置的一部分。
参照图8，当命令CMD为写命令时，控制逻辑电路210提供第一控制信号CTL1至I/O门电路290，从而储存在第一体阵列310中的页的子页中的第一读码字RCW单元被提供至误差校正电路400。第一读码字RCW单元可包括第一数据子单元、第二数据子单元和奇偶校验数据。
响应于第二控制信号CTL2，误差校正电路400可通过使用奇偶校验数据校正第二数据子单元的误差位，可基于校正的第二数据子单元和写主要数据MD来生成写奇偶校验数据并可提供修改的码字MCW，修改的码字MCW包括校正的第二单元数据、写主要数据MD和写奇偶校验数据。I/O门电路290可将修改的码字MCW写入对应于第一体阵列310中的目标页的子页的存储位置。当I/O门电路290将修改的码字MCW写入对应于第一体阵列310中的目标页的子页的存储位置时，I/O门电路290可通过将校正的第二数据子单元和写主要数据MD和写奇偶校验数据中的至少一个写入目标页的子页中来降低能耗。当对应于第二数据子单元的存储位置与写主要数据MD待储存的存储位置相同时，I/O门电路290将写主要数据MD和奇偶校验数据写入对应的存储位置。当对应于第二数据子单元的存储位置与写主要数据MD待储存的存储位置不同时，I/O门电路290将写主要数据MD、校正的第二数据子单元和奇偶校验数据写入对应的存储位置。
图9示出图3的半导体存储装置所示的体阵列和误差校正电路。
在图9中，为了方便示出第一体阵列310，然而本文所讨论的与第一体阵列310相关的细节可等同地应用于其他体阵列320、330和340。
参照图9，第一体阵列310的每一页大小为8Kb，该页的每个子页大小为128b。8b的奇偶校验数据储存用于每个子页。来自每个128b的子页的数据和相对应的8b的奇偶校验数据被顺序读取并提供至误差校正电路400。误差校正电路400可使用海明码(Hamming code)进行误差检测和校正。根据示例性实施方式，在读/写操作过程中使用的ECC方法和码字长度也可用于擦除操作。
控制逻辑电路210可响应于外部命令控制擦除操作。例如，擦除操作可响应于新定义的外部命令或响应于已知命令来执行。每个命令由相应的信号组合(例如信号/CS、/RAS、/CAS和/WE的组合设置)定义。例如，相应的信号组合可新定义用于擦除操作(即专用擦除命令)，其中信号/CS、/RAS、/CAS和/WE均被设置为可被存储控制器100和半导体存储装置200a所检测的逻辑高电平和逻辑低电平之一。在这种情况下，用于擦除操作的信号组合可与用于指示存储单元阵列300的读操作的读命令的信号组合进行不同定义。可选地，可响应于已知预定刷新命令例如自动刷新命令或自刷新命令来执行擦除操作。
响应于擦除命令激活页。除了擦除页的一些或全部子页，还读取来自每个子页的数据和相应的奇偶校验数据并将其提供至误差校正电路400。误差校正电路400对上述数据片执行误差检测和校正。经校正误差的数据子单元被选择性地回写至子页上相应的存储位置。
擦除操作所涉及的操作可以多种方式实现。例如，响应于擦除命令激活第一体阵列310的页(即第一页)。可顺序选择激活的页中的至少一个子页。对所选的子页执行擦除操作(通过误差检测/校正和数据写回)。然后，激活的页失效。当接收到另一擦除命令时，激活第一体陈列310的下一页(例如第二页)。
待响应于新定义的擦除命令(即专用擦除命令)而被擦除的子页数量可设置成与待响应于预定义命令而被擦除的子页数量不同。新定义的擦除命令的接收周期可在存储控制器100与半导体存储装置200a之间重新决定。擦除命令可提供至半导体存储装置200a，从而如半导体存储装置200a的规范中限定的，第一体阵列310的所有页在每个刷新周期(例如64ms)被激活至少一次。根据擦除命令的刷新周期可设置为足够长以满足如半导体存储装置200a的规范中限定的刷新周期。擦除命令的周期越长，可选择用于响应于单个擦除命令而被擦除的子页数量越多。
另一方面，当使用预定义命令例如自动刷新命令时，根据半导体存储装置200a的规范定义自动刷新命令的周期。在这种情况下，可选择能够在接收周期内擦除的多个子页，而不限于根据半导体存储装置200a的规范定义的时间周期。例如，当使用新定义的擦除命令时，可响应于单个擦除命令对包括在单页中的所有子页执行擦除操作。另一方面，当使用自动刷新命令时，可响应于单个刷新命令对单个子页执行擦除操作。
图10示出处于擦除模式的图3的半导体存储装置中的误差校正电路和I/O门电路。
参照图10，误差校正电路400包括ECC编码器410和ECC解码器430。I/O门电路290包括开关单元291、写驱动器293和锁存器单元295。I/O门电路290还可包括屏蔽逻辑296。开关单元291可包括图7和图8中的开关291a至291d。I/O门电路290可将从处于擦除模式的存储单元阵列300中的页的子页读取的读码字RCW提供至ECC解码器430。ECC解码器430可使用读码字RCW中的奇偶校验数据校正读码字RCW中的误差位，并可提供校正的码字C_CW至I/O门电路290。I/O门电路290从ECC解码器430接收I/O门电路290校正的码字C_CW并将子码字的校正数据回写至与子页中的子码字相对应的存储位置。
ECC解码器430可响应于擦除模式中的第二控制信号CTL2执行上述擦除操作。
图11示出写操作和读操作中的图3的半导体存储装置中的误差校正电路和I/O门电路。
参照图11，在读操作中，I/O门电路290可将从存储单元阵列300中的页的子页读取的读码字RCW提供至ECC解码器430。ECC解码器430可使用读码字RCW中的奇偶校验数据校正读码字RCW中的误差位，并可将校正的主要数据C_MD提供至数据I/O缓冲器299。
在写操作中，I/O门电路290可将从存储单元阵列300中的页的子页读取的读码字RCW提供至ECC解码器430。ECC解码器430可使用读码字RCW中的奇偶校验数据校正读码字RCW中的误差位，并可将校正的码字C_CW提供至ECC编码器410。ECC编码器410可基于校正的码字C_CW和写主要数据MD生成写奇偶校验数据，并可将修改的码字MCW提供至I/O门电路290。修改的码字MCW可包括写主要数据MD、校正的数据子单元和写奇偶校验数据或写主要数据MD和写奇偶校验数据。写驱动器293可将修改的码字MCW写入对应于目标页的子页的存储位置。
屏蔽逻辑296控制写驱动器293和ECC编码器410以响应于来自屏蔽的写操作中的存储控制器100的数据屏蔽信号DM执行屏蔽的写操作，这可防止主要数据MD的特定子单元写入存储单元阵列300。
图12示出在图7的半导体存储装置中执行的擦除操作。
参照图7、9、10和12，当命令CMD为擦除命令时，如参考数字521指示，从第一体阵列310中的页的子页中读取包括64位的第一数据子单元511、64位的第二数据子单元513和8位的奇偶校验数据PRT的第一码字单元CW，并且第一码字单元CW提供至ECC解码器430。第二数据子单元513可包括误差位ER。如参考数字522指示，ECC解码器430对第一码字单元CW执行ECC解码，校正第二数据子单元513中的误差位ER并提供校正的第二数据子单元513’至I/O门电路290。如参考数字523指示，I/O门电路290可将校正的第二数据子单元513’回写至对应于子页的第二数据子单元513的存储位置，但可基于误差检测屏蔽(阻止)第一数据子单元511回写至存储器以提供码字的部分的选择性回写。
图13示出图8的半导体存储装置中执行的写操作。
参照图8、9、11和13，当命令CMD为写命令时，如参考数字531指示，从第一体阵列310中的页的子页读取包括64位的第一数据子单元511、64位的第二数据子单元513和8位的奇偶校验数据PRT的第一码字单元CW，并且第一码字单元CW提供至ECC解码器430。第二数据子单元513可包括误差位ER。如参考数字532指示，ECC解码器430对第一码字单元CW执行ECC解码，校正第二数据子单元513中的误差位ER并提供校正的第二数据子单元513’至ECC编码器410。如参考数字533指示，ECC编码器410也接收64位的写主数据MD，基于写主数据MD执行ECC编码，生成8位写奇偶校验数据PRT’，并提供包括写主数据MD 511、校正的第二数据子单元513’和写奇偶校验数据PRT’的修改的码字MCW至I/O门电路290。如参考数字534指示，I/O门电路290可将写主数据MD、校正的第二数据子单元513’和写奇偶校验数据PRT’写入对应于子页的存储位置中。
图14示出图8的半导体存储装置中执行的写操作。
参照图8、9、11和14，当命令CMD为写命令时，如参考数字541指示，从第一体阵列310中的页的子页读取包括64位的第一数据子单元511、64位的第二数据子单元513和8位的奇偶校验数据PRT的第一码字单元CW，并且第一码字单元CW提供至ECC解码器430。第一数据子单元511可包括误差位ER。如参考数字542指示，ECC解码器430对第一码字单元CW执行ECC解码，校正第一数据子单元511中的误差位ER并提供校正的第一数据子单元511’和第二数据子单元513至ECC编码器410。ECC编码器410也接收64位的写主数据MD。如参考数字543指示，因为校正的第一数据子单元511’的存储位置与写主数据MD要存入的存储位置相同，ECC编码器410基于写主数据和第二数据单元513生成8位写奇偶校验数据PRT’，并提供包括写主数据MD、第二数据单元64和写奇偶校验数据PRT’的修改的码字MCW至I/O门电路290。如参考数字544指示，I/O门电路290将写主数据MD和写奇偶校验数据PRT’写入对应于目标页的子页的存储位置中。在这种情况下，第二数据子单元513(不包括误差位)不写入相应的存储位置，这可通过消除码字的一部分的多余回写而在写操作期间降低能耗。
图15示出图10中的误差校正电路中的ECC编码器。
参照图15，ECC编码器410可包括奇偶校验发生器411。奇偶校验发生器411在写操作中对写数据WMD执行ECC编码以生成奇偶校验数据PRT并提供包括写数据WMD和奇偶校验数据PRT的码字CW至I/O门电路290。
图16示出图10中的误差校正电路中的ECC解码器。
参照图16，ECC解码器430可包括校验位生成器431、综合(syndrome)生成器433和数据校正器435。
校验位生成器431可基于读数据RMD生成校验位CHB。综合生成器433可基于对基于读数据RMD的校验位CHB与包括在读码字中的奇偶校验数据PRT的比较，生成综合数据SDR。综合数据SDR可表明读数据RMD是否包括至少一个误差位，还可表明误差位的位置。数据校正器435可基于综合数据SDR校正读数据RMD中的误差位，可在擦除模式中提供校正的码字C_CW至I/O门电路290并可在读操作中提供校正的主数据C_MD至数据I/O缓冲器299。
图17是示出根据示例性实施方式的操作半导体存储装置的方法的流程图。
参照图2、3、7、9、10、12及15至17，在操作包括存储单元阵列300和误差校正电路400的半导体存储装置200a的方法中，半导体存储装置200a从存储控制器100接收第一命令(S610)。
命令解码器211解码第一命令。当第一命令是擦除命令时，从存储单元阵列300的体阵列310中的存储单元的页选择至少一个子页，响应于第一命令从所选子页读取包括至少两个子单元511和513和奇偶校验数据的第一数据单元CW(S620)。
误差校正电路400中的ECC解码器430生成综合数据SDR(S630)并确定第一数据单元CW是否具有至少一个误差位(S640)。也就是说，综合生成器433通过确定校验位CHB和奇偶校验数据的对应位是否彼此相同来生成综合数据SDR。当综合数据SDR的至少一个位不为“0”时，第一数据单元CW具有误差位。
当第一数据单元CW具有误差位时(S640中的是)，ECC解码器430基于综合数据确定误差位的位置(S650)，并使用第一数据单元CW的奇偶校验数据PRT校正子单元513的误差位(S660)。I/O门电路290将校正的数据子单元513’回写至对应于体阵列310中子页的数据子单元513的存储位置(S670)。
当擦除操作完成时，或当第一数据单元CW不具有误差位时(S640中的否)，半导体存储装置200a从存储控制器接收第二命令(S680)。
如上所述，控制逻辑电路210可响应于外部命令控制擦除操作。例如，擦除操作可响应于新定义的外部命令或响应于已知命令执行。每个命令可通过相应的信号组合定义(例如，信号/CS、/RAS、/CAS和/WE的组合设置)。例如，如可被存储控制器100和半导体存储装置200a检测到，相应的信号组合可通过各自设置为逻辑高电平和逻辑低电平之一的信号/CS、/RAS、/CAS和/WE新定义用于擦除操作(即专用的擦除命令)。在这种情况下，用于擦除操作的信号组合可定义为不同于用于指示存储单元阵列300的读操作的读命令的信号组合。可选地，擦除操作可响应于已知预定义的刷新命令执行，比如自动刷新命令或自刷新命令。
当使用比如自动刷新命令的预定义的命令时，第一体阵列310的页(即第一页)响应于擦除命令被激活。激活的页中的至少一个子页可被顺序选择。在选择的子页上进行擦除操作(带有误差检测/校正和数据回写)。然后，激活的页失效。当接收另一擦除命令时，激活第一体阵列310的下一页(例如第二页)。
当使用新定义的擦除命令时，可响应于单个擦除命令对单页中包括的所有子页执行擦除操作。另一方面，当使用自动刷新命令时，可响应于单个刷新命令对单个子页执行擦除操作。
图18示出根据示例性实施方式的操作半导体存储装置的方法的流程图。
参照图2、3、8、9、11、13至16及18，在操作包括存储单元阵列300和误差校正电路400的半导体存储装置200a的方法中，半导体存储装置200a从存储控制器100接收第一命令(S705)。
命令解码器211解码第一命令。当第一命令是擦除命令时，从存储单元阵列300的体阵列310中的存储单元的页选择至少一个子页，响应于第一命令从所选子页读取包括至少两个子单元511和513和奇偶校验数据的第一数据单元CW(S710)。
误差校正电路400中的ECC解码器430生成综合数据SDR(S720)并确定第一数据单元CW是否具有至少一个误差位(S730)。当第一数据单元CW具有误差位(S730中的是)时，ECC解码器430基于综合数据确定误差位的位置(S740)，并使用第一数据单元CW的奇偶校验数据PRT校正子单元511的误差位(S750)。ECC解码器430将校正的第一数据单元提供至ECC编码器410。
ECC编码器410基于校正的第一数据单元及写数据WMD修改码字(S760)，并基于修改的码字生成写奇偶校验数据(S770)。ECC解码器410将至少包括写数据和写奇偶校验数据的修改的码字提供至I/O门电路290，I/O门电路290将修改的码字回写入对应于体阵列310中子页的相应存储位置(S780)。也就是说，I/O门电路290可将写数据、校正的数据子单元和写奇偶校验数据或写数据和写奇偶校验数据写入对应于体阵列310中子页的存储位置中。
当擦除操作完成时，或当第一数据单元CW不具有误差位时(S730中的否)，半导体存储装置200a从存储控制器接收第二命令(S790)。
在图17和18中，第一数据单元的大小可对应于半导体存储装置200a的码字单元的大小，第一数据子单元和第二数据子单元各自的大小可对应于在半导体存储装置200a的读操作和写操作中预取的数据的大小。
图19是示出根据示例性实施方式的半导体存储装置的结构图。
参照图19，半导体存储装置600可包括第一半导体集成电路层LA1至第k半导体集成电路层Lak(k为等于或大于3的整数)，其中最下方的第一半导体集成电路层LA1假设为接口或控制芯片，其他半导体集成电路层LA2至第k半导体集成电路层LAk假设为包括磁芯存储芯片的从芯片。第一半导体集成电路层LA1至第k半导体集成电路层LAk可通过布置在其之间的硅通孔(TSV)传送或接收信号。最下方的第一半导体集成电路层LA1作为接口或控制芯片可通过在外表面上形成的传导结构与外部存储控制器通信。半导体存储装置600的结构和操作的将通过主要采用第一半导体集成电路层LA1或610作为接口或控制芯片以及第k半导体集成电路层LAk或620作为从芯片进行描述。
第一半导体集成电路层610可包括用于驱动设置在第k半导体集成电路层620中的存储区域621的各种外围电路。例如，第一半导体集成电路层610可包括用于驱动存储器字线的行(X)—驱动器6101、用于驱动存储器位线的列(Y)—驱动器6102、用于控制数据输入/输出的数据输入/输出单元(Din/Dout)6103、用于从外部接收命令CMD并缓存命令CMD的命令缓冲器(CMD)6104以及用于从外部接收地址并缓存地址的地址缓冲器(ADDR)6105。存储区域621可包括多个体阵列，其中如参照图3所述布置有多个存储单元。
第一半导体集成电路层610还可包括控制逻辑(电路)6107。控制逻辑6107可访问存储区域621，并可基于来自存储控制器的命令生成用于访问存储区域621的控制信号。
第k半导体集成电路层620可包括误差校正电路622，误差校正电路622对待储存于存储区域621中的数据执行ECC编码，并对从存储区域621读取的数据执行ECC解码。在擦除模式中，误差校正电路622可执行擦除操作，在擦除操作中从存储区域621中的激活的页中的多个子页中选择出的子页读取包括第一数据子单元、第二数据子单元和奇偶校验数据的第一数据单元，通过使用奇偶校验数据校正包括误差位的第二数据子单元并将校正的第二数据子单元回写至对应于子页中的第二数据子单元的存储位置，但可阻止不包括误差的数据部分(第一数据子单元)写入。因此，半导体存储装置200a可在执行擦除操作时降低能耗。
图20示出了根据示例性实施方式的包括半导体存储装置的存储系统。
参照图20，存储系统700可包括存储模块710和存储控制器720。存储模块710可包括安装在模块板上的至少一个半导体存储装置730。半导体存储装置730可采用图3的半导体存储装置200a。例如，半导体存储装置730可构造为DRAM芯片或MRAM芯片。此外，半导体存储装置730可包括半导体芯片堆叠。在这种情况下，半导体芯片可包括至少一个主芯片731和至少一个从芯片732。在半导体芯片之间传递的信号可通过硅通孔TSV发生。
主芯片731和从芯片732可采用图3的半导体存储装置200a。因此，主芯片731和从芯片732中每一个可包括如参照图2至图17所描述的存储单元阵列和误差校正电路。在擦除模式中，误差校正电路可执行擦除操作，在擦除操作中从存储单元阵列中的激活的页中的多个子页中选择出的子页读取包括第一数据子单元、第二数据子单元和奇偶校验数据的第一数据单元，通过使用奇偶校验数据校正包括误差位的第二数据子单元并将校正的第二数据子单元回写至对应于子页中的第二数据子单元的存储位置，但可阻止没有误差的数据写入。因此，存储系统700可在执行擦除操作时降低能耗。
此外，在本发明构思的实施方式中，半导体存储装置730中设置了三维(3D)存储阵列。3D存储阵列单片地形成在存储单元阵列的一个或多个物理层级中，该存储单元具有布置在硅衬底之上的有源区和与那些存储单元的操作相关的电路，而不论此种相关电路是否位于上述衬底之上或之内。术语“单片的”意为阵列的每个层级的层直接放置在阵列每个下面层级的层之上。以下通过引用并入本文的专利文件描述了用于3D存储阵列的适当配置，其中三维存储阵列配置为多个层级，带有在层级间共享的字线和/或位线：第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号美国专利和第2011/0233648号美国专利公开，其全部内容通过引用并入本文。
存储模块710可通过系统总线与存储控制器720通信。可通过系统总线在存储模块710和存储控制器720之间传送和接收主要数据MD、命令CMD/地址ADDR和时钟信号CLK。
图21是示出根据示例性实施方式的包括半导体存储装置的计算系统的框图。
参照图21，计算系统1100可包括处理器1110、输入/输出集线器(IOH)1120、输入/输出控制器集线器(ICH)1130、至少一个存储模块1140和显卡1150。在一些实施方式中，计算系统1100可为个人计算机(PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、数字电视、机顶盒、音乐播放器、便携式游戏机、导航系统等。
处理器1110可执行各种计算功能，比如执行特定软件用于执行特定计算或任务。例如，处理器1110可为微处理器、中央处理单元(CPU)、数字信号处理器等等。在一些实施方式中，处理器1110可包括单核或多核。例如，处理器1110可为多核处理器，比如双核处理器、四核处理器、六核处理器等。虽然图21示出了包括一个处理器1110的计算系统1100，在一些实施方式中，计算系统1100可包括多个处理器。处理器1110可包括内部或外部高速缓冲存储器。
处理器1110可包括用于控制存储模块1140操作的存储控制器1111。处理器1110中包括的存储控制器1111可称为集成存储控制器(IMC)。存储控制器1111和存储模块1140之间的存储接口可借助包括多个信号线的单通道实现，或可借助多通道实现，其每一个都与至少一个存储模块1140耦合。在一些实施方式中，存储控制器1111可位于输入/输出集线器1120内，其可称为存储控制集线器(MCH)。
存储模块1140可包括储存由存储控制器1111提供的数据的多个半导体存储装置。多个半导体存储装置的每一个都可采用图3的半导体存储装置200a。因此，多个半导体存储装置的每一个都可包括如参照图2至图17所述的存储单元阵列和误差校正电路。误差校正电路可如上所述地执行擦除操作，多个半导体存储装置中的每一个可在执行擦除操作时降低能耗。
输入/输出集线器1120可管理在处理器1110和装置之间的数据传送，比如显卡1150。输入/输出集线器1120可通过各种接口耦合至处理器1110。例如，处理器1110和输入/输出集线器1120之间的接口可为前端总线(FSB)、系统总线、超传送、闪电数据传送(LDT)、快速通道互联(QPI)、通用系统接口(CSI)等。虽然图21示出了包括一个输入/输出集线器1120的计算系统1100，但在一些实施方式中，计算系统1100可包括多个输入/输出集线器。
输入/输出集线器1120可为装置提供各种接口。例如，输入/输出集线器1120可提供加速图形端口(AGP)接口、快速外围部件接口(PCIe)、通信流架构(CSA)接口等。
显卡1150可通过AGP或PCIe耦合至输入/输出集线器1120。显卡1150可控制用于显示图像的显示装置。显卡1150可包括用于处理图像数据的内部处理器和内部半导体存储装置。在一些实施方式中，输入/输出集线器1120可包括连同或代替在输入/输出集线器1120外的显卡1150的内部图形装置。输入/输出集线器1120中包括的图形装置可称为集成显卡。此外，包括内部存储控制器和内部图形装置的输入/输出集线器1120可称为图形和存储控制器集线器(GMCH)。
输入/输出控制器集线器1130可执行数据缓冲和接口仲裁以高效运行各种系统接口。输入/输出控制器集线器1130可通过内部总线耦合至输入/输出集线器1120，比如直接媒体接口(DMI)、集线器接口、企业南桥接口(ESI)、PCIe等。输入/输出控制器集线器1130可为外围装置提供各种接口。例如，输入/输出控制器集线器1130可提供通用串行总线(USB)端口、串行高级技术附件(SATA)端口、通用输入/输出(GPIO)、低引脚数(LPC)总线、串行外围接口(SPI)、PCI、PCIe等。
在一些实施方式中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130可实现为单独芯片组或单独集成电路。在一些实施方式中，处理器1110、输入/输出集线器1120和输入/输出控制器集线器1130的至少两者可实现为单独芯片组。
本发明构思的方面可应用于使用半导体存储装置的系统。例如，本发明构思的方面可应用于如下系统，比如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统或其他这样的电子装置。
上文仅对示例性实施方式进行说明，而非理解为对其的限制。虽然已描述了一些示例性实施方式，但本领域技术人员将很容易地领会，能够在示例性实施方式中做出许多修改而实质上不背离本发明构思的新颖教导和优点。因此，所有这些修改都包括在如权利要求所限定的本发明的构思的范围内。

Claims (18)

1.一种操作包括存储单元阵列和误差校正电路的半导体存储装置的方法，所述方法包括：
响应于从外部存储控制器接收的第一命令，选择所述存储单元阵列中的存储单元的页的至少一个子页；
从所述子页读取包括至少两个数据子单元和奇偶校验数据的第一数据单元，其中所述至少两个数据子单元包括第一数据子单元和第二数据子单元，所述第一数据子单元读取自所述子页的第一存储位置，所述第二数据子单元读取自所述子页的第二存储位置；
在所述误差校正电路中确定所述第一数据单元是否包括误差位；
当所述第一数据单元在所述第二数据子单元中包括误差位时，在所述误差校正电路中使用所述第一数据单元的奇偶校验数据校正所述误差位以提供校正的第二数据子单元；
将校正的第二数据子单元回写至所述子页的所述第二存储位置，其中所述第一数据单元的大小对应于所述半导体存储装置的码字单元的大小，所述第一数据子单元和所述第二数据子单元的各自的大小对应于在所述半导体存储装置的读操作和写操作中预取的数据大小；以及
其中，所述第一数据子单元和所述数据第二子单元的每个的大小小于所述码字单元的大小。
2.根据权利要求1所述的方法，还包括：
在回写校正的第二数据子单元后从所述外部存储控制器接收第二命令。
3.根据权利要求1所述的方法，其中确定所述第一数据单元是否包括误差位是由所述误差校正电路通过基于所述第一数据单元生成综合数据来执行的。
4.根据权利要求1所述的方法，其中所述第一命令对应于擦除命令，所述擦除命令通过使用与对应于指示所述半导体存储装置的读操作的读命令的信号不同的信号被编码。
5.根据权利要求4所述的方法，其中所述存储单元阵列包括多个体阵列，每个体阵列包括所述存储单元的多个页，每个页包括多个子页，以及
其中所述存储单元的所述多个页之一响应于所述第一命令被激活以提供激活的体，以及
校正的子单元数据被回写入对应于激活的页中至少两个子页的存储位置中。
6.根据权利要求1所述的方法，其中所述第一命令是根据指定频率接收的，
其中所述存储单元阵列包括多个体阵列，每个体阵列包括存储单元的多个页，以及
其中响应于接收所述第一命令以所述指定频率顺序激活所述存储单元的多个页，并且顺序选择所激活的页中的多个子页。
7.根据权利要求1所述的方法，其中所述第一命令对应于指示所述半导体存储装置的刷新操作的刷新命令。
8.根据权利要求7所述的方法，其中所述存储单元阵列包括多个体阵列，并且每个体阵列包括存储单元的多个页，以及
其中响应于所述刷新命令激活存储单元的多个页之一，校正的数据子单元被回写至对应于所激活的页中的一个子页的存储位置。
9.一种半导体存储装置，包括：
包括多个体阵列的存储单元阵列，每个体阵列都具有存储单元的多个页；
控制逻辑电路，配置为解码来自外部存储控制器的命令以生成控制信号；以及
误差校正电路，配置为对取自所述存储单元阵列的读取数据执行误差校正码(ECC)解码，
其中所述控制逻辑电路配置为响应于从所述外部存储控制器接收的第一命令选择所述多个页中的页的子页，并且配置为从所述子页读取包括至少两个数据子单元和奇偶校验数据的第一数据单元，其中所述至少两个数据子单元包括第一数据子单元和第二数据子单元，所述第一数据子单元读取自所述子页的第一存储位置而且所述第二数据子单元读取自所述子页的第二存储位置，并且配置为确定所述第一数据单元是否包括误差位，
当所述第一数据单元在所述第二数据子单元中包括所述误差位时，校正所述误差位以提供校正的第二数据子单元，
将校正的第二数据子单元回写至所述子页的第二存储位置，将校正的第二数据子单元回写至所述子页的所述第二存储位置，其中所述第一数据单元的大小对应于所述半导体存储装置的码字单元的大小，所述第一数据子单元和所述第二数据子单元的各自的大小对应于在所述半导体存储装置的读操作和写操作中预取的数据大小；以及
其中，所述第一数据子单元和所述数据第二子单元的每个的大小小于所述码字单元的大小。
10.根据权利要求9所述的半导体存储装置，其中所述存储单元阵列包括三维存储单元阵列，并且每个体阵列包括多个动态存储单元或多个电阻型存储单元。
11.一种从包括存储单元阵列和误差校正电路的半导体存储装置擦除误差的方法，所述方法包括：
访问所述存储单元阵列的页以提供包括能够单独写入所述存储单元阵列的页的子单元的数据，并且提供配置为检测和校正所述数据中的误差位的奇偶校验数据；
响应于确定所选数据子单元包括可校正误差，选择性地实现所选数据子单元的回写，其中，所述子单元的大小对应于在所述半导体存储装置的读操作和写操作中预取的数据大小；以及
其中，所述子单元的每个的大小小于所述半导体存储装置的码字单元的大小。
12.根据权利要求11所述的方法，其中选择性地实现回写包括：
检测作为所选子单元的第一数据子单元中的可校正误差；
校正所述可校正误差以提供校正的数据；以及
将所述校正的数据回写至所述存储单元阵列的页。
13.根据权利要求12所述的方法，其中将校正的数据回写至存储单元阵列的页还包括：
接收写数据作为第二数据子单元，以用于与所述第一数据子单元组合以提供修改的数据；
使用所述修改的数据来生成修改的奇偶校验数据；以及
写入所述修改的数据和所述修改的奇偶校验数据以替换所述数据。
14.根据权利要求11所述的方法，其中选择性地实现回写包括：
检测作为所选子单元的第一数据子单元中无误差；以及
作为所述误差擦除操作的一部分，阻止将所述第一数据子单元回写至所述存储单元阵列的页。
15.根据权利要求14所述的方法，其中阻止将所述第一数据子单元回写至所述存储单元阵列的页还包括：
接收写数据作为第二数据子单元，以用于与所述第一数据子单元组合以提供修改的数据；
使用所述修改的数据来生成修改的奇偶校验数据；以及
写入所述第二数据子单元和所述修改的奇偶校验数据。
16.根据权利要求15所述的方法，还包括：
阻止所述第一数据子单元与所述第二数据子单元和所述修改的奇偶校验数据被一起写入。
17.根据权利要求11所述的方法，其中访问所述存储单元阵列的页包括在从主机接收写操作之后，作为后台进程访问所述存储单元阵列的页。
18.根据权利要求11所述的方法，其中访问所述存储单元阵列的页包括当从主机接收擦除命令时，访问所述存储单元阵列的页。
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