JP2018160166A - メモリシステム及び抵抗変化型メモリ - Google Patents

メモリシステム及び抵抗変化型メモリ Download PDF

Info

Publication number
JP2018160166A
JP2018160166A JP2017057791A JP2017057791A JP2018160166A JP 2018160166 A JP2018160166 A JP 2018160166A JP 2017057791 A JP2017057791 A JP 2017057791A JP 2017057791 A JP2017057791 A JP 2017057791A JP 2018160166 A JP2018160166 A JP 2018160166A
Authority
JP
Japan
Prior art keywords
memory
data
resistance change
signal
change type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017057791A
Other languages
English (en)
Inventor
清水　直樹
Naoki Shimizu
直樹 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017057791A priority Critical patent/JP2018160166A/ja
Priority to US15/703,207 priority patent/US10452475B2/en
Publication of JP2018160166A publication Critical patent/JP2018160166A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Detection And Correction Of Errors (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】動作特性を向上する。【解決手段】実施形態のメモリシステムは、第１のデータを保持するメモリセルと、第１のデータ内のエラーの検出及び訂正が可能なＥＣＣ回路とを含む抵抗変化型メモリと、抵抗変化型メモリの動作を制御するコントローラと、を含む。抵抗変化型メモリに対する読み出し動作時において、メモリセルからの前記第１のデータがエラーを含む場合、抵抗変化型メモリは、エラーが訂正された第２のデータＤＵと第１の信号Ｚ１とをコントローラに送信し、コントローラは、第１の信号Ｚ１に基づいて、制御信号ＤＭと書き込みコマンドＷＲとを、抵抗変化型メモリに送信する。抵抗変化型メモリは、制御信号ＤＭと書き込みコマンドＷＲに基づいて、第２のデータを、メモリセルに書き込む。【選択図】 図５

Description

本発明の実施形態は、メモリシステム及び抵抗変化型メモリに関する。
近年、メモリ素子に抵抗変化素子を用いた抵抗変化型メモリが、新たなメモリデバイスとして注目されている。
特開２０１３−２５８３５号公報 特開２０１３−２００９０４号公報
メモリの動作特性を向上する。
実施形態のメモリシステムは、第１のデータを保持するメモリセルと、前記第１のデータ内のエラーの検出及び訂正が可能なＥＣＣ回路とを含む抵抗変化型メモリと、前記抵抗変化型メモリの動作を制御するコントローラと、を含み、前記抵抗変化型メモリに対する読み出し動作時において、前記メモリセルからの前記第１のデータがエラーを含む場合、前記抵抗変化型メモリは、前記エラーが訂正された第２のデータと第１の信号とを前記コントローラに送信し、前記コントローラは、前記第１の信号に基づいて、制御信号と書き込みコマンドとを、前記抵抗変化型メモリに送信し、前記抵抗変化型メモリは、前記制御信号と前記書き込みコマンドとに基づいて、前記第２のデータを、前記メモリセルに書き込む。
実施形態のメモリシステムの構成例を示す模式図である。 実施形態の抵抗変化型メモリの内部構成の一例を示す図である。 実施形態の抵抗変化型メモリの内部構成の一例を示す図である。 実施形態の抵抗変化型メモリのメモリ素子の構造例を示す図である。 第１の実施形態のメモリシステム及び抵抗変化型メモリの動作例を示す図である。 第１の実施形態の抵抗変化型メモリの具体例を説明するための図である。 第１の実施形態の抵抗変化型メモリの具体例を説明するための図である。 第１の実施形態の抵抗変化型メモリの具体例を説明するための図である。 第１の実施形態の抵抗変化型メモリの具体例を説明するための図である。 第２の実施形態の抵抗変化型メモリの動作例を説明するため図である。 第３の実施形態の抵抗変化型メモリの動作例を説明するため図である。 第４の実施形態の抵抗変化型メモリの動作例を説明するため図である。
［実施形態］
図１乃至図１２を参照して、実施形態のメモリシステム及び抵抗変化型メモリについて、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
（１）第１の実施形態
図１乃至９を参照して、第１の実施形態のメモリシステム及び抵抗変化型メモリについて、説明する。
（ａ） 構成例
図１乃至図４を参照して、第１の実施形態のメモリシステム及び抵抗変化型メモリの構成例について、説明する。
図１は、本実施形態のメモリシステムを説明するための模式図である。
図１に示されるように、メモリシステム９９０は、抵抗変化型メモリ１とメモリコントローラ９とを、少なくとも含む。
抵抗変化型メモリ１は、データを記憶できる。抵抗変化型メモリ１は、複数の端子（パッド又はピン）８１，８２，８３，８９を含む。端子８１，８２，８３，８９は、抵抗変化型メモリ１とメモリコントローラ９との間の各種の信号の送受信に用いられる。
例えば、端子８１は、信号ＣＡの受信に用いられる。信号ＣＡは、コマンドＣＭＤ及びアドレスＡＤＲを含む。端子８２，８３は、各種の制御信号ＣＮＴ，ＤＭの送受信に用いられる。例えば、端子８３は、データマスク信号ＤＭの送受信に用いられる。端子８９は、データＤＱの送受信に用いられる。データＤＱ（ＤＱ＜０：ｎ＞）は、抵抗変化型メモリ１とメモリコントローラ９との間で、転送される。
抵抗変化型メモリ１は、端子８１，８２，８３，８９に接続された配線を介して、メモリコントローラ９に電気的に接続されている。
メモリコントローラ９は、ホストデバイス９９９からの要求に基づいて、抵抗変化型メモリ１の動作を制御する。
メモリコントローラ９は、プロセッサ９０を含む。
プロセッサ９０は、ホストデバイス９９９からの要求に応じて、メモリコントローラ９０の内部回路（機能部）の制御、及び、各種の計算処理などを実行する。
プロセッサ９０は、例えば、レジスタ９９を含む。レジスタ９９は、例えば、プロセッサ９０内で生成されたデータ、抵抗変化型メモリ１からのデータ、抵抗変化型メモリ１の管理情報（例えば、アクセス履歴）を、一時的に保持できる。
例えば、メモリコントローラ９は、通常ルーチン制御回路９１及び割り込みルーチン制御回路９２を含む。プロセッサ９０は、通常ルーチン制御回路９１及び割込みルーチン制御回路９２の動作を制御できる。
通常ルーチン制御回路９１は、ホストデバイス９９９からの要求に応じた動作を抵抗変化型メモリ１に所定の順序で実行させるための計算処理及び制御を、行う。
割込みルーチン制御回路９２は、メモリコントローラ９及び抵抗変化型メモリの動作状況に応じて、通常ルーチンの動作に対する動作の割り込み処理のための計算処理及び制御を、行う。
例えば、メモリコントローラ９は、抵抗変化型メモリ１の動作を制御するために、他のメモリデバイス７内の情報を用いてもよい。例えば、メモリデバイス７は、メモリシステム９９０内のＤＲＡＭである。
メモリデバイス７は、抵抗変化型メモリ１内のデータ／アドレスの管理テーブル、抵抗変化型メモリ１内のアドレス（メモリセル）に対するアクセス履歴などの各種の情報を保持する。
尚、メモリデバイス７は、メモリシステム９９０の外部（例えば、ホストデバイス）に設けられてもよいし、メモリコントローラ９の内部に設けられてもよい。メモリデバイス７は、ＤＲＡＭ以外のメモリ（例えば、フラッシュメモリ又はＳＲＡＭ）でもよい。
メモリシステム９９０は、配線、コネクタ、ピン、パッド、ケーブル及び無線通信のうち少なくとも１つを用いて、ホストデバイス９９９に接続されている。
メモリコントローラ９とホストデバイス９９９との間のデータ転送は、例えば、あるインターフェイス規格に基づいて、実行される。
ホストデバイス９９９は、抵抗変化型メモリ１に対するデータの書き込み、及び、抵抗変化型メモリ１からのデータの読み出しを、メモリコントローラ９に要求する。
例えば、ホストデバイス９９９は、デジタルカメラ、スマートフォン、フューチャーフォン、ゲーム機器、サーバ、ＰＣ及びプロセッサなどの中から選択される少なくとも１つである。
尚、抵抗変化型メモリ１は、メモリコントローラ９によって制御されること無しに、各種の信号及びコマンドに基づいて、ホストデバイス９９９によって直接制御されてもよい。また、抵抗変化型メモリ１は、メモリコントローラ９の内部又はホストデバイス９９９の内部に設けられてもよい。
図２は、本実施形態の抵抗変化型メモリ１の内部構成を説明するための模式図である。
本実施形態において、抵抗変化型メモリは、以下の回路１０〜１９を含む。
図２に示されるように、抵抗変化型メモリ１は、メモリセルアレイ１０を含む。
メモリセルアレイ１０は、複数のメモリセルＭＣを含む。抵抗変化型メモリ１において、メモリセルＭＣは、メモリ素子（データ保持部）としての抵抗変化素子を有する。
コマンド・アドレスラッチ回路１１Ａは、メモリコントローラ９（又はホストデバイス９９９）からのコマンドＣＭＤ及びアドレスＡＤＲを、一時的に保持する。
入出力回路（以下では、Ｉ／Ｏ回路とも表記される）１１Ｂは、抵抗変化型メモリ１の動作タイミングに応じたデータＤＱの入出力が可能なような、メモリコントローラ９（又はホストデバイス９９９）からのデータ、及び、メモリセルアレイ１０からのデータを、一時的に保持する。
デコード回路１２は、コマンド・アドレスラッチ回路１１Ａから供給されたアドレスＡＤＲをデコードする。デコード回路１２は、ロウデコーダ及びカラムデコーダを含む。例えば、ロウデコーダは、ページデコーダを含む。
ロウ制御回路１３Ａは、アドレスＡＤＲのロウアドレスのデコード結果に基づいて、メモリセルアレイ１０のロウを選択する。
カラム制御回路１３Ｂは、アドレスＡＤＲのカラムアドレスのデコード結果に基づいて、メモリセルアレイ１０のカラムを選択する。
読み出し回路（読み出し制御回路ともよばれる）１４は、メモリセルアレイ１０からデータを読み出す。読み出し回路１４は、カラム制御回路１３Ｂを介して、メモリセルアレイ１０に接続されている。読み出し回路１４は、例えば、センスアンプ回路、読み出しドライバ及び読み出し制御信号生成回路などを含む。
書き込み回路（書き込み制御回路ともよばれる）１５は、メモリセルアレイ１０にデータを書き込む。書き込み回路１５は、カラム制御回路１３Ｂを介して、メモリセルアレイ１０に接続されている。書き込み回路１５は、例えば、書き込みドライバ／シンカ及び書き込み制御信号生成回路などを含む。
ＥＣＣ（Error checking and correcting）回路１６は、書き込まれるべきデータに対して、パリティを付加する。パリティが付加されたデータが、書き込み回路１５によって、メモリセルアレイ１０に書き込まれる。ＥＣＣ回路１６は、パリティに基づいてシンドロームを生成し、メモリセルアレイ１０から出力されたデータに対するエラーの検出処理を行う。データ内にエラーが存在している場合において、ＥＣＣ回路１６は、検出されたエラーを訂正する。
ページバッファ回路（データ保持回路）１７は、ＥＣＣ回路１６からのデータ（メモリセルアレイ１０から読み出されたデータ）、及び、Ｉ／Ｏ回路１１Ｂからのデータ（メモリセルアレイ１０に書き込まれるべきデータ）を一時的に保持できる。ページバッファ回路１７は、例えば、１ページ分のデータサイズのデータを、保持できる。
電圧生成回路１８は、データの書き込み（書き込み動作）及びデータの読み出し（読み出し動作）に用いられる各種の電圧を生成する。電圧生成回路１８は、各種の電圧を生成するために、抵抗変化型メモリ１の外部（例えば、メモリコントローラ９又はホストデバイス９９９）から供給された電圧を用いる。例えば、電圧生成回路１８は、書き込みパルスジェネレータ及び読み出しパルスジェネレータを少なくとも含む。
シーケンサ１９は、制御信号ＣＮＴ，ＤＭ及びコマンドＣＭＤに基づいて、上述の各回路の動作を制御する。シーケンサ１９は、メモリセルアレイ１０に対する書き込み動作及び読み出し動作を制御できる。尚、制御信号ＣＮＴ，ＤＭは、ラッチ回路（図示せず）に一時的に保持されてもよい。
例えば、抵抗変化型メモリ１は、メモリの制御単位として、複数のバンクＢＮＫを含む。各バンクＢＮＫは、メモリセルアレイ（サブアレイ）１０、ロウ制御回路１３Ａ、カラム制御回路１３Ｂ、読み出し回路１４及び書き込み回路１５を少なくとも含む。例えば、２以上のバンクＢＮＫは、並列（実質的に同時）に動作可能である。例えば、アドレスＡＤＲ内に、バンクアドレスが含まれる。これによって、複数のバンクＢＮＫの中から１つのバンクが、選択可能になる。
図２の例では、ＥＣＣ回路１６及びページバッファ回路１７が、各バンクＢＮＫに対して設けられている。
例えば、シーケンサ１９は、複数のバンクＢＮＫに共有される。シーケンサ１９は、複数のバンクＢＮＫの動作を制御できる。
図３は、本実施形態の抵抗変化型メモリのメモリセルアレイの内部構成を説明するための等価回路図である。
図３に示されるように、複数のメモリセルＭＣは、メモリセルアレイ１０内に、アレイ状に配列されている。
複数のワード線ＷＬ（ＷＬ＜０＞，ＷＬ＜１＞，・・・，ＷＬ＜ｎ−１＞）は、メモリセルアレイ１０内に設けられている。
複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｍ−１＞），ｂＢＬ（ｂＢＬ＜０＞，ｂＢＬ＜１＞，・・・，ｂＢＬ＜ｍ−１＞）が、メモリセルアレイ１０内に設けられている。
Ｘ方向に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続されている。
アドレスＡＤＲのデコード結果に基づいて、ワード線ＷＬの活性化及び非活性化が制御される。これによって、メモリセルアレイ１０のロウに関して、アドレスＡＤＲに対応するメモリセルＭＣが選択される。
Ｙ方向に配列された複数のメモリセルＭＣは、共通のビット線ＢＬ，ｂＢＬに接続されている。以下において、メモリセルＭＣに接続された２つのビット線ＢＬ，ｂＢＬの組は、ビット線対ともよばれる。また、ビット線対の２つのビット線ＢＬ，ｂＢＬのうち一方のビット線（例えば、ビット線ｂＢＬ）は、説明の区別化のために、ソース線ともよばれる。
例えば、メモリセルアレイ１０は、階層ビット線方式を有する。この場合において、メモリセルアレイ１０内に、グローバルビット線ＧＢＬ，ｂＧＢＬが、設けられている。各グローバルビット線ＧＢＬ，ｂＧＢＬに、複数のスイッチ素子（例えば、電界効果トランジスタ）Ｍ１（Ｍ１＜０＞，Ｍ１＜１＞，・・・，Ｍ１＜ｍ−１＞），Ｍ２（Ｍ２＜０＞，Ｍ２＜１＞，・・・，Ｍ２＜ｍ−１＞）が接続されている。
複数のビット線ＢＬのそれぞれは、対応するスイッチ素子Ｍ１を介して、グローバルビット線ＧＢＬに接続される。複数のビット線ｂＢＬのそれぞれは、対応する複数のスイッチ素子Ｍ２を介して、グローバルビット線ｂＧＢＬに接続されている。
アドレスＡＤＲのデコード結果に基づいて、スイッチ素子Ｍ１，Ｍ２の活性化（オン）及び非活性化（オフ）が制御される。これによって、メモリセルアレイ１０のカラムに関して、アドレスＡＤＲに対応するメモリセルＭＣが選択される。
例えば、グローバルビット線ＧＢＬ，ｂＢＬのそれぞれに、書き込みドライバ／シンカ１５０，１５１が接続されている。データの書き込み動作時において、２つの書き込みドライバ／シンカ１５０，１５１のうち、一方がドライバとして機能し、他方がシンカとして機能する。書き込みドライバ／シンカ１５０，１５１は、メモリセルＭＣに対するデータの書き込み方式に応じて、電圧源及び電流源のうち少なくとも一方を有する。
グローバルビット線ＧＢＬに、読み出しドライバ１４０が接続されている。グローバルビット線ｂＧＢＬに、センスアンプ回路１４１が接続されている。
読み出しドライバ１４０は、メモリセルＭＣに対するデータの読み出し方式に応じて、電流源又は電圧源を含む。センスアンプ回路１４１は、メモリセルＭＣからの出力に起因する電流の電流値又はあるノードの電位変動をセンスし、センス結果の信号を増幅する。
各メモリセルＭＣは、メモリ素子１００とセルトランジスタ２００とを含む。
メモリ素子１００の一方の端子（一端）は、ビット線ＢＬに接続されている。メモリ素子１００の他方の端子（他端）は、セルトランジスタ２００の一方の端子（ソース／ドレインの一方）に接続されている。セルトランジスタ２００の他方の端子（ソース／ドレインの他方）は、ビット線ｂＢＬに接続されている。セルトランジスタ２００のゲートは、ワード線ＷＬに接続されている。
尚、メモリセルアレイ１０の構成に応じて、１つのメモリセルＭＣが、２以上のメモリ素子１００を含んでもよいし、１つメモリセルＭＣが、２以上のセルトランジスタ２００を含んでもよい。メモリセルＭＣ内において、１つのメモリ素子１００に対して、２以上のセルトランジスタ２００が接続されてもよいし、２以上のメモリ素子１００に対して、１つのセルトランジスタ２００が、接続されてもよい。
抵抗変化型メモリ１において、メモリ素子１００は、抵抗変化素子である。
抵抗変化素子１００は、複数の抵抗状態（抵抗値）を取り得る。抵抗変化素子１００の取り得る複数の抵抗状態に対して、１ビット以上のデータが関連付けられる。
例えば、メモリセルＭＣは、１ビットのデータ（“０”データ及び“１”データ）を保持する。この場合において、抵抗変化素子１００が第１の抵抗状態（例えば、低抵抗状態）に設定されることによって、メモリセルＭＣは、第１のデータ保持状態（例えば、“０”データ保持状態）に設定される。抵抗変化素子１００が第２の抵抗状態（例えば、高抵抗状態）に設定されることによって、メモリセルＭＣは、第２のデータ保持状態（例えば、“１”データ保持状態）に設定される。
ある大きさの電圧又は電流が抵抗変化素子１００に供給されることによって、抵抗変化素子１００の抵抗状態は、変化する。抵抗変化素子１００の抵抗状態が電圧によって変化するか又は電流によって変化するかは、抵抗変化素子１００の種類に応じる。
例えば、本実施形態の抵抗変化型メモリ１は、ＭＲＡＭである。ＭＲＡＭにおいて、磁気抵抗効果素子が、抵抗変化素子１００に用いられている。
図４は、本実施形態の抵抗変化型メモリに用いられるメモリ素子（磁気抵抗効果素子）の構造例を示す図である。図４は、磁気抵抗効果素子の断面構造を示している。
図４に示されるように、磁気抵抗効果素子１００は、２つの磁性層１１０，１２０と、非磁性層１３０とを少なくとも含む。
２つの磁性層１１０，１２０のそれぞれは、磁化を有する。磁性層１１０の磁化の向きは、可変である。磁性層１２０の磁化の向きは、不変（固定状態）である。
本実施形態において、磁化の向きが可変な磁性層１１０は、記憶層１１０とよばれ、磁化の向きが不変な磁性層１２０は、参照層１２０とよばれる。
非磁性層１３０は、２つの磁性層１１０，１２０間に設けられている。非磁性層１３０は、トンネルバリア層１３０として機能する。例えば、トンネルバリア層１３０は、酸化マグネシウムを含む絶縁膜である。
例えば、２つの磁性層１１０，１２０及びトンネルバリア層１３０によって、磁気トンネル接合が、形成される。本実施形態において、磁気トンネル接合を有する磁気抵抗効果素子１００は、ＭＴＪ素子１００とよばれる。
例えば、磁性層１１０，１２０は、垂直磁気異方性を有している。磁性層１１０，１２０の磁化方向（磁化容易軸方向）は、磁性層の層面に対して、実質的に垂直である。磁性層１１０，１２０の磁化方向は、複数の層１１０，１２０，１３０の積層方向に対して、実質的に平行である。磁性層１１０，１２０の垂直磁気異方性は、磁性層の界面磁気異方性などを利用して生じる。磁性層の垂直磁気異方性を利用したＭＴＪ素子は、垂直磁化型ＭＴＪ素子とよばれる。
ＭＴＪ素子（磁気抵抗効果素子）１００の抵抗状態は、記憶層１１０の磁化の向きと参照層１２０の磁化の向きとの相対的な関係（磁化配列）に応じて、変わる。
記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと同じ（平行）である場合、ＭＴＪ素子１００は、第１の抵抗状態（第１の磁化配列状態）を有する。
記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと反対（反平行）である場合、ＭＴＪ素子１００は、第２の抵抗状態（第２の磁化配列状態）を有する。第２の抵抗状態を有するＭＴＪ素子１００の抵抗値は、第１の抵抗状態を有するＭＴＪ素子１００の抵抗値より高い。
このように、ＭＴＪ素子１００は、２つの磁性層１１０，１２０の磁化配列に応じて、低抵抗状態及び高抵抗状態のうちいずれか１つの状態を取り得る。
本実施形態において、ＭＴＪ素子１００における記憶層１１０の磁化の向きと参照層１２０の磁化の向きとが同じである磁化配列状態は、平行状態（又はＰ状態）とよばれる。ＭＴＪ素子１００における記憶層１１０の磁化の向きと参照層１２０の磁化の向きとが反対である磁化配列状態は、反平行状態（又はＡＰ状態）とよばれる。
（ｂ） 動作
以下において、本実施形態の抵抗変化型メモリ（例えば、ＭＲＡＭ）の動作について、説明する。
（ｂ−１） メモリセルに対する書き込み動作及び読み出し動作
本実施形態のＭＲＡＭのメモリセルに対する書き込み動作及び読み出し動作について、説明する。ここでは、図４を参照して、ＭＴＪ素子を含むメモリセルの動作について説明する。
＜書き込み動作＞
本実施形態のＭＲＡＭにおいて、メモリセルＭＣに対するデータの書き込みが実行される場合、ＭＴＪ素子１００の磁化配列状態が、書き込むべきデータに対応した状態に設定される。
本実施形態のＭＲＡＭにおいて、スピントルクを記憶層１１０の磁化に印加することによって記憶層１１０の磁化の向きを変える。このようなデータ書き込み方式は、ＳＴＴ（Spin Torque Transfer）方式とよばれる。ＳＴＴ方式を用いたＭＲＡＭは、ＳＴＴ−ＭＲＡＭとよばれる。
ＳＴＴ−ＭＲＡＭにおいて、ＭＴＪ素子１００における２つの磁性層１１０，１２０の磁化配列は、例えば、ＭＴＪ素子１００内に電流を流すことによって、変えることができる。ＭＴＪ素子１００内に流れる電流の向きに応じて、記憶層１１０の磁化の向きが、変わる。
尚、参照層１２０の磁化の向きが不変（又は固定状態）であるとは、記憶層１１０の磁化の向きを反転させるためのある電流値を有する電流（磁化反転電流）が、参照層１１内を流れた場合に、参照層１２０の磁化の向きが変化しないことを意味する。
ＳＴＴ−ＭＲＡＭにおいて、電流に対する参照層１２０の磁化反転しきい値が、電流に対する記憶層１１０の磁化反転しきい値より大きくされる。これによって、参照層１２０の磁化の向きが、不変に設定される。
本実施形態において、ＭＴＪ素子の磁化配列状態を変える（記憶層１１０の磁化の向きを変える）ための電流Ｉｗ１，Ｉｗ２は、書き込み電流Ｉｗ１，Ｉｗ２とよばれる。
書き込みドライバ／シンカ１５０，１５１が、書き込み電流Ｉｗ１，Ｉｗ２を、メモリセルＭＣに供給する。
メモリセルＭＣに書き込むべきデータに応じて、メモリセルＭＣに対する書き込み電流Ｉｗ１，Ｉｗ２の流れる向きが、制御される。
トンネルバリア層１３０を介して２つの磁性層１１０，１２０間を、書き込み電流が流れた場合、書き込み電流が含む電子に起因したスピントルクが、発生する。スピントルクが、記憶層１１０の磁化に印加されることによって、記憶層１１０の磁化の向きが、変わる。
ＭＴＪ素子１００の磁化配列状態が、ＡＰ状態からＰ状態に変化される場合、電流Ｉｗ１が、ＭＴＪ素子１００内に流される。電流Ｉｗ１は、記憶層１１０から参照層１２０に向かって流れる。参照層１２０の磁化の向きと同じ向きのスピンを有する電子のスピントルクが、記憶層１１０の磁化に印加される。このスピントルクによって、記憶層１１０の磁化の向きが、参照層１２０の磁化の向きと同じになる。これによって、ＭＴＪ素子１００の磁化配列状態は、ＡＰ状態からＰ状態に変わる。この結果として、ＭＴＪ素子１００は、低抵抗状態に設定される。
尚、電流Ｉｗ１が、Ｐ状態のＭＴＪ素子１００内に流れたとしても、ＭＴＪ素子１００は、Ｐ状態を維持する。
ＭＴＪ素子１００の磁化配列状態が、Ｐ状態からＡＰ状態に変化される場合、電流Ｉｗ２が、ＭＴＪ素子１００内に流される。電流Ｉｗ２は、参照層１２０から記憶層１１０に向かって、流れる。参照層１２０の磁化の向きと反対の向きのスピンを有する電子のスピントルクが、記憶層１１０の磁化に印加される。このスピントルクによって、記憶層１１０の磁化の向きは、参照層１２０の磁化の向きと反対になる。
これによって、ＭＴＪ素子１００の磁化配列状態は、Ｐ状態からＡＰ状態に変わる。この結果として、ＭＴＪ素子１００は、高抵抗状態に設定される。
尚、電流Ｉｗ２が、ＡＰ状態のＭＴＪ素子１００内に流れたとしても、ＭＴＪ素子１００は、ＡＰ状態を維持する。
このように、ＭＴＪ素子１００内を流れる書き込み電流Ｉｗ１，Ｉｗ２の向きに応じて、ＭＴＪ素子１００の抵抗状態（磁化配列状態）は、変化する。
この結果として、本実施形態のＭＲＡＭにおいて、メモリセルＭＣに対する所定のデータの書き込みが、可能になる。
＜読み出し動作＞
本実施形態のＭＲＡＭにおいて、メモリセルＭＣからのデータの読み出しが実行される場合、ＭＴＪ素子１００の抵抗状態に応じたメモリセルＭＣの出力の大きさに基づいて、メモリセルＭＣ内のデータが判定される。
例えば、メモリセルＭＣの出力の大きさは、ＭＴＪ素子１００内に電流Ｉｒを流すことによって、センスされる。
本実施形態において、ＭＴＪ素子１００の抵抗状態を判定するための電流Ｉｒは、読み出し電流Ｉｒとよばれる。読み出し電流Ｉｒの電流値は、書き込み電流Ｉｗ１，Ｉｗ２の電流値より小さい。
ＭＴＪ素子１００の抵抗状態に応じて、メモリセルＭＣから出力される電流の電流値が、変化する、又は、メモリセルＭＣに接続されたノードの電位が、変化する。
メモリセルＭＣから出力される電流の電流値又はノードの電位が、センスアンプ回路１４１によって、センスされる。センスアンプ回路１４１は、センス結果と参照値とを比較する。センスアンプ回路１４１は、比較結果を示す信号値を増幅し、出力する。
この比較結果に基づいて、ＭＴＪ素子１００の抵抗状態が、判定される。例えば、ＭＴＪ素子１００が高抵抗状態である場合、メモリセルＭＣからの出力電流の電流値（又はあるノードの電位）は、参照値より小さい。これに対して、ＭＴＪ素子１００が低抵抗状態である場合、メモリセルＭＣからの出力電流の電流値（又はあるノードの電位）は、参照値より大きい。
比較結果に基づいた信号値が、メモリセルＭＣ内のデータとして、扱われる。
このように、本実施形態のＭＲＡＭにおいて、メモリセルＭＣからのデータ読み出しが、可能である。
（ｂ−２） 基本動作例
図５を用いて、本実施形態のメモリシステム及びＭＲＡＭの動作の基本例について、説明する。ここでは、図１乃至図４も適宜参照して、本実施形態のメモリシステム及びＭＲＡＭの動作について説明する。
図５は、本実施形態のメモリシステム及びＭＲＡＭの読み出し動作を示すタイミングチャートである。図５の（ａ）及び（ｂ）において、メモリコントローラ９とＭＲＡＭ１との間で送受信される各種の信号が、示されている。
図５の（ａ）は、本実施形態のメモリシステム及びＭＲＡＭの第１の動作モードのタイミングチャートを示す。
図５の（ａ）に示されるように、メモリコントローラ９は、クロック信号ＣＬＫに基づいたタイミングで、アクティブコマンドＡＣＴ及びアドレスＡＤＲを、信号ＣＡとしてＭＲＡＭ１に送信する。
ＭＲＡＭ１は、端子８１を介して、アクティブコマンドＡＣＴ及びアドレスＡＤＲを受信する。アクティブコマンドＡＣＴ及びアドレスＡＤＲは、コマンド・アドレスラッチ回路１１Ａ内に格納される。例えば、コマンドＡＣＴと共に送受信されるアドレスＡＤＲは、バンクアドレス及びロウアドレスである。
メモリコントローラ９は、アクティブコマンドＡＣＴの送信からある期間ｔＲＣＤが経過した後に、読み出しコマンドＲＤ及びアドレスＡＤＲを、信号ＣＡとしてＭＲＡＭ１に送信する。
ＭＲＡＭ１は、端子８１を介して、読み出しコマンドＲＤ及びアドレスＡＤＲを受信する。読み出しコマンドＲＤ及びアドレスＡＤＲは、コマンド・アドレスラッチ回路１１Ａ内に格納される。例えば、コマンドＲＤと共に送受信されるアドレスＡＤＲは、カラムアドレスである。
デコード回路１２は、アドレスＡＤＲをデコードする。デコード回路１２は、デコード結果を、ロウ制御回路１３Ａ及びカラム制御回路１３Ｂに出力する。
ロウ制御回路１３Ａは、アクティブコマンドＡＣＴ及びデコード結果に基づいて、メモリセルアレイ１０のロウを制御する。これによって、アドレスＡＤＲに対応するワード線（選択ワード線）ＷＬが活性される。
カラム制御回路１３Ｂは、デコード結果に基づいて、メモリセルアレイ１０のカラムを制御する。例えば、デコード結果に基づいて、制御信号ＣＳＬの信号レベルを制御する。複数のスイッチ素子のうち、“Ｈ（high）”レベルの制御信号が供給されたスイッチ素子Ｍ１，Ｍ２が、オンする。これによって、アドレスＡＤＲに対応するグローバルビット線ＧＢＬ，ｂＧＢＬ及びローカルビット線ＢＬ，ｂＢＬが、活性化される。
ワード線ＷＬ及びビット線ＢＬ，ｂＢＬの活性化によって、アドレスＡＤＲに示されるメモリセルＭＣが、選択される。以下において、アドレスＡＤＲに基づいて選択されたメモリセルは、選択セルとよばれる。
ワード線の活性化のための期間（以下では、活性化期間ともよぶ）Ｔ１が経過した後、ＭＲＡＭ１は、コマンドに基づいた動作を、選択セルＭＣに対して実行する。
選択セルからのデータの出力（信号のセンス及び比較）のための期間（以下では、出力期間ともよぶ）Ｔ２において、読み出しコマンドＲＤに基づいて、選択セルＭＣからデータが、読み出される。
例えば、本実施形態のＭＲＡＭにおいて、ページ単位で、データの読み出しが実行される。この場合、データ読み出し時において、複数の選択セルに対して読み出し動作が実行され、１ページ分のデータサイズのデータが、メモリセルアレイ１０から出力される。
ＥＣＣ処理のための期間（以下では、ＥＣＣ期間ともよぶ）Ｔ３において、ＥＣＣ回路１６は、選択セルＭＣから出力されたデータに対して、エラー検出処理を実行する。
データ内にエラーが検出された場合、ＥＣＣ回路１６は、データに対してエラー訂正処理を実行する。ＥＣＣ回路１６は、エラーが訂正されたデータ（以下では、訂正データともよばれる）を、ページバッファ回路１７へ出力する。
データ内にエラーが検出されない場合、ＥＣＣ回路１６は、エラー訂正処理を実行しない。ＥＣＣ回路１６は、エラーが訂正されないデータ（以下では、正常データともよばれる）を、ページバッファ回路１７へ出力する。
ページバッファ回路１７は、ＥＣＣ回路１６からのデータを保持する。
ページバッファ回路１７内のデータが、あるタイミングで、Ｉ／Ｏ回路１１Ｂに出力される。
Ｉ／Ｏ回路１１Ｂは、読み出しコマンドＲＤの受信を起点として設定された期間（リードレイテンシ）ＲＬｅｔに基づいたタイミングで、端子８９を介して、データユニットＤＵを、メモリコントローラ９へ送信する。データユニットＤＵは、１ビットのデータＤＱの集合である。
例えば、データユニットＤＵは、バースト長に応じたデータサイズを有するデータである。図５の例において、データユニットＤＵにおけるバースト長は、４に設定されている。例えば、４のバースト長を有するデータユニットＤＵは、２サイクルで送信される。尚、データユニットのバースト長は、８でもよいし、１６でもよい。例えば、８のバースト長のデータユニットは、４サイクルで送信される。例えば、１６のバースト長のデータユニットは、８サイクルで送信される。複数のデータユニットの送信によって、１ページ分のデータが送信されてもよい。
本実施形態のＭＲＡＭ１において、ＥＣＣ回路１６は、データ内のエラーの有無（エラー訂正処理の実行の有無）を、シーケンサ１９に通知できる。
シーケンサ１９は、ＥＣＣ回路１６からの通知（信号）に基づいて、データ内のエラーの有無を示す信号（フラグ）ＦＷＢを、メモリコントローラ９（又はホストデバイス９９９）へ送信する。
メモリコントローラ９は、フラグＦＷＢを受信する。
メモリコントローラ９は、受信したフラグＦＷＢに基づいて、ＥＣＣ処理が実行されたか否か判別する。
図５の（ａ）のように、エラー訂正処理が実行されたことを示す信号（例えば、第１の信号レベルの信号）Ｚ１が、フラグＦＷＢとしてＭＲＡＭ１からメモリコントローラ９へ送信された場合、メモリコントローラ９は、ＭＲＡＭ１がライトバック処理を実行するように、各種の信号ＣＡ，ＣＮＴを、ＭＲＡＭ１に送信する。
本実施形態において、メモリコントローラ９が、ＭＲＡＭ１にライトバック処理の実行を指示する場合、メモリコントローラ９は、書き込みコマンドＷＲとともに、第１の信号レベルの信号Ｘ１をデータマスク信号ＤＭとして、ＭＲＡＭ１に送信する。
ＭＲＡＭ１は、書き込みコマンドＷＲ及びレベルＸ１を有するデータマスク信号ＤＭに基づいて、期間（以下では、ライトバック期間ともよぶ）Ｔ４において、ライトバック処理を実行する。例えば、本実施形態において、ライトバック処理は、メモリシステム１のデータマスク機能を利用して、実行される。
ＭＲＡＭ１は、ライトバック処理において、読み出しコマンドＲＤに対応するアドレスＡＤＲの選択セルＭＣに対して、ページバッファ回路１７内の訂正データを、書き込み回路１５によって、書き込む。
これによって、エラーが訂正されたデータが、選択セルＭＣ内に書き込まれる。
メモリコントローラ９は、読み出しコマンドＲＤの送信（または、ＭＲＡＭ１におけるコマンドＲＤの受信）を起点として設定された期間（読み出しコマンドの送信からプリチャージコマンドの送信までの期間）ｔＲＴＰａが経過したタイミングで、プリチャージコマンドＰＣＧ及びアドレスＡＤＲを、ＭＲＡＭ１に送信する。
ＭＲＡＭ１は、プリチャージコマンドＰＣＧ及びアドレスＡＤＲを受信する。これによって、ＭＲＡＭ１は、期間（以下では、プリチャージ期間ともよぶ）Ｔ５において、アドレスＡＤＲに対応する配線（例えば、グローバルビット線及びビット線）に対するプリチャージ動作を実行する。これによって、ＭＲＡＭ１内の配線は、充電される。尚、プリチャージコマンドＰＣＧと共に送信されるアドレス（アドレス値）は、読み出しコマンドと共に送信されるアドレスと同じである。
このように、読み出しデータ内にエラーが有る場合（エラー訂正処理が実行された場合）、本実施形態のメモリシステムにおいて、読み出し動作とプリチャージ動作との間にライトバック処理を含む第１のモードが、実行される。
図５の（ｂ）は、本実施形態のメモリシステム及びＭＲＡＭの第２の動作モードのタイミングチャートを示している。
図５の（ｂ）において、ＥＣＣ処理時において、データ内のエラーが検出されず、エラー訂正処理が実行されない場合が、示されている。
図５の（ａ）の動作と実質的に同じ動作によって、メモリコントローラ９からのコマンドに基づいて、データが、ＭＲＡＭ１からメモリコントローラ９へ転送される。
データに対するエラーの訂正が無い場合、図５の（ｂ）に示されるように、エラー訂正処理が実行されないことを示す信号（例えば、第２の信号レベルの信号）Ｚ２が、フラグＦＷＢとして、ＭＲＡＭ１からメモリコントローラ９へ送信される。この場合、メモリコントローラ９は、ライトバック処理の指示無しに、ＭＲＡＭ１がプリチャージ動作を実行するように、各種の信号ＣＡ，ＣＮＴを、ＭＲＡＭ１に送信する。
この場合において、メモリコントローラ９は、データマスク信号ＤＭとして第２の信号レベルの信号Ｘ２を、ＭＲＡＭ１に送信する。また、メモリコントローラ９は、書き込みコマンドＷＲを発行しない。それゆえ、書き込みコマンドＷＲは、ＭＲＡＭ１に送信されない。
メモリコントローラ９は、書き込みコマンドＷＲの送信無しに、読み出しコマンドＲＤの受信（送信）を起点として設定された期間（読み出しコマンドの送信からプリチャージコマンドの送信までの期間）ｔＲＴＰｂで、プリチャージコマンドＰＣＧを、ＭＲＡＭ１に送信する。
ＭＲＡＭ１は、プリチャージコマンドＰＣＧ及びアドレスＡＤＲを受信する。これによって、ＭＲＡＭ１は、アドレスＡＤＲに対応する配線をプリチャージする。
本実施形態において、フラグＦＷＢが信号Ｚ２に設定される場合（ライトバック処理が実行されない場合）における期間ｔＲＴＰｂは、フラグＦＷＢが信号Ｚ１に設定される場合（ライトバック処理が実行される場合）における期間ｔＲＴＰａより短い。
このように、読み出しデータ内にエラーが無い場合（エラーの訂正が実行されない場合）、本実施形態のメモリシステムにおいて、読み出し動作とプリチャージ動作との間にライトバック処理を含まない第２のモードが、実行される。
以上のように、本実施形態のメモリシステム９００及びＭＲＡＭ１において、ＭＲＡＭ１のライトバック処理の実行の有無は、メモリコントローラ９によって制御される。
本実施形態のメモリシステム９００及びＭＲＡＭ１は、ライトバック処理の有無に応じて、プリチャージの実行のタイミングを制御できる。
この結果として、図５に示されるように、本実施形態のメモリシステム９００及びＭＲＡＭ１は、ライトバック処理の実行が無しである場合、読み出しコマンドの送信からプリチャージの開始までの期間を、短縮できる。
それゆえ、本実施形態のメモリシステム９００及びＭＲＡＭ１は、メモリシステム及び抵抗変化型メモリの動作を高速化できる。
したがって、本実施形態のメモリシステム及び抵抗変化型メモリは、メモリシステム及び抵抗変化型メモリの動作特性を向上できる。
（ｃ） 具体例
図６乃至図９を参照して、第１の実施形態のメモリシステム及び抵抗変化型メモリの具体例について、説明する。
（ｃ−１） 構成例
図６を用いて、本実施形態のメモリシステム及び抵抗変化型メモリ（例えば、ＭＲＡＭ）の構成の具体的な一例を説明する。
図６は、本実施形態のＭＲＡＭの読み出し動作時及びライトバック処理に関わる内部構成（回路）における信号の流れを模式的に示している。
図６に示されるように、読み出し動作時において、読み出し動作に関する制御信号（以下では、リードスタート信号ともよぶ）ＲＬＥＮが、シーケンサ１９からセンスアンプ回路１４１に供給される。センスアンプ回路１４１は、リードスタート信号ＲＬＥＮに基づいて、活性化され、動作する。
例えば、データの読み出しは、ページ単位で実行される。
図６において、１つのメモリセル及び１つのセンスアンプ回路１４１のみが、図示されている。しかし、データの読み出し動作時において、ページサイズに応じた複数のメモリセル（複数のカラム）が同時に選択され、複数のセンスアンプ回路１４１が、並列に動作する。
センスアンプ回路１４１は、選択セルから読み出したデータを、ＥＣＣ回路１６に供給する。
ＥＣＣ回路１６は、エラーの検出及び訂正の結果に基づいて、フラグＦＷＢを生成する。ＥＣＣ回路１６は、フラグＦＷＢを、シーケンサ１９を介して、ＭＲＡＭ１の外部（例えば、メモリコントローラ９）へ出力する。フラグＦＷＢの外部への出力と共に、ＥＣＣ回路１６は、判定回路１９０へ出力する。例えば、フラグＦＷＢは、１ビット以上の信号である。尚、ＥＣＣ回路１６によるＥＣＣ処理の結果を示す信号（情報）に基づいて、シーケンサ１９が、ライトバック処理に関するフラグＦＷＢの値を設定（又はフラグを生成）してもよい。
ＥＣＣ回路１６は、ＥＣＣ処理後のデータを、ページバッファ回路１７に供給する。
ページバッファ回路１７は、少なくともライトバック処理の実行の要否が判定されるまでの期間において、ＥＣＣ回路１６からのデータを保持する。例えば、ページバッファ回路１７は、データの保持状態を、書き込み制御信号生成回路１８０に通知できる。
判定回路（第１の判定回路）１９０は、フラグＦＷＢ及び信号ＣＬＭを用いた計算処理を行う。判定回路１９０は、計算処理によって、判定回路１９０に対応する選択セル（選択カラム）が、ライトバック処理の対象であるか否かを判定する。
例えば、信号ＣＬＭは、デコード回路１２内から供給される。信号ＣＬＭは、カラムアドレスに基づいて、生成される。例えば、信号ＣＬＭは、カラムアドレスのデコード結果である。
判定回路１９０は、判定結果を示す信号ＹＹを、書き込み制御信号生成回路１８０に出力する。
フラグＦＷＢが選択セル内のデータがエラーを含まないことを示し、且つ、カラムアドレスのデコード結果が判定回路１９０に対応するメモリセルを示していない場合、判定回路１９０は、信号ＹＹの信号レベルを、“Ｌ”レベルに設定する。
フラグＦＷＢが選択セル内のデータがエラーを含むことを示す場合、又は、カラムアドレスのデコード結果ＣＬＭが判定回路１９０に対応するメモリセルを示している場合、判定回路１９０は、信号ＹＹの信号レベルを、“Ｈ”レベルに設定する。
判定回路１９０の信号ＹＹによって、選択セル（選択アドレス）内のデータに、エラーが生じているか否か、示される。
例えば、判定回路１９０は、シーケンサ１９内に設けられてもよい。例えば、判定回路１９０は、ＯＲゲート（論理和回路）を含む。
制御回路１９１に、制御信号ＢＷＥＮ２が供給される。制御信号ＢＷＥＮ２は、複数のインバータ１９８Ａ，１９８Ｂ及び遅延回路１９９等を介して、制御回路１９１に供給される。制御信号（ライトスタート信号）ＢＷＥＮ２は、書き込み動作の開始のタイミングを示す。例えば、ライトスタート信号ＢＷＥＮ２によって、制御回路１９１は、活性化される。
制御回路（第２の判定回路）１９１は、コマンドＣＭＤ及びデータマスク信号ＤＭを用いた計算処理を実行する。制御回路１９１は、計算結果を示す信号（以下では、ライトイネーブルスタート信号ともよぶ）ＢＷＥＮＳを、書き込み制御信号生成回路１８０に出力する。
例えば、制御回路１９１は、コマンドＣＭＤが書き込みコマンドを示し、且つ、データマスク信号ＤＭがライトバック処理の実行を示している場合、信号ＢＷＥＮＳの信号レベルを、“Ｈ”レベルに設定する。
制御回路１９１は、コマンドＣＭＤが書き込みコマンドを示さない場合、又は、データマスク信号ＤＭがライトバック処理の実行を示していない場合、信号ＢＷＥＮＳの信号レベルを、第１のレベルと異なる第２のレベル（例えば、“Ｌ”レベル）に設定する。
尚、ライトスタート信号ＢＷＥＮ２が、コマンドＣＭＤ及び信号ＤＭと共に、制御回路１９１における書き込み動作（ライトバック処理）の制御のための計算処理に用いられてもよい。
例えば、制御回路１９１は、シーケンサ１９内に設けられてもよい。
書き込み制御信号生成回路１８０は、判定回路１９０からの信号ＹＹと、制御回路１９１からの信号ＢＷＥＮＳに基づいて、ライトバック処理を制御するためのライトイネーブル信号ＷＥＮの信号レベルを制御する。
書き込み制御信号生成回路１８０は、信号ＹＹが選択アドレス内のデータにエラーが生じていることを示し、且つ、信号ＢＷＥＮＳがデータマスク状態の書き込み動作（ページバッファ回路１７内のデータを用いた書き込み動作）を示している場合、ライトバック処理の実行を示すライトネーブル信号ＷＥＮを、出力する。
書き込みドライバ／シンカ１５０，１５１は、ライトイネーブル信号ＷＥＮに基づいて、メモリセルＭＣに、書き込み電流を、メモリセルＭＣに供給する。
ライトバック処理時において、ページバッファ回路１７のデータが、メモリセルＭＣに書き込まれる。
ページバッファ回路１７のデータは、ＥＣＣ回路１６を経由して、書き込みドライバ／シンカ１５０，１５１に供給される。データに基づいて、書き込み電流を流す方向が決定される。
例えば、ページバッファ回路１７のデータがＥＣＣ回路１６を経由する場合、ＥＣＣ回路１６は、データに対してＥＣＣ処理のための計算処理を再度実行する。尚、ＥＣＣ回路１６による再度の計算処理無しに、ページバッファ回路１７のデータが、直接的に又は間接的に、書き込みドライバ／シンカ１５０，１５１に供給されてもよい。
尚、図６に示されるライトバック処理の判定のための回路は一例であって、ページバッファ回路１７内のデータを用いてライトバック処理を実行する回路構成であれば、図６に示される回路に限定されない。
上述のように、本実施形態において、ＭＲＡＭ１は、読み出しコマンドに対応した読み出し動作時に、ＥＣＣ回路１６によるデータのエラー訂正の有無を示すフラグＦＷＢを、メモリコントローラ９に送信する。
例えば、ＥＣＣ回路１６によるエラーの訂正が実行された場合、ＭＲＡＭ１は、“Ｈ（high）”レベルの信号Ｚ１を、フラグＦＷＢとして、メモリコントローラ９に送信する。
この一方で、ＥＣＣ回路１６によるエラーの訂正が実行されない場合、ＭＲＡＭ１は、“Ｌ（low）”レベルの信号Ｚ２を、フラグＦＷＢとして、メモリコントローラ９に送信する。
メモリコントローラ９は、ＭＲＡＭ１からのフラグＦＷＢに基づいて、コマンドの発行及び制御信号の設定を、実行する。
メモリコントローラ９が、フラグＦＷＢ（“Ｈ”レベルの信号Ｚ１）に基づいてライトバック処理を実行すると判定した場合、メモリコントローラ９は、書き込みコマンドＷＲをコマンドＣＭＤとして送信するとともに、“Ｈ”レベルのデータマスク信号ＤＭ（信号Ｘ１）を、ＭＲＡＭ１に送信する。
これによって、本実施形態のＭＲＡＭ１は、ページバッファ回路１７内のデータ（訂正データ）を用いたライトバック処理を、プリチャージ動作の実行前に実行する。
本実施形態のＭＲＡＭ１は、ライトバック処理の終了後に、プリチャージ動作を実行する。
メモリコントローラ９が、フラグＦＷＢ（“Ｌ”レベルの信号Ｚ２）に基づいてライトバック処理を実行しないと判定した場合、メモリコントローラ９は、プリチャージコマンドＰＣＧを、コマンドＣＭＤとして送信する。この場合において、メモリコントローラ９は、“Ｌ”レベルのデータマスク信号ＤＭ（信号Ｘ２）を、ＭＲＡＭ１に送信する。
それゆえ、制御回路１９１に、プリチャージコマンドＰＣＧ及び“Ｌ”レベルの信号ＤＭが、供給される。
これによって、本実施形態のＭＲＡＭ１は、ライトバック処理を実行すること無しに、プリチャージ動作を実行する。
（ｃ−２） 動作例
図７乃至図９を用いて、本実施形態のメモリシステム及びＭＲＡＭの動作例について、説明する。
ここでは、図１乃至図６も適宜用いて、本実施形態のメモリシステム及びＭＲＡＭのより具体的な動作例について、説明する。
図７は、本実施形態のメモリシステム及びＭＲＡＭの動作を説明するためのフローチャートである。図８及び図９は、本実施形態のメモリシステム及びＭＲＡＭの動作を説明するためのタイミングチャートである。
図７に示されるように、ホストデバイス９９９からデータの読み出しが要求された場合、メモリコントローラ９は、コマンドを、ＭＲＡＭ１に送信する（ステップＳ０）。
図８（及び図５）に示されるように、メモリコントローラ９は、時刻ｔｒ０において、アクティブコマンドＡＣＴ及びアドレス（バンクアドレスＢＫＡ及びロウアドレス）ＡＤＲをＭＲＡＭ１に送信する。
メモリコントローラ９は、時刻ｔｒ１において、読み出しコマンドＲＤ及びアドレス（カラムアドレス）ＡＤＲをＭＲＡＭ１に送信する。
ＭＲＡＭ１において、シーケンサ１９は、アクティブコマンドＡＣＴ及び読み出しコマンドＲＤに基づいて、読み出し動作を開始する（ステップＳ１）。
シーケンサ１９は、アクティブコマンドＡＣＴに基づいて、ワード線ＷＬの活性化を制御する。シーケンサ１９は、読み出しコマンドＲＤに基づいて、読み出し動作のための制御信号を、制御する。
アドレスＡＤＲに示されるメモリセルＭＣが、ロウ及びカラム制御回路１３Ａ，１３Ｂによって選択される。これによって、選択セルＭＣは、データの出力が可能な状態に設定される。
ＭＲＡＭ１の内部において、シーケンサ１９は、選択セルからのデータの読み出しを行う（ステップＳ２）。
シーケンサ１９は、あるタイミングにおいて、リードスタート信号ＲＬＥＮの信号レベルを制御し、センスアンプ回路１４１を活性化させる。
これによって、選択セルＭＣからの出力信号が、センスアンプ回路１４１によって、検知及び増幅される。この結果として、選択セルＭＣ内のデータが読み出される。例えば、１ページ分のデータが、メモリセルアレイ１０から読み出される。
選択セルＭＣからのデータは、ＥＣＣ回路１６に供給される。
ＥＣＣ回路１６は、選択セルＭＣからのデータに対して、ＥＣＣ処理を実行する（ステップＳ３）。
ＥＣＣ回路１６は、エラー検出処理によって、データ内にエラーが有るか否か、判定する。
データ内にエラーが検出された場合、ＥＣＣ回路１６は、エラー訂正処理によって、データ内のエラーを訂正する。これによって、エラーが訂正されたデータ（訂正データ）が、生成される。
ＥＣＣ回路１６は、訂正データを、ページバッファ回路１７へ転送する。
この一方で、データ内にエラーが検出されない場合、ＥＣＣ回路１６は、エラー訂正処理無しに、メモリセルＭＣからのデータ（正常データ）を、ページバッファ回路１７へ転送する。
ページバッファ回路１７は、ＥＣＣ回路１６からのデータ（訂正データ又は正常データ）を、受ける。ページバッファ回路１７は、新たなデータが供給されるまでの期間において、データを保持する。
エラーの訂正が実行された場合（ステップＳ４のＹＥＳ）、ＥＣＣ回路１６は、第１の信号（例えば、“Ｈ”レベルの信号）を、フラグＦＷＢに設定する（ステップＳ５Ａ）。
データ内にエラーが存在せず、エラーの訂正が実行されなかった場合（ステップＳ４のＮＯ）、ＥＣＣ回路１６は、フラグＦＷＢとしての信号の信号レベルを、第２の信号（例えば、“Ｌ”レベルの信号）を、フラグＦＷＢに設定する（ステップＳ５Ｂ）。
シーケンサ１９は、ページバッファ回路１７内のデータを、読み出しコマンドＲＤに対する読み出しデータＤＱとして、メモリコントローラ９へ転送する（ステップＳ６）。
例えば、図８に示されるように、シーケンサ１９は、リードレイテンシＲＬｅｔに基づいたタイミング（時刻ｔｒ２）で、データストローブ信号ＤＱＳを駆動する。これによって、ＭＡＲＭＡ１がデータＤＱを送信可能であることを、メモリコントローラ９に通知する。データストローブ信号ＤＱＳの信号レベルの遷移に同期したタイミングで、データＤＱが、ＭＲＡＭ１からメモリコントローラ９に転送される。
本実施形態のＭＲＡＭ１において、時刻ｔｒ３において、ＥＣＣ回路１７（又はシーケンサ１９）は、エラー訂正の有無を示すフラグＦＷＢを、データＤＱと共に、メモリコントローラ９へ転送する。フラグＦＷＢは、データＤＱの転送中に、メモリコントローラ９へ転送されてもよいし、データＤＱの転送の前又は後に、転送されてもよい。
尚、フラグＦＷＢの転送のための端子として、ＭＲＡＭ１のリザーブ端子（拡張機能端子）が用いられてもよいし、新たな端子がＭＲＡＭ１のチップ（パッケージ）に設けられてもよい。また、ＭＲＡＭ１の既存の端子のうち、ＭＲＡＭ１からメモリコントローラ９へのデータの転送中に未使用状態となる端子が、フラグＦＷＢの転送に用いられてもよい。
メモリコントローラ９は、ＭＲＡＭ１から転送されたデータＤＱ及びフラグＦＷＢを受信する（ステップＳ７）。
メモリコントローラ９は、データＤＱをホストデバイス９９９へ転送する。メモリコントローラ９は、フラグＦＷＢを解析する。
メモリコントローラ９は、フラグＦＷＢの解析結果に基づいて、ＭＲＡＭ１内のＥＣＣ処理において、エラー訂正が実行されたか否か（メモリセル内のデータのエラーの有無）を、判定する（ステップＳ８）。
メモリコントローラ９が、フラグＦＷＢの解析結果に基づいて、エラー訂正動作が実行されたと判定した場合（フラグＦＷＢが“Ｈ”レベルの信号Ｚ１であった場合）、メモリコントローラ９は、ライトバック処理を、ＭＲＡＭ１に指示する（ステップＳ９）。
メモリコントローラ９は、ライトバック処理の実行を指示するために、書き込みコマンドＷＤとデータマスク信号ＤＭとを、ＭＲＡＭ１に送信する。
図９に示されるように、時刻ｔｗ０において、メモリコントローラ９は、ライトバック処理の実行のために、アクティブコマンドＡＣＴ（及びアドレスＡＤＲ）を送信する。その後、時刻ｔｗ１において、メモリコントローラ９は、書き込みコマンドＷＲ（及びアドレス）を送信する。尚、ライトバック処理の指示時に送信されるアドレス（アドレス値）ＡＤＲは、読み出し動作時に送信されたアドレスＡＤＲと同じである。
ＭＲＡＭ１は、書き込みコマンドＷＲ、アドレスＡＤＲ及びデータマスク信号ＤＭを受信する（ステップＳ１０）。
シーケンサ１９は、書き込みコマンドＷＲに基づいて、書き込み動作（ライトバック処理）を実行するための各種の制御を行う（ステップＳ１０）。
ライトレイテンシＷＬｅｔに基づいたタイミング、例えば、時刻ｔｗ２において、データストローブ信号ＤＱＳが、駆動される。
メモリコントローラ９は、データストローブ信号ＤＱＳのタイミングに基づいて、時刻ｔｗ３において、データマスク信号ＤＭの信号レベルを、“Ｈ”レベルに設定する。尚、ライトバック処理の実行時において、メモリコントローラ９は、データをＭＲＡＭ１に送信しない。この場合において、例えば、データ線ＤＱの電位は、不定状態に設定されている。
尚、ＭＲＡＭ１に対する外部からのデータの書き込み動作（通常書き込みとよぶ）時において、時刻ｔｗ３において、データマスク信号ＤＭの信号レベルが“Ｌ”レベルに設定された状態で、書き込むべき外部データがデータ線ＤＱ上に出力される。
例えば、本実施形態のメモリシステムにおいて、ライトバック処理の指示時において、ライトバック処理の対象領域（例えば、ページ）に対応するデータマスク信号ＤＭの信号レベルは、書き込みコマンドに対応するデータ転送期間（データ転送期間の開始から終了までの期間）の全体にわたって、“Ｈ”レベルに設定されている。
このように、本実施形態のメモリシステムにおいて、ＭＲＡＭ１は、書き込みコマンドＷＲとデータマスク信号ＤＭとに基づいて、ライトバック処理を実行できる。
ＭＲＡＭ１は、書き込みコマンドＷＲ及び“Ｈ”レベルのデータマスク信号ＤＭに基づいて、ページバッファ回路１７内のデータ（訂正データ）を、選択セルＭＣに書き込む。
判定回路１９０は、信号（カラムアドレスＡＤＲのデコード結果）ＣＬＭとフラグＦＷＢとに基づいて、制御信号ＹＹの信号レベルを制御する。
判定回路１９０は、制御信号ＹＹを、書き込み制御信号生成回路１８０に出力する。
制御回路１９１は、書き込みコマンドＷＲ、“Ｈ”レベルのデータマスク信号ＤＭ、及び、信号ＢＷＥＮ２に基づいて、信号ＢＷＥＮＳの信号レベルを制御する。
制御回路１９１は、信号ＢＷＥＮＳを、書き込み制御信号生成回路１８０に出力する。
書き込み制御信号生成回路１８０は、信号ＹＹと信号ＢＷＥＮＳとに基づいて、ライトバック処理に関するライトイネーブル信号ＷＥＮの信号レベルを、制御する。書き込み制御信号生成回路１８０は、ライトイネーブル信号ＷＥＮを、書き込みドライバ／シンカ１５０，１５１に出力する。
ライトバック処理が実行される場合において、例えば、ライトイネーブル信号ＷＥＮの信号レベルが、“Ｈ”レベルに設定される。
“Ｈ”レベルのライトイネーブル信号ＷＥＮが、書き込みドライバ／シンカ１５０，１５１に、供給される。“Ｈ”レベルのライトイネーブル信号ＷＥによって、書き込みドライバ／シンカ１５０，１５１が活性化される。
ページバッファ回路１７内のデータ（訂正データ）が、ＥＣＣ回路１６を介して、書き込みドライバ／シンカ１５０，１５１に供給される。
これによって、書き込みドライバ／シンカ１５０，１５１は、訂正データに応じた書き込み電流Ｉｗ１，Ｉｗ２を、選択セルＭＣに供給する。
訂正データは、ＥＣＣ回路１６及び書き込みドライバ／シンカ１５０，１５１を経由して、選択セルＭＣに供給される。例えば、訂正データは、ＥＣＣ回路１６の再計算処理によって、新たにパリティが付加される。但し、訂正データは、ＥＣＣ回路１６を経由せずに、ページバッファ回路１７から書き込みドライバ／シンカ１５０，１５１に、供給されてもよい。
ライトバック処理は、データの読み出しの対象のページ、例えば、あるバンクＢＮＫ内の全てのカラムアドレスに対して、実行される。
メモリコントローラ９は、ライトバック処理の指示の後、所定のタイミング（例えば、ライトバック処理の完了が保証されるように設定されたタイミング）Ｔ１（＝ｔＲＴＰａ）で、プリチャージコマンドを送信する（ステップＳ１１Ａ）。
ＭＲＡＭ１は、ライトバック処理の完了後において、プリチャージコマンドに基づいて、配線（例えば、グローバルビット線及びビット線）のプリチャージを実行する（ステップ１２Ａ）。
また、メモリコントローラ９が、フラグＦＷＢの解析結果に基づいて、エラー訂正処置の実行が無しであると判定した場合（フラグＦＷＢが“Ｌ”レベルの信号Ｚ２であった場合）、メモリコントローラ９は、ライトバック処理の指示無しに、あるタイミング（例えば、プリチャージの開始が保証されるように設定されたタイミング）Ｔ２（＝ｔＲＴＰｂ）で、プリチャージコマンドをＭＲＡＭ１に送信する（ステップＳ１１Ｂ）。期間Ｔ２は、期間Ｔ１より短い。
この場合において、メモリコントローラ９は、データマスク信号ＤＭの信号レベルを“Ｌ”レベルに設定した状態で、書き込みコマンドの送信無しに、プリチャージコマンドＰＣＧを送信する。
ＭＲＡＭ１は、プリチャージコマンドＰＣＧを受信する（ステップＳ１２Ｂ）。
ＭＲＡＭ１の内部回路において、判定回路１９０及び制御回路１９１の両方が、ライトバック処理を実行しないように、信号ＹＹ，ＢＷＥＮＳの信号レベルを制御する。
それゆえ、ＭＲＡＭ１は、ライトバック処理無しに、プリチャージコマンドＰＣＧに基づいたプリチャージ動作を実行する。
ステップＳ１２Ａ又はステップＳ１２Ｂにおけるプリチャージ動作によって、メモリセルアレイ内の配線（例えば、グローバルビット線又はビット線）は、充電される。
以上のように、本実施形態のメモリシステム及びＭＲＡＭ１の動作が終了する。
このように、本実施形態のメモリシステム及びＭＲＡＭ１は、書き込みコマンド及びデータマスク信号（データマスク機能）を用いて、ライトバック処理を制御及び実行できる。
尚、本実施形態のメモリシステム及びＭＲＡＭにおいて、書き込みデータの転送期間内においてデータマスク信号が“Ｈ”レベルに設定されている期間と“Ｌ”レベルに設定されている期間の両方を含む場合において、ライトバック処理では無く、データマスク機能に基づく動作が、実行される。また、本実施形態のメモリシステム及びＭＲＡＭにおいて、プリチャージコマンドの送信後の書き込みコマンドの送信時（プリチャージ動作後の書き込み動作時）において、データマスク信号が“Ｈ”レベルに設定されていたとしても、書き込みコマンドに対応する動作は、データマスク機能に基づく書き込み動作である。
（ｄ） まとめ
本実施形態のメモリシステム及び抵抗変化型メモリにおいて、読み出し動作時におけるデータ内のエラー（データの訂正）の有無を示す信号が、抵抗変化型メモリからメモリコントローラに送信される。
これによって、本実施形態において、メモリシステムのメモリコントローラが、抵抗変化型メモリのライトバック処理の実行の有無を、フレキシブルに制御できる。
この結果として、本実施形態のメモリシステム及び抵抗変化型メモリは、ライトバック処理の実行が無い場合に、読み出しコマンドの送信からプリチャージコマンドの送信までの期間を、短縮できる。
それゆえ、本実施形態のメモリシステム及び抵抗変化型メモリは、動作を高速化できる。
以上のように、本実施形態のメモリシステム及び抵抗変化型メモリは、システム及びメモリの動作特性を向上できる。
（２）第２の実施形態
図１０を参照して、第２の実施形態のメモリシステム及び抵抗変化型メモリについて、説明する。
図１０は、本実施形態のメモリシステム及び抵抗変化型メモリの動作例（制御方法）を説明するためのタイミングチャートである。
読み出しデータ内のエラーの有無（エラーの訂正の有無）は、データマスク信号ＤＭを用いて、抵抗変化型メモリ（例えば、ＭＲＡＭ）１からメモリコントローラ９（又はホストデバイス９９９）に通知されてもよい。
図１０に示されるように、ＭＲＡＭ１は、複数のデータマスク信号ＤＭ（ＤＭ＜０＞，ＤＭ＜１＞，ＤＭ＜２＞，ＤＭ＜３＞）を含む。各データマスク信号ＤＭは、互いに独立な外部接続端子（ピン）を介して、入出力される。
データマスク信号ＤＭは、ＭＲＡＭ１内のバンクＢＮＫ毎に設定されている。ＭＲＡＭ１内のバンクＢＮＫの数が４つである場合、４つのデータマスク信号（データマスクピン）ＤＭ＜０＞〜ＤＭ＜３＞が、各バンクＢＮＫ＜０＞〜ＢＮＫ＜３＞に対応するように設定される。
これによって、本実施形態のメモリシステムにおいて、本実施形態のＭＲＡＭ１は、バンク単位で、エラー（エラー訂正）の有無を、メモリコントローラ９（または、ホストデバイス９９９）に通知できる。
例えば、ライトバック処理がページ単位で実行され、通常書き込みは、カラム単位で実行される。この場合において、あるバンクに対するライトバック処理と他のバンクに対する通常書き込みが、並行（実質的に同時）に実行されてもよい。
例えば、本実施形態のメモリシステムは、メモリコントローラ９が各データマスク信号ＤＭの信号レベルを制御することによって、“Ｈ”レベルに設定されたデータマスク信号ＤＭ＜ｘ＞に対応するあるバンクＢＮＫ＜ｘ＞のライトバック処理と、“Ｌ”レベルに設定されたデータマスク信号ＤＭ＜ｚ＞に対応する他のバンクＢＮＫ＜ｚ＞の通常書き込み動作とを、並行に実行できる。
尚、ライトバック処理が実行されるべきバンクＢＮＫに対応するデータマスク信号ＤＭは、書き込みデータの転送期間に相当するサイクルにおいて、“Ｈ”レベルに維持されている。
以上のように、本実施形態のメモリシステムにおいて、メモリコントローラ９（または、ホストデバイス９９９）は、バンク単位でライトバック処理の実行の有無を判断できるため、ＭＲＡＭ１内の複数のバンクＢＮＫの管理の効率を向上できる。
したがって、本実施形態のメモリシステム及び抵抗変化型メモリは、システム及びメモリの動作特性を向上できる。
（３）第３の実施形態
図１１を用いて、第３の実施形態のメモリシステム及び抵抗変化型メモリについて、説明する。
本実施形態のメモリシステム及び抵抗変化型メモリの説明のために、図１乃至図１０が適宜用いられる。
本実施形態のメモリシステムにおいて、フラグ及びデータマスク信号に加えて、抵抗変化型メモリ（例えば、ＭＲＡＭ）の管理情報を用いて、抵抗変化型メモリに対するライトバック処理が、メモリコントローラによって、制御されてもよい。
図１のメモリシステムにおいて、例えば、プロセッサ９０は、メモリデバイス７又はレジスタ９９に格納されているＭＲＡＭ１の管理テーブル及びアクセス履歴を、参照する。プロセッサ９０は、管理テーブル及びアクセス履歴における、コマンド（例えば、アクティブコマンド及びプリチャージコマンド）の発行履歴、選択されたロウアドレスの履歴、フラグＦＷＢの有無などに基づいて、複数のバンクＢＮＫの中に、ライトバック処理の対象のバンクＢＮＫが存在するか否か、調査する。
この調査結果に基づいて、メモリコントローラ９は、ライトバック処理の対象の１以上のバンクＢＮＫに対応するデータマスク端子８３に、“Ｈ”レベルのデータマスク信号ＤＭを供給する。
例えば、ライトバック処理は、割り込み処理によって、実行されてもよい。
図１１は、本実施形態のメモリシステムの動作例を説明するためのフローチャートである。
メモリコントローラ９は、上述のように、読み出しコマンドＲＤによって、選択アドレスＡＤＲに対するデータの読み出しを、ＭＲＡＭ１に命令する（ステップＳ１００）。
ＭＲＡＭ１は、上述のように、コマンドＲＤに基づいて、読み出し動作を実行する（ステップＳ１０１）。ＭＲＡＭ１は、選択セルから出力されたデータにＥＣＣ処理を実行する。ＭＲＡＭ１は、ＥＣＣ処理の結果に基づいて、フラグＦＷＢの値（信号レベル）を設定する。
ＭＲＡＭ１は、ＥＣＣ処理されたデータとフラグＦＷＢとをメモリコントローラ９に送信する（ステップＳ１０２）。
メモリコントローラ９は、データ及びフラグＦＷＢを受信する（ステップＳ１０３）。
フラグＦＷＢが、エラー訂正処理が実行されたこと（選択セル内のデータにエラーが有ること）を示している場合、メモリコントローラ９において、プロセッサ９０は、レジスタ９９／メモリデバイス７内のメモリ管理情報（例えば、管理テーブル及びアクセス履歴）を参照し、フラグＦＷＢに対応するライトバック処理の対象のアドレス（例えば、ページ）を確認する（ステップＳ１０４）。
メモリ管理情報の参照結果に基づいて、プロセッサ９０は、ライトバック処理の対象であるページを検出し、プロセッサ９０は、割り込みルーチンによって、ライトバック対象のページを含むバンクＢＮＫに対するライトバック処理の制御を、開始する。
割り込みルーチン制御回路９２は、割り込みルーチンを実行し、ライトバック処理のための制御を、実行する（ステップＳ１０５）。
エラー訂正処理が実行されたことを示すフラグＦＷＢに基づいて、メモリコントローラ９は、通常ルーチン制御回路９１の動作（計算処理）を停止し、割り込みルーチン制御回路９２の動作を開始する。通常ルーチン制御回路９１は、ホストデバイス９９９からの要求に応じた動作の実行を、中断する。
上述（例えば、図９参照）のように、メモリコントローラ９は、割り込みルーチンによるライトバック処理の実行時において、アクティブコマンドＡＣＴ、アドレスＡＤＲ、書き込みコマンドＷＲ及び“Ｈ”レベルのデータマスク信号ＤＭを、割り込みルーチン制御回路９２の動作及び制御によって、ＭＲＡＭ１に送信する。
これによって、ＭＲＡＭ１は、対象のバンクＢＮＫに対するライトバック処理を実行する（ステップＳ１０６）。例えば、ＭＲＡＭ１は、ライトバック処理の終了を、メモリコントローラ９に通知できる。
メモリコントローラ９は、所定の期間（例えば、期間ｔＲＴＰａ）の経過又はＭＲＡＭ１からの通知によって、プリチャージコマンドＰＣＧ及びアドレスＡＤＲを、ＭＲＡＭ１に送信する（ステップＳ１０７）。尚、プリチャージコマンドＰＣＧと共に送信されるアドレスＡＤＲは、読み出し動作が実行されたアドレスである。
ＭＲＡＭ１は、プリチャージコマンドＰＣＧ及びアドレスＡＤＲを受信する（ステップＳ１０８）。ＭＲＡＭ１は、プリチャージコマンドＰＣＧに基づいて、選択アドレスＡＤＲに対するプリチャージ動作を実行する。
プリチャージコマンドＰＣＧの送信の後、プロセッサ９０は、ＭＲＡＭ１に対する動作モードを、割り込みルーチンから通常ルーチンに戻す。メモリコントローラ９は、通常ルーチンによって、ホストデバイス９９９から要求された動作を、再開する。
尚、ライトバック処理の指示後におけるプリチャージコマンドＰＣＧの送信は、通常ルーチンとして実行されてもよい。
また、フラグＦＷＢが、エラー訂正処理が無い（選択セルのデータにエラーが無い）ことを示している場合、通常ルーチンとして、読み出しコマンドＲＤの送信から期間ｔＲＴＰｂが経過したタイミングで、プリチャージコマンドＰＣＧが、メモリコントローラ９からＭＲＡＭ１に送信される。
このように、本実施形態のメモリシステム及び抵抗変化型メモリにおいて、コントローラ９内の管理情報を用いて、抵抗変化型メモリのライトバック処理を制御できる。
以上のように、本実施形態のメモリシステム及び抵抗変化型メモリは、第１及び第２の実施形態と同様の効果を得ることができる。
（４） 第４の実施形態
図１２を用いて、第４の実施形態のメモリシステム及び抵抗変化型メモリについて、説明する。
本実施形態において、ＭＲＡＭ１が、ＥＣＣ処理の結果を示すフラグを、メモリコントローラ９に送信しないことによって、送信されたデータに対してエラー訂正処理が実行されなかったこと（メモリセル内のデータにエラーが発生していないこと）、及び、ライトバック処理が実行されなくともよいことが、メモリコントローラ９に通知されてもよい。
本実施形態において、ＭＲＡＭ１は、送信されたデータに対してエラー訂正処理が実行された（メモリセル内のデータにエラーが発生している）場合にのみ、データ内にエラー（データに対するエラーの訂正）が有ることを示すフラグＦＷＢを生成する。ＭＲＡＭ１は、生成したフラグＦＷＢを、メモリコントローラ９に送信する。
本実施形態において、メモリコントローラ９は、フラグを受信した場合に、ライトバック処理の実行を、ＭＲＡＭ１に、指示する。
図１２は、本実施形態のメモリシステム及び抵抗変化型メモリの動作例を説明するためのフローチャートである。
図１２に示されるように、上述の実施形態と同様に、読み出しコマンドに対応するように、選択セルからデータが出力される（ステップＳ０〜Ｓ２）。
データに対してＥＣＣ処理が実行される（ステップＳ３）。ＥＣＣ処理されたデータは、ページバッファ回路１７内に格納される。
選択セルから出力されたデータにエラーが存在する場合、データに対するエラーの訂正が、ＥＣＣ回路１６によって、実行される。エラーの訂正が実行された場合において、フラグＦＷＢが、ＥＣＣ回路１６（又はシーケンサ１９）によって、生成される（ステップＳ５Ｘ）。
この場合において、ＭＲＡＭ１は、ページバッファ回路１７内の訂正データ及び生成されたフラグＦＷＢを、メモリコントローラ９に送信する（ステップＳ６Ｘ）。
一方、選択セルから出力されたデータにエラーが存在しない場合、エラーの訂正は実行されない。エラーの訂正が実行されない場合において、フラグＦＷＢは生成されない（ステップＳ５Ｙ）。
この場合において、ＭＲＡＭ１は、フラグの送信無しに、ページバッファ回路１７内の訂正データを、メモリコントローラ９に送信する（ステップＳ６Ｙ）。
メモリコントローラ９は、データを受信する（ステップＳ７Ｚ）。
メモリコントローラ９は、フラグの有無を確認する（ステップＳ８Ｚ）。フラグの有無によって、メモリコントローラ９は、ライトバック処理の実行の有無を、判断する。
上述の実施形態と同様に、メモリコントローラ９は、ライトバック処理の実行の有無に応じて、プリチャージコマンドの送信のタイミングを制御する（ステップＳ９，Ｓ１１Ａ又はステップＳ１１Ｂ）。ＭＲＡＭ１は、メモリコントローラ９からのコマンドに基づいて、ライトバック処理（ステップＳ１０）、及びプリチャージ動作（ステップＳ１２Ａ，Ｓ１２Ｂ）をそれぞれ実行する。
このように、本実施形態のメモリシステム及び抵抗変化型メモリにおいて、ＭＲＡＭ１は、メモリセル内のデータ内のエラーの有無（エラー訂正の有無）に応じて、フラグＦＷＢの生成及び非生成を決定する。
そして、本実施形態において、ＭＲＡＭ１からのフラグＦＷＢの有無に応じて、メモリコントローラ９は、ＭＲＡＭ１のライトバック処理の実行の有無を、制御できる。
この結果として、本実施形態のメモリシステムにおいて、プリチャージ動作のタイミングを制御できる。
以上のように、本実施形態のメモリシステム及び抵抗変化型メモリは、上述の各実施形態と同様の効果を得ることができる。
（５）その他
上述の各実施形態において、コントローラ（プロセッサ）によるライトバック処理の制御のために、データマスク信号（データマスク機能）を用いた制御の例が示されている。
但し、本実施形態のメモリシステム及びメモリデバイスは、抵抗変化型メモリ（例えば、ＭＲＡＭ）１からコントローラ９に送信されたＥＣＣ処理に関する情報に基づいて、ライトバック処理の実行の有無を判定することが可能であれば、メモリコントローラ９がライトバック処理の実行をメモリ１に指示するための信号に、データマスク信号以外の信号が、用いられてもよい。
例えば、本実施形態のメモリシステム及び抵抗変化型メモリにおいて、抵抗変化型メモリに対するデータの入力が実行されない状態で、ある制御信号と書き込みコマンドによって、ライトバック処理が、メモリデバイスに指示されてもよい。尚、制御信号は、抵抗変化型メモリの仕様及び規格に基づいた信号でもよいし、ライトバック処理を指示するために新たに設定された信号でもよい。
このように、本実施形態のメモリシステム及び抵抗変化型メモリは、読み出し動作とプリチャージ動作との間において、データマスク機能を用いずに、ライトバック処理を実行できる。
本実施形態のメモリシステム及び抵抗変化型バイスにおいて、実行すべき動作がライトバック処理であることを示すコマンドが、設定されてもよい。これによって、本実施形態において、書き込みコマンド及び制御信号の両方を送信の代わりに、メモリコントローラ９が、ライトバックコマンドを送信することによって、メモリ１にライトバック処理を実行させることができる。
本実施形態において、ＭＴＪ素子１００に、平行磁化型のＭＴＪ素子が用いられてもよい。平行磁化型のＭＴＪ素子において、磁性層１１０，１２０の磁化方向は、磁性層の層面に対して、実質的に平行である。平行磁化型のＭＴＪ素子において、磁性層１１０，１２０の磁気異方性は、磁性層の形状磁気異方性などを利用して、磁性層１１０，１２０の磁化方向が、磁性層の層面に対して、実質的に平行にされる。
尚、本実施形態において、ＭＴＪ素子以外の磁気抵抗効果素子が、本実施形態のＭＲＡＭに用いられてもよい。また、本実施形態の抵抗変化型メモリは、磁気抵抗効果素子がメモリ素子に用いられた磁気メモリであれば、ＭＲＡＭ以外のメモリでもよい。
本実施形態の抵抗変化型メモリは、ＲｅＲＡＭ、ＰＣＲＡＭ、又は、イオンメモリなどでもよい。
本実施形態の抵抗変化型メモリは、抵抗変化素子の抵抗差を電流差又は電圧差に変換してセンスすることによってメモリセル内のデータを判別するメモリ全般に適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：抵抗変化型メモリ、９：メモリコントローラ、９９０：メモリシステム、１０：メモリセルアレイ、１６：ＥＣＣ回路、１７：ページバッファ回路、１００：メモリ素子。

Claims (19)

  1. 第１のデータを保持するメモリセルと、前記第１のデータ内のエラーの検出及び訂正が可能なＥＣＣ回路とを含む抵抗変化型メモリと、
    前記抵抗変化型メモリの動作を制御するコントローラと、
    を具備し、
    前記抵抗変化型メモリに対する読み出し動作時において、
    前記メモリセルからの前記第１のデータがエラーを含む場合、前記抵抗変化型メモリは、前記エラーが訂正された第２のデータと第１の信号とを前記コントローラに送信し、前記コントローラは、前記第１の信号に基づいて、制御信号と書き込みコマンドとを、前記抵抗変化型メモリに送信し、
    前記抵抗変化型メモリは、前記制御信号と前記書き込みコマンドとに基づいて、前記第２のデータを、前記メモリセルに書き込む、
    メモリシステム。
  2. 前記コントローラは、前記制御信号と前記書き込みコマンドとを送信した後、且つ、読み出しコマンドの送信から第１の期間が経過した後において、プリチャージコマンドを、前記抵抗変化型メモリに送信する、
    請求項１に記載のメモリシステム。
  3. 前記メモリセルからの前記第１のデータが前記エラーを含まない場合、前記抵抗変化型メモリは、前記第１のデータと第２の信号とを前記コントローラに送信し、
    前記コントローラは、前記第２の信号に基づいて、前記読み出しコマンドの送信から第２の期間が経過した後、前記プリチャージコマンドを、前記抵抗変化型メモリに送信する、
    請求項２に記載のメモリシステム。
  4. 前記第２の期間は、前記第１の期間より短い、
    請求項３に記載のメモリシステム。
  5. 前記抵抗変化型メモリは、前記第２のデータを保持するバッファ回路を、さらに含み、
    前記バッファ回路内の前記第２のデータが、前記制御信号と前記書き込みコマンドとに基づいて、前記メモリセル内に書き込まれる、
    請求項１に記載のメモリシステム。
  6. 前記制御信号は、データマスク信号である、
    請求項１に記載のメモリシステム。
  7. 前記抵抗変化型メモリは、前記制御信号の転送のための端子と同じ端子を用いて、前記第１の信号を、前記コントローラに送信する、
    請求項１に記載のメモリシステム。
  8. 前記コントローラは、前記抵抗変化型メモリの管理情報に基づいて、前記制御信号及び前記書き込みコマンドを送信する、
    請求項１に記載のメモリシステム。
  9. 前記コントローラは、通常ルーチン制御回路と、割り込みルーチン制御回路とを含み、
    前記コントローラは、前記第１の信号を受信した場合において、前記通常ルーチン制御回路の動作を停止し、前記割り込みルーチン制御回路の動作によって、前記制御信号と前記書き込みコマンドとを、前記抵抗変化型メモリに送信する、
    請求項１に記載のメモリシステム。
  10. 前記メモリセルは、磁気抵抗効果素子を、含む、
    請求項１に記載のメモリシステム。
  11. 第１のデータを保持するメモリセルと、
    前記第１のデータ内のエラーの検出及び検出された前記エラーの訂正を行うＥＣＣ回路と、
    前記メモリセル及び前記ＥＣＣ回路の動作を制御する制御回路と、
    を具備し、
    読み出しコマンドに基づく前記メモリセルに対する読み出し動作時において、
    前記第１のデータが前記エラーを含まない場合、前記制御回路は、前記第１のデータと第１の信号とを、外部デバイスに送信し、
    前記第１のデータが前記エラーを含む場合、前記制御回路は、前記エラーが訂正された第２のデータと第２の信号とを、前記外部デバイスに送信する、
    抵抗変化型メモリ。
  12. 前記制御回路は、前記第１の信号に対応する第１のプリチャージコマンドに基づいて、前記メモリセルに接続された配線を充電する、
    請求項１１に記載の抵抗変化型メモリ。
  13. 前記制御回路は、前記第２の信号に対応する制御信号と書き込みコマンドとに基づいて、前記第２のデータを、前記メモリセルに書き込む、
    請求項１２に記載の抵抗変化型メモリ。
  14. 前記制御回路は、前記書き込みコマンドを受信した後、第２のプリチャージコマンドを、受信し、
    前記制御回路は、前記第２のプリチャージコマンドに基づいて、前記メモリセルに接続された配線を充電する、
    請求項１３に記載の抵抗変化型メモリ。
  15. 前記読み出しコマンドの受信から前記第１のプリチャージコマンドの受信までの第１の期間は、前記読み出しコマンドの受信から前記第２のプリチャージコマンドの受信までの第２の期間より短い、
    請求項１４に記載の抵抗変化型メモリ。
  16. 前記制御回路は、前記制御信号の送信と同じ端子を用いて、前記第１の信号又は前記第２の信号を、前記外部デバイスに送信する、
    請求項１３に記載の抵抗変化型メモリ。
  17. 前記第２のデータを保持するバッファ回路を、さらに具備し、
    前記バッファ回路内の前記第２のデータが、前記制御信号と前記書き込みコマンドとに基づいて、前記メモリセル内に書き込まれる、
    請求項１３に記載の抵抗変化型メモリ。
  18. 前記制御回路は、前記第１又は第２の信号と、前記メモリセルのカラムアドレスと、前記制御信号と、前記書き込みコマンドとに基づいて、前記メモリセルに対する前記第２のデータの書き込みを、制御する、
    請求項１３に記載の抵抗変化型メモリ。
  19. 前記メモリセルは、磁気抵抗効果素子を含む、
    請求項１１に記載の抵抗変化型メモリ。
JP2017057791A 2017-03-23 2017-03-23 メモリシステム及び抵抗変化型メモリ Pending JP2018160166A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017057791A JP2018160166A (ja) 2017-03-23 2017-03-23 メモリシステム及び抵抗変化型メモリ
US15/703,207 US10452475B2 (en) 2017-03-23 2017-09-13 Memory system and resistance change type memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017057791A JP2018160166A (ja) 2017-03-23 2017-03-23 メモリシステム及び抵抗変化型メモリ

Publications (1)

Publication Number Publication Date
JP2018160166A true JP2018160166A (ja) 2018-10-11

Family

ID=63583491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017057791A Pending JP2018160166A (ja) 2017-03-23 2017-03-23 メモリシステム及び抵抗変化型メモリ

Country Status (2)

Country Link
US (1) US10452475B2 (ja)
JP (1) JP2018160166A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021106514A1 (ja) * 2019-11-28 2021-06-03 ソニーセミコンダクタソリューションズ株式会社 コントローラおよび記憶装置
US11322221B2 (en) 2020-09-30 2022-05-03 Sharp Semiconductor Innovation Corporation Memory device with pipelined access

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11080210B2 (en) 2018-09-06 2021-08-03 Micron Technology, Inc. Memory sub-system including an in package sequencer separate from a controller
US11061751B2 (en) * 2018-09-06 2021-07-13 Micron Technology, Inc. Providing bandwidth expansion for a memory sub-system including a sequencer separate from a controller
JP2020091930A (ja) * 2018-12-07 2020-06-11 キオクシア株式会社 半導体記憶装置
CN112750486B (zh) * 2021-01-06 2022-09-27 之江实验室 一种阻变存储器的故障测试方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8775865B2 (en) * 2009-06-24 2014-07-08 Headway Technologies, Inc. Method and apparatus for scrubbing accumulated disturb data errors in an array of SMT MRAM memory cells including rewriting reference bits
US9170879B2 (en) * 2009-06-24 2015-10-27 Headway Technologies, Inc. Method and apparatus for scrubbing accumulated data errors from a memory system
US8856614B2 (en) * 2010-07-29 2014-10-07 Kabushiki Kaisha Toshiba Semiconductor memory device detecting error
JP5490062B2 (ja) 2011-07-19 2014-05-14 株式会社東芝 不揮発性半導体記憶装置
JP2013200904A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置およびその駆動方法
KR20140008745A (ko) 2012-07-11 2014-01-22 삼성전자주식회사 자기 메모리 장치
US20150074489A1 (en) * 2013-09-06 2015-03-12 Kabushiki Kaisha Toshiba Semiconductor storage device and memory system
US9348697B2 (en) * 2013-09-10 2016-05-24 Kabushiki Kaisha Toshiba Magnetic random access memory
US10127101B2 (en) * 2015-08-28 2018-11-13 Intel Corporation Memory device error check and scrub mode and error transparency
KR20170045806A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20180019791A (ko) * 2016-08-16 2018-02-27 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021106514A1 (ja) * 2019-11-28 2021-06-03 ソニーセミコンダクタソリューションズ株式会社 コントローラおよび記憶装置
US11853162B2 (en) 2019-11-28 2023-12-26 Sony Semiconductor Solutions Corporation Controller and storage device
US11322221B2 (en) 2020-09-30 2022-05-03 Sharp Semiconductor Innovation Corporation Memory device with pipelined access

Also Published As

Publication number Publication date
US20180276071A1 (en) 2018-09-27
US10452475B2 (en) 2019-10-22

Similar Documents

Publication Publication Date Title
US11593199B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating memory systems
US10198221B2 (en) Methods of operating semiconductor memory devices with selective write-back of data for error scrubbing and related devices
USRE48178E1 (en) Semiconductor memory device
US10156995B2 (en) Semiconductor memory devices and methods of operating the same
US10868570B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
US10671478B2 (en) Scrubbing controllers of semiconductor memory devices, semiconductor memory devices and methods of operating the same
US10452475B2 (en) Memory system and resistance change type memory
US10127102B2 (en) Semiconductor memory devices and memory systems including the same
US20160155515A1 (en) Semiconductor memory devices, memory systems including the same and methods of operating the same
US10423483B2 (en) Semiconductor memory device and method for controlling write timing of parity data
RU2682387C1 (ru) Полупроводниковое запоминающее устройство
USRE47639E1 (en) Nonvolatile semiconductor storage device equipped with a comparison buffer for reducing power consumption during write
US10204700B1 (en) Memory systems and methods of operating semiconductor memory devices
US10552255B2 (en) Memory device
US10262712B2 (en) Memory device with a control circuit to control data reads
US9443571B2 (en) Semiconductor memory, memory system and method of controlling semiconductor memory
JP2013191263A (ja) 半導体記憶装置およびその駆動方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170525

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831