JP2013200904A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

【課題】データ書込み動作において、メモリセルアレイからページバッファへのデータ読出し動作をできるだけ短縮し、データ書込み動作を高速化することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを備える。複数のバッファは、複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納可能である。コントローラは、データの書込みを禁止するデータマスクが活性化されているか否かに応じて、データ書込み動作の開始を示すライトコマンドを受けてから書込みデータを前記バッファへ取り込むまでのライトレイテンシを決定する。
【選択図】図５

Description

本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。

一般に、ＭＲＡＭでは、データの書込みを禁止するデータマスクの単位（ＥＣＣ（Error Correction Code）の単位）とデータ書込みの単位が異なる。そのため、データ書込み動作では、一旦、メモリセルアレイのデータをページバッファへ読み出す。そのときに、ＥＣＣによってエラーを修正し、外部から受け取った書込みデータに従ってページバッファ内のデータを更新する。データマスクを受けている場合には、該当箇所のデータは更新しない。そして、ページバッファのデータをメモリセルアレイへ書き戻す。

しかし、データマスクを必要としない場合、一旦、データをページバッファへ読み出す動作が無駄となり、書込み動作の時間が長期化してしまうという問題があった。

特開２０１１−２５３５９５号公報

データ書込み動作において、メモリセルアレイからページバッファへのデータ読出し動作をできるだけ短縮し、データ書込み動作を高速化することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、不揮発性の複数のメモリセルを含む複数のメモリバンクを備える。複数のバッファは、複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納可能である。コントローラは、データの書込みを禁止するデータマスクが活性化されているか否かに応じて、データ書込み動作の開始を示すライトコマンドを受けてから書込みデータを前記バッファへ取り込むまでのライトレイテンシを決定する。

第１の実施形態によるＭＲＡＭの構成を示すブロック図。 単一のメモリセルＭＣの構成を示す説明図。 複数のメモリバンクＢＫの構成の一例を示す概念図。 モードレジスタＭＲおよびタイミングコントローラの構成を示す図。 本実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭの構成を示すブロック図である。本実施形態によるＭＲＡＭは、メモリバンクＢＫと、コマンド・アドレスレシーバＣＡＲと、コマンドコントローラＣＯＭＣＮＴと、データバッファＤＱＢと、入出力部Ｉ／Ｏとを備えている。

メモリバンクＢＫは、例えば、マトリクス状に二次元配置された複数のメモリセルＭＣを含むメモリセルアレイＭＣＡを備えている。各メモリセルＭＣはビット線対（例えば、図１に示すようにビット線ＢＬ１とビット線ＢＬ２）とワード線ＷＬに接続される。すなわち、メモリセルＭＣの一端は、ビット線対の一方のビット線ＢＬ１に接続され、他端はビット線対の他方のビット線ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。

メモリバンクＢＫは、さらに、センスアンプＳＡと、ライトドライバＷＤと、カラムデコーダＣＤと、ロウデコーダＲＤと、メインコントローラＭＣＮＴと、ライトリードページバッファＷＲＢ（以下、単に、ページバッファＷＲＢとも言う）とを備えている。

センスアンプＳＡは、例えば、ビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ビット線ＢＬ２は、基準電圧（グランド）に接続されている。ライトドライバＷＤは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。

コマンド・アドレスレシーバＣＡＲは、メモリバンクＢＫの動作を決定するコマンド、アドレスおよびクロックを受け取る。コマンド・アドレスレシーバＲＣＡは、アドレスとして、例えば、バンクアドレス、カラムアドレス、ロウアドレス等を受け取る。コマンド・アドレスレシーバＲＣＡは、コマンドとして、例えば、アクティブコマンドＡＣＲ、ライトコマンドＭＲＷ、リードコマンドＭＲＲ、リセットコマンドＲＳＴ等を受け取る。これらのコマンドによって、メモリバンクＢＫは、様々な動作を実行することができる。

コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラＭＣＮＴを制御する。

メインコントローラＭＣＮＴは、ＤＱバッファＤＱＢから受け取ったデータを、アドレスに従ってメモリバンクに書き込むようにライトドライバＷＤへ転送し、あるいは、アドレスに従ってメモリバンクから読み出したデータをＤＱバッファＤＱＢへ転送するようにメモリバンクＢＫ全体を制御する。

カラムデコーダＣＤは、カラムアドレスに従って或るカラムのビット線対を選択するように構成されている。ロウデコーダＲＤは、ロウアドレスに従ってワード線ＷＬを選択する。

ページバッファＷＲＢは、入出力部Ｉ／ＯおよびデータバッファＤＱＢを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルＭＣからの読出しデータを一時的に格納する。

データバッファＤＱＢは、入出力部Ｉ／Ｏを介して読出しデータを外部へ出力し、あるいは、入出力部Ｉ／Ｏを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。

図１では、１つのメモリバンクＢＫを示している。しかし、通常、複数のメモリバンクＢＫがマトリクス状に二次元配置される。

図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。

ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。

図３は、複数のメモリバンクＢＫの構成の一例を示す概念図である。図３の左側と右側とにそれぞれ同じアドレスを有するメモリバンクＢＫが含まれており、同じアドレスを有する２つのメモリバンクＢＫが同時にアクセス可能である。例えば、左側にあるメモリバンクＢＫ０Ｌと右側にあるメモリバンクＢＫ０Ｌとは、バンクアドレスＢＫ０、バンクアドレスＢＫ１、および、カラムアドレスＡＣ５がいずれも“０”である。

同様に、バンクアドレスＢＫ０、バンクアドレスＢＫ１、および、カラムアドレスＡＣ５が、それぞれ“０”、“１”、“０”である場合、左側にあるメモリバンクＢＫ２Ｌおよび右側にあるメモリバンクＢＫ２Ｌが選択される。

このように、バンクアドレスＢＫ０、バンクアドレスＢＫ１、および、カラムアドレスＡＣ５を指定することによって、左側にある複数のメモリバンクＢＫ０Ｌ〜ＢＫ３Ｕおよび右側にある複数のメモリバンクＢＫ０Ｌ〜ＢＫ３Ｕのそれぞれから１つずつメモリバンクＢＫを同時に選択することができる。即ち、同一アドレスを有する左側のメモリバンクＢＫ０Ｌと右側のメモリバンクＢＫ０Ｌとは、同時にアクセス可能である。選択されたメモリバンクＢＫは、データ読出し動作またはデータ書込み動作等の対象となる。

各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、それぞれページバッファＷＲＢを備え、読出しデータおよび／または書込みデータを一時的に格納することができる。例えば、各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、各カラムに１６ページ（３２ビット／ページ）を有する。即ち、各メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのページバッファＷＲＢは、それぞれ５１２ビットのデータを格納することができる。よって、各メモリバンクＢＫ０Ｌ〜ＢＫ３ＵのページバッファＷＲＢは、対応するメモリバンクの或るカラムの全ページのデータを一時的に格納することができるような容量を有する。

各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、それぞれの内部においてさらにＵＰＰＥＲアレイおよびＬＯＷＥＲアレイに分かれており、ＵＰＰＥＲアレイおよびＬＯＷＥＲアレイはそれぞれ８ページずつのデータを格納する。

各メモリバンクＢＫ０Ｌ〜ＢＫ３Ｕは、それぞれＵＰＰＥＲアレイおよびＬＯＷＥＲアレイに対応するセンスアンプＳＡおよびライトドライバＷＤを備えている。そして、センスアンプＳＡは、マルチプレクサを介してＵＰＰＥＲアレイまたはＬＯＷＥＲアレイのデータを読み出し、あるいは、ライトドライバＷＤは、マルチプレクサを介してＵＰＰＥＲアレイまたはＬＯＷＥＲアレイへデータを書き込むことができる。

図４（Ａ）は、メモリの動作状態を示すモードレジスタＭＲを示すブロック図である。図４（Ｂ）および図４（Ｃ）は、書込みデータのタイミングコントローラの構成を示す図である。図４（Ａ）〜図４（Ｃ）は、同一チップ内の構成および動作を示している。

図４（Ａ）に示すモードレジスタＭＲは、リードコマンドＲＥＡＤ＿ＣＭＤまたはライトコマンドＷＲＩＴＥ＿ＣＭＤの状態に応じてその状態を保持する。例えば、モードレジスタＭＲはラッチ回路であり、リードコマンドＲＥＡＤ＿ＣＭＤがアクティブである場合（データ読出し動作時）にリードコマンドに対応するラッチ部を立ち上げ、ライトコマンドＷＲＩＴＥ＿ＣＭＤがアクティブである場合（データ書込み動作時）にライトコマンドに対応するラッチ部を立ち上げる。尚、モードレジスタＭＲは、メモリチップの状態を保持するためにチップ内に１つ設けられていればよい。モードレジスタＭＲの状態によって、ＭＲＡＭがデータ書込み動作またはデータ読出し動作を実行していることが分かる。

また、モードレジスタＭＲは、ライトレイテンシの設定を予め保持している。例えば、データマスクＤＭがある場合（データマスクＤＭのいずれかのビットが活性化されている場合）、ライトレイテンシは、ＷＬＴ１０に設定される。データマスクＤＭが無い場合（データマスクＤＭのいずれのビットも不活性状態である場合）、ライトレイテンシは、ＷＬＴ１に設定される。以下、ＷＬＴ１０およびＷＬＴ１を設定ライトレイテンシと呼ぶ。実際のライトレイテンシは、モードレジスタＭＲに記憶された設定ライトレイテンシＷＬＴ１０、ＷＬＴ１に基づいて図４（Ｂ）に示すシフトレジスタＳＲによって決定される。即ち、設定ライトレイテンシＷＬＴ１０、ＷＬＴ１は、ライトコマンドＷＲＩＴＥ＿ＣＯＭを受けてから書込みデータをページバッファＷＲＢへ転送するタイミングを決定する。

図４（Ｂ）は、ライトレイテンシ決定信号ＷＬＴ０〜ＷＬＴｘを制御するシフトレジスタＳＲの構成図である。図４（Ｃ）は、書込みデータの取込みのタイミングを制御するデータタイミングコントローラＤＴＣの構成図である。図４（Ｂ）および図４（Ｃ）に示すタイミングコントローラは、図１に示すメインコントローラＭＣＮＴ内に組み込まれており、メモリチップの状態を保持するためにチップ内に１つ設けられていればよい。

図４（Ｂ）に示すシフトレジスタＳＲは、ライトコマンドＷＲＩＴＥ＿ＣＭＤが論理ハイに活性化されている期間中に、クロックＣＬＫのパルスを受けるごとに、ライトレイテンシ決定信号ＷＬＴ０〜ＷＬＴｘを順番に立ち上げる。即ち、シフトレジスタＳＲは、クロックＣＬＫの数をカウントして、ライトレイテンシ決定信号ＷＬＴ０〜ＷＬＴｘを異なるタイミングで順番に立ち上げる。

例えば、シフトレジスタＳＲは、クロックＣＬＫの数が２〜３である場合に第１のライトレイテンシ決定信号ＷＬＴ２、ＷＬＴ３を立ち上げる。クロックＣＬＫの数が１１〜１２である場合に第２のライトレイテンシ決定信号ＷＬＴ１１、ＷＬＴ１２を立ち上げる。第１のライトレイテンシ決定信号ＷＬＴ２、ＷＬＴ３を立ち上げるクロック数は、第２のライトレイテンシ決定信号ＷＬＴ１１、ＷＬＴ１２を立ち上げるクロック数よりも少ない。

図４（Ｃ）に示すデータタイミングコントローラＤＴＣは、第１のデータラッチ回路ＤＱＬ１と、第２のデータラッチ回路ＤＱＬ２と、第１のゲート回路Ｇ１と、第２のゲート回路Ｇ２とを備えている。

第１のゲート回路Ｇ１および第１のデータラッチ回路ＤＱＬ１は、データマスクＤＭが有る場合に駆動される回路である。第１のゲート回路Ｇ１は、ライトレイテンシ決定信号ＷＬＴ１１およびＷＬＴ１２を受けて、それらのいずれかの信号が論理ハイに活性化されたときに、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴを論理ハイに活性化させる。ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴの活性化によって、ライトレイテンシＷＬＴＬの期間が終了する。

データマスクＤＭが有る場合、第１のデータラッチ回路ＤＱＬ１は、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴが活性化されている期間中に、クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃを受け取る。クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃを受け取ると、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ａが活性化される。そして、第１のデータラッチ回路ＤＱＬ１は、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ａの活性状態をラッチする。

データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ａは、書込みデータＤＱ＜９：０＞をページバッファＷＲＢに取り込むことを許可する信号である。従って、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ａの活性化とともに、第１のデータラッチ回路ＤＱＬ１は、書込みデータＤＱ＜９：０＞を書込みデータＤＱＩＮ＜６３：０＞としてページバッファＷＲＢに転送する。

このように、第１のデータラッチ回路ＤＱＬ１は、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴの活性化期間中に、クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃを受け取り、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ａの活性状態をラッチする。そして、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ａが活性状態であるので、第１のデータラッチ回路ＤＱＬ１は、書込みデータＤＱ＜９：０＞を有効に書込みデータＤＱＩＮ＜６３：０＞としてページバッファＷＲＢへ転送することができる。

尚、データマスクＤＭがある場合、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴの活性化前に、メモリセルアレイＭＣＡのデータがページバッファＷＲＢに一旦読み出されている。従って、ページバッファＷＲＢに読み出されたデータは、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴの活性化後に、書込みデータＤＱＩＮ＜６３：０＞によって更新される。このとき、データマスクＤＭが設定されているビットについては、書込みが禁止されるため更新されない。そして、更新後のデータは、ページバッファＷＲＢからメモリセルアレイＭＣＡへ書き戻される。

データマスクＤＭが有る場合、ライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴが活性化されている期間に、クロック信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃおよび書込みデータＤＱ＜９：０＞は入力されない。従って、第２のデータラッチ回路ＤＱＬ２は動作しない。

第２のゲート回路Ｇ２および第２のデータラッチ回路ＤＱＬ２は、データマスクＤＭが無い場合に駆動される回路である。第２のゲート回路Ｇ２は、ライトレイテンシ決定信号ＷＬＴ２およびＷＬＴ３を受けて、それらのいずれかの信号が論理ハイに活性化されたときに、ライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴを論理ハイに活性化させる。ライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴの活性化によって、ライトレイテンシＷＬＴＳが終了する。

データマスクＤＭが無い場合、第２のデータラッチ回路ＤＱＬ２は、ライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴが活性化されている期間中に、クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃを受け取る。クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃを受け取ると、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ｂが活性化される。そして、第２のデータラッチ回路ＤＱＬ２は、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ｂの活性状態をラッチする。

データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ｂは、書込みデータＤＱ＜９：０＞をページバッファＷＲＢに取り込むことを許可する信号である。従って、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ｂの活性化とともに、第２のデータラッチ回路ＤＱＬ２は、書込みデータＤＱ＜９：０＞を書込みデータＤＱＩＮ＜６３：０＞としてページバッファＷＲＢに転送する。

このように、第２のデータラッチ回路ＤＱＬ２は、ライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴの活性化期間中に、クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃを受け取り、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ｂの活性状態をラッチする。そして、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ｂが活性状態であるので、第２のデータラッチ回路ＤＱＬ２は、書込みデータＤＱ＜９：０＞を有効に書込みデータＤＱＩＮ＜６３：０＞としてページバッファＷＲＢへ転送することができる。

このように、データタイミングコントローラＤＴＣは、データマスクＤＭが活性化されているか否かに応じて、ライトコマンドＷＲＩＴＥ＿ＣＭＤを受けてから書込みデータをバッファへ取り込むまでのライトレイテンシＷＬＴＬ、ＷＬＴＳを決定することができる。

図４（Ｂ）に示すシフトレジスタＳＲは、ライトレイテンシ決定信号ＷＬＴ０〜ＷＬＴｘの順に活性化するため、ライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴ（ＷＬＴ２、ＷＬＴ３）は、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴ（ＷＬＴ１１、ＷＬＴ１２）よりも早期に活性化される。データマスクが無い場合には、メモリセルアレイＭＣＡのデータはページバッファＷＲＢに読み出されないため、ライトレイテンシの期間は短くてもよい。従って、早期に活性化されるライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴが使用される。

尚、データマスクが無い場合には、書込みデータＤＱＩＮ＜６３：０＞は、ページバッファＷＲＢに取り込まれ、ページバッファＷＲＢからメモリセルアレイＭＣＡへ書き込まれる。

データマスクＤＭが無い場合、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴが活性化されている期間に、クロック信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃおよび書込みデータＤＱ＜９：０＞は入力されない。従って、第１のデータラッチ回路ＤＱＬ１は動作しない。

このように、本実施形態では、データマスクＤＭの有無によって、ライトレイテンシＷＬＴＬ、ＷＬＴＳの期間が相違するように設定されている。即ち、データマスクＤＭが有る場合には、書込みデータＤＱ＜９：０＞およびクロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃは、ライトコマンドＷＲＩＴＥ＿ＣＯＭを受け取ってからライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴの活性化までの比較的長い期間ＷＬＴＬの経過後にページバッファＷＲＢに取り込まれる。データマスクＤＭが無い場合には、書込みデータＤＱ＜９：０＞およびクロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃは、ライトコマンドＷＲＩＴＥ＿ＣＯＭを受け取ってから比較的短い期間ＷＬＴＳの経過後にページバッファＷＲＢに取り込まれる。

データマスクＤＭの有無に応じたクロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃの入力タイミング、並びに、書込みデータＤＱ＜９：０＞の入力タイミングは、予め設定されている。ライトレイテンシＷＬＴＬ、ＷＬＴＳは、クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃの入力タイミング、並びに、書込みデータＤＱ＜９：０＞の入力タイミングに合わせて設定すればよい。即ち、データタイミングコントローラＤＴＣが受け取るライトレイテンシ決定信号ＷＬＴ２、ＷＬＴ３、ＷＬＴ１１、ＷＬＴ１２は、クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃの入力タイミング、並びに、書込みデータＤＱ＜９：０＞の入力タイミングに応じて他のライトレイテンシ決定信号に変更してもよい。また、論理ゲートＧ１、Ｇ２は、それぞれ２つのライトレイテンシ決定信号を受け取っているが、３つ以上のライトレイテンシ決定信号を受け取ってもよい。この場合、論理ゲートＧ１、Ｇ２は、３つ以上のライトレイテンシ決定信号のいずれかが活性化されたときにライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴまたはＥＡＲＹ＿ＷＬＴを立ち上げる。

尚、クロック信号ＤＱＳ＿ｔ、ＤＱＳ＿ｃおよびデータＤＱ＜９：０＞が図４（Ｃ）のデータラッチ回路ＤＱＬ１、ＤＱＬ２に転送されるまでのタイムラグを考慮して、データタイミングコントローラＤＴＣは、モードレジスタＭＲに記憶された設定ライトレイテンシＷＬＴ１、ＷＬＴ１０からタイミングを若干遅延させたライトレイテンシ決定信号ＷＬＴ２、ＷＬＴ３、ＷＬＴ１１およびＷＬＴ１２を用いている。例えば、設定ライトレイテンシＷＬＴ１に対して、データタイミングコントローラＤＴＣは、ライトレイテンシ決定信号ＷＬＴ２およびＷＬＴ３を用いている。設定ライトレイテンシ決定信号ＷＬＴ１０に対して、データタイミングコントローラＤＴＣは、ライトレイテンシ決定信号ＷＬＴ１１およびＷＬＴ１２を用いている。

図４（Ｃ）に示すコマンド・アドレス回路ＣＡＣは、外部からクロックＣＫ＿ｔ、ＣＫ＿ｃ、コマンド・アドレスＳＡ＜９：０＞、チップ選択信号ＣＳ＿ｎ、クロックイネーブル信号ＣＫＥを受けて、ライトコマンドＷＲＩＴＥ＿ＣＭＤ、ライトイネーブル信号ＷＲＩＴＥ＿ＥＮおよびクロックＣＬＫをＭＲＡＭチップの内部へ送る。ライトイネーブル信号ＷＲＩＴＥ＿ＥＮは、ＭＲＡＭがデータ書込み動作に入ると活性化され、ＭＲＡＭがライトコマンドＷＲＩＴＥ＿ＣＭＤを受信可能な状態であることを示す。従って、データラッチ回路ＤＱＬ１、ＤＱＬ２は、ライトコマンドＷＲＩＴＥ＿ＣＭＤの活性化後、ライトレイテンシ決定信号ＷＴＬ２、ＷＬＴ３、ＷＬＴ１１、ＷＬＴ１２を確実に受け取ることができる。ライトコマンドＷＲＩＴＥ＿ＣＭＤは、データ書込みを実行するときに発行されるコマンドであり、データ書込み動作の開始を示す。

次に、図４および図５を参照して、データタイミングコントローラＤＴＣの動作を説明する。

図５は、本実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。ＤＭ０はデータマスクＤＭが無い場合におけるタイミング図を示し、ＤＭ１はデータマスクＤＭが有る場合におけるタイミング図を示す。本実施形態によるＭＲＡＭは、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃに従って動作する。コマンド・アドレス信号ＣＡ＜９：０＞は、ライトコマンドＷＲＩＴＥ＿ＣＭＤとともに入力される。コマンド・アドレス信号ＣＡ＜９：０＞によって、データの書込み対象であるメモリバンク、ページ等が特定され得る。

Ｔ０において、ライトコマンドＷＲＩＴＥ＿ＣＯＭが発行されると、データマスクＤＭの有無に応じて、互いに異なるタイミングでクロック信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃおよび書込みデータＤＱ＜９：０＞が入力される。

データマスクＤＭが有る場合、図４（Ａ）に示すモードレジスタＭＲが設定ライトレイテンシをＷＬＴ１０に設定する。そして、ＭＲＡＭは、ライトレイテンシＷＬＴＬの期間Ｔ０〜Ｔ６中に（即ち、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴの活性化前に）、書込み対象のメモリバンクＢＫのデータをページバッファＷＲＢへ一旦読み出す。

次に、ＭＲＡＭは、ライトレイテンシＷＬＴＬの終了後（即ち、ライトレイテンシ終点信号ＮＯＲＭＡＬ＿ＷＬＴの活性化後）、Ｔ７〜Ｔ９においてクロック信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃおよび書込みデータＤＱ＜９：０＞を受け取る。これにより、第１のデータラッチ回路ＤＱＬ１は、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ａを活性化させ、かつ、書込みデータＤＱＩＮ＜６３：０＞をページバッファＷＲＢへ取り込む。

データマスクＤＭは、書込みデータＤＱｓのうち最初のビットに設定されている。従って、Ｔ７〜Ｔ８において、書込みデータＤＱｓのうち最初のビットは、ページバッファＷＲＢへ書き込まれない。書込みデータＤＱｓのうちその他のビットは、ページバッファＷＲＢへ書き込まれる。

その後、ページバッファＷＲＢのデータは、ライトリカバリ期間ｔＷＲ（Ｔ９〜Ｔ２０）において、メモリバンクＢＫのメモリセルアレイＭＣＡへ書き込まれる。

データマスクＤＭが無い場合、図４（Ａ）に示すモードレジスタＭＲが設定ライトレイテンシをＷＬＴ１に設定する。ここで、ＭＲＡＭは、データマスクＤＭが無いので、メモリバンクＢＫのデータをページバッファＷＲＢへ読み出す必要がない。従って、ライトレイテンシＷＬＴＳの期間Ｔ０〜Ｔ１は、上記ライトレイテンシＷＬＴＬに比べて短く設定され得る。例えば、ライトレイテンシＷＬＴＳは、ライトレイテンシＷＬＴＬよりもΔＷＬＴ（１０クロック分）だけ短縮されている。

次に、ＭＲＡＭは、ライトレイテンシＷＬＴＳの終了後（即ち、ライトレイテンシ終点信号ＥＡＲＹ＿ＷＬＴの活性化後）、Ｔ２〜Ｔ４においてクロック信号ＤＱＳ＿ｔ，ＤＱＳ＿ｃおよび書込みデータＤＱ＜９：０＞を受け取る。これにより、第２のデータラッチ回路ＤＱＬ２は、データイネーブル信号ＥＮ＿ＤＱＳｓ＿Ｂを活性化させ、かつ、書込みデータＤＱＩＮ＜６３：０＞をページバッファＷＲＢへ取り込む。データマスクＤＭは設定されていないので、書込みデータＤＱｓの全ビットが、ページバッファＷＲＢへ書き込まれている。

その後、ページバッファＷＲＢのデータは、ライトリカバリ期間ｔＷＲ（Ｔ４〜Ｔ１５）において、メモリバンクＢＫのメモリセルアレイＭＣＡへ書き込まれる。

一般に、ＭＲＡＭでは、データマスクＤＭの単位とデータ書込みの単位（ページ）とが異なるため、データ書込み動作では、一旦、メモリセルアレイＭＣＡのデータをページバッファＷＲＢへ読み出す必要がある。このため、ライトコマンドＷＲＩＴＥ＿ＣＯＭを受け取ってから書込みデータＤＱ＜９：０＞がページバッファＷＲＢへ書き込まれるまでのライトレイテンシの期間（ＷＬＴＬ）は、比較的長かった。一般に、このライトレイテンシの期間は、データマスクＤＭの有無に関わらず一定期間に固定されていた。

これに対し、本実施形態によるＭＲＡＭは、データマスクＤＭが設定されている場合には、データ書込み時にデータをメモリセルアレイＭＣＡからページバッファＷＲＢへ読み出す。このため、ライトレイテンシＷＬＴＬは従来と同様である。一方、データマスクＤＭが設定されていない場合には、ＭＲＡＭは、データ書込み時にデータをメモリセルアレイＭＣＡからページバッファＷＲＢへ読み出さない。このため、ライトレイテンシＷＬＴＳは、データマスクＤＭが設定されているときのライトレイテンシＷＬＴＬよりも短縮され得る。

これにより、本実施形態によるＭＲＡＭは、全体としてデータ書込み動作を短縮することができ、データ書込み動作を高速化することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＢＫ・・・メモリバンク、ＭＣＡ・・・メモリセルアレイ、ＳＡ・・・センスアンプ、ＷＤ・・・ライトドライバ、ＣＤ・・・カラムデコーダ、ＲＤ・・・ロウデコーダ、ＭＣＮＴ・・・メインコントローラ、ＷＲＢ・・・ページバッファ、ＳＲ・・・シフトレジスタ、ＣＡＣ・・・コマンド・アドレス回路、ＤＴＣ・・・データタイミングコントローラ、ＤＱＬ１・・・第１のデータラッチ回路、ＤＱＬ２・・・第２のデータラッチ回路、Ｇ１、Ｇ２・・・論理ゲート

Claims (7)

1. 不揮発性の複数のメモリセルを含む複数のメモリバンクと、
   前記複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納可能な複数のバッファと、
   データの書込みを禁止するデータマスクが活性化されているか否かに応じて、データ書込み動作の開始を示すライトコマンドを受けてから書込みデータを前記バッファへ取り込むまでのライトレイテンシを決定するコントローラとを備え、
   前記データマスクのいずれかのビットが活性化されている場合に、前記コントローラは、前記ライトコマンドを受けてから前記ライトレイテンシのうち第１のライトレイテンシの経過後に書込みデータを前記バッファへ転送し、
   前記データマスクのいずれのビットも不活性状態である場合に、前記コントローラは、前記ライトコマンドを受けてから前記ライトレイテンシのうち第２のライトレイテンシの経過後に書込みデータを前記バッファへ転送し、
   前記第２のライトレイテンシは、前記第１のライトレイテンシよりも短期間であることを特徴とする半導体記憶装置。
2. 不揮発性の複数のメモリセルを含む複数のメモリバンクと、
   前記複数のメモリバンクのそれぞれに対応して設けられ、データ書込みまたはデータ読出し時に前記メモリバンクのデータを一時的に格納可能な複数のバッファと、
   データの書込みを禁止するデータマスクが活性化されているか否かに応じて、データ書込み動作の開始を示すライトコマンドを受けてから書込みデータを前記バッファへ取り込むまでのライトレイテンシを決定するコントローラとを備えた半導体記憶装置。
3. 前記データマスクのいずれかのビットが活性化されている場合に、前記コントローラは、前記ライトコマンドを受けてから前記ライトレイテンシのうち第１のライトレイテンシの経過後に書込みデータを前記バッファへ転送し、
   前記データマスクのいずれのビットも不活性状態である場合に、前記コントローラは、前記ライトコマンドを受けてから前記ライトレイテンシのうち第２のライトレイテンシの経過後に書込みデータを前記バッファへ転送し、
   前記第２のライトレイテンシは、前記第１のライトレイテンシよりも短期間であることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記データマスクのいずれかのビットが活性化されている場合には、書込み対象の前記メモリバンクのデータは、前記ライトコマンドを受けてから前記第１のライトレイテンシの経過前に前記バッファに一旦読み出され、前記第１のライトレイテンシの経過前後に該バッファにおいて書込みデータで更新されてから前記メモリセルへ書き戻され、
   前記データマスクのいずれのビットも不活性状態である場合には、書込み対象の前記メモリバンクのデータを読み出すこと無く、書込みデータは、前記ライトコマンドを受けてから前記第２のライトレイテンシの経過後に前記バッファに取り込まれ、前記メモリセルへ書き込まれることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１および前記第２のライトレイテンシを決定するために前記ライトコマンドを受けてからクロック信号の数をカウントするシフトレジスタをさらに備えたことを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
6. 前記シフトレジスタは、前記クロック信号の数が第１の値である場合に第１のライトレイテンシを決定する第１の決定信号を立ち上げ、前記クロック信号の数が前記第１の値よりも少ない第２の値である場合に第２のライトレイテンシを決定する第２の決定信号を立ち上げることを特徴とする請求項５に記載の半導体記憶装置。
7. 不揮発性の複数のメモリセルを含む複数のメモリバンクと、前記複数のメモリバンクのそれぞれに対応して設けられ、前記メモリバンクのデータを一時的に格納可能な複数のバッファと、データ書込み動作の開始を示すライトコマンドを受けてから書込みデータを前記バッファへ取り込むまでのライトレイテンシを決定するコントローラとを備え、
   データの書込みを禁止するデータマスクのいずれかのビットが活性化されている場合に、前記ライトコマンドを受けてから前記ライトレイテンシのうち第１のライトレイテンシの経過後に書込みデータを前記バッファへ転送し、
   前記データマスクのいずれのビットも不活性状態である場合に、前記ライトコマンドを受けてから前記第１のライトレイテンシよりも短期間である第２のライトレイテンシの経過後に書込みデータを前記バッファへ転送することを具備する半導体記憶装置の駆動方法。

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