JP2012203938A - 半導体記憶装置 - Google Patents

Abstract

【課題】各ワード線に対するセンスアンプ数が制限されても、連続して読み出しまたは書き込み可能なデータ容量を大きくできる半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、データを記憶する複数のメモリセルと、メモリセルを選択する複数のワード線と、メモリセルのデータを伝達する複数のビット線と、ビット線を介してメモリセルに格納されたデータを検出するセンスアンプとを備える。第１のマルチプレクサは、複数のビット線から１本のビット線を選択してセンスアンプに接続する。ワード線ドライバは、複数のワード線から１本のワード線を選択的に駆動する。データ読出し動作において、第１のマルチプレクサが複数のビット線のうち第１のビット線をセンスアンプに接続している間に、ワード線ドライバは駆動するワード線を変更する。そして、センスアンプは、第１のビット線に接続された複数のメモリセルのデータを連続的に出力する。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。

しかし、スピン注入書込み方式では、読出し電流が微小である。このような微小な電流差を高速にセンスするためには、センスアンプを構成するトランジスタのサイズ（電流駆動能力）を大きくして、センスアンプの差動増幅の性能ばらつきを抑える必要がある。トランジスタのサイズを大きくすると、センスアンプ自体のサイズが大きくなる。このため、ＭＲＡＭの微細化が進むと、センスアンプは、ビット線対ごとに配置することが困難となる。

一方、ＤＲＡＭはメモリセルのデータを電圧で検出するため、センスアンプ内部のトランジスタのサイズはＭＲＡＭに比べて小さい。このため、センスアンプは、ビット線と同じピッチで配置され得る。このようなＤＲＡＭにおいて、各ワード線に対するビット数(ビット線の本数)を増大させ、かつ、センスアンプをビット線に対応して配置すれば、１度に読み出しあるいは書き込むデータ容量（ページサイズ）を増大させることができる。

このように、ＭＲＡＭは、センスアンプの設置面積においてＤＲＡＭよりも大きいため、メモリセルの微細化が進むと、ＤＲＡＭのようにセンスアンプをビット線と等しいピッチで配置することは困難になる。従って、１本のワード線に対して設置可能なセンスアンプ数が限られるため、ページサイズがＤＲＡＭと比べて小さくなってしまうという問題があった。

特開２００２−２３７１８２号公報

１本のワード線に対応するセンスアンプ数が制限されていても、連続して読み出しまたは書き込みできるデータ容量を大きくすることができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、データを記憶する複数のメモリセルと、メモリセルを選択する複数のワード線と、メモリセルのデータを伝達する複数のビット線と、ビット線を介してメモリセルに格納されたデータを検出するセンスアンプとを備える。第１のマルチプレクサは、複数のビット線から１本のビット線を選択してセンスアンプに接続する。ワード線ドライバは、複数のワード線から１本のワード線を選択的に駆動する。データ読出し動作において、第１のマルチプレクサが複数のビット線のうち第１のビット線をセンスアンプに接続している間に、ワード線ドライバは駆動するワード線を変更する。そして、センスアンプは、第１のビット線に接続された複数のメモリセルのデータを連続的に出力する。

第１の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。 単一メモリセルの書込み動作を示す説明図。 本実施形態によるＭＲＡＭの読出し動作の一例を示すタイミング図。 本実施形態によるＭＲＡＭの書込み動作の一例を示すタイミング図。 第２の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。 第２の実施形態によるＭＲＡＭの読出し動作の一例を示すタイミング図。 第２の実施形態によるＭＲＡＭの書込み動作の一例を示すタイミング図。 第３の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。 第３の実施形態によるＭＲＡＭの読出し動作の一例を示すタイミング図。 第３の実施形態によるＭＲＡＭの書込み動作の一例を示すタイミング図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリセルアレイおよびその周辺回路のブロック図である。尚、本実施形態は、各センスアンプに対して複数のビット線が対応しているメモリであれば、ＭＲＡＭ以外の抵抗性素子を用いたメモリ（例えば、ＰＣＲＡＭ (Phase Change Random Access Memory)、ＲＲＡＭ (Resistive Random Access Memory)等）にも適用できる。

本実施形態によるＭＲＡＭは、ビット線ＢＬｉ（ｉは整数）と、ワード線ＷＬｉと、メモリセルＭＣと、センスアンプＳＡと、ライトドライバＷＤと、マルチプレクサＭＵＸ１〜ＭＵＸ４と、ロウデコーダＲＤと、カラムデコーダＣＤと、ビット線デコーダＢＬＤと、データ線ＤＱとを備えている。尚、図１に示す各構成要素の数は限定されず、図１に示す構成は多数設けられていてよい。

ビット線ＢＬｉは、カラム方向に延伸している。ワード線ＷＬｉは、カラム方向に対して直交するロウ方向に延伸している。

複数のメモリセルＭＣは、マトリクス状に二次元配置され、メモリセルアレイを構成している。各メモリセルＭＣはビット線ＢＬｉとワード線ＷＬｉとの交点に対応して配置されている。以下、ビット線およびワード線をそれぞれ便宜的にＢＬおよびＷＬと記載する。

尚、メモリセルＭＣは、図２に示すように、ビット線ＢＬとソース線ＳＬとの間に接続されているが、図１においてソース線ＳＬは省略されている。また、メモリセルＭＣは、隣接する２本のビット線対の間に接続されていてもよい。この場合、メモリセルＭＣは、ビット線対とワード線との交点に対応して設けられる。

ビット線ＢＬは、第１のマルチプレクサＭＵＸ１および第３のマルチプレクサＭＵＸ３に接続されている。第１のマルチプレクサＭＵＸ１は、センスアンプＳＡに接続されている。第３のマルチプレクサＭＵＸ３は、ライトドライバＷＤに接続されている。センスアンプＳＡは、第１のマルチプレクサＭＵＸ１と第２のマルチプレクサＭＵＸ２との間に接続されている。第２のマルチプレクサＭＵＸ２は、データ線ＤＱを介してＤＱバッファＤＱＢおよび入出力回路Ｉ／Ｏに接続されたパラレル−シリアル変換マルチプレクサである。ライトドライバＷＤは、第３のマルチプレクサＭＵＸ３と第４のマルチプレクサＭＵＸ４との間に接続されている。第４のマルチプレクサＭＵＸ４は、データ線ＤＱを介してＤＱバッファＤＱＢおよび入出力回路Ｉ／Ｏに接続されたシリアル−パラレル変換マルチプレクサである。パラレル−シリアル変換マルチプレクサは、同時に受け取ったデータをシリアルに連続して出力するようにデータ変換するマルチプレクサである。シリアル−パラレル変換マルチプレクサは、連続的に受け取ったデータをパラレルに同時に出力するようにデータ変換するマルチプレクサである。

本実施形態では、センスアンプＳＡおよび第１のマルチプレクサＭＵＸ１は、４本のビット線ＢＬごとに対応しており共有されている。第１のマルチプレクサＭＵＸ１は、ビット線デコーダＢＬＤからのビット線選択信号Ｓ０、Ｓ１に従って４本のビット線ＢＬのうち１本のビット線ＢＬをセンスアンプＳＡに接続する。センスアンプＳＡは、第１のマルチプレクサＭＵＸ１によって接続されたビット線ＢＬを介して、メモリセルＭＣに格納されたデータを検出する。尚、ビット線選択信号Ｓ０、Ｓ１は、例えば、それぞれデータ読出し時に上位ロウアドレス（upper row address）に基づいて生成された１ビット信号（計２ビット信号）でよい。よって、（Ｓ０,Ｓ１）は、（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）のいずれかになることによって、４本のビット線ＢＬのうち１本のビット線を特定することができる。ここで、Ｈは、論理ハイを意味し、Ｌは論理ロウを意味する。

データ線ＤＱおよび第２のマルチプレクサＭＵＸ２は、４つのセンスアンプＳＡ０〜ＳＡ３に対して共有されている。第２のマルチプレクサＭＵＸ２は、カラムデコーダＣＤからのドライバ選択信号Ｓ２、Ｓ３に従って４つのセンスアンプＳＡ０〜ＳＡ３のうち１つのセンスアンプをデータ線ＤＱに接続する。データ線ＤＱは、第２のマルチプレクサＭＵＸ２によって接続されたセンスアンプＳＡで検出されたデータをＤＱバッファへ出力する。ＤＱバッファに一時的に保持されたデータは、入出力回路Ｉ／Ｏを介してメモリチップの外部へ読み出される。尚、ドライバ選択信号Ｓ２、Ｓ３は、それぞれセンスアンプＳＡ０〜ＳＡ３を順番に選択する１ビット信号（計２ビット信号）でよい。ドライバ選択信号Ｓ２、Ｓ３は、例えば、カラムアドレスに基づいて生成される。（Ｓ２,Ｓ３）は、（Ｌ，Ｌ）、（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）のいずれかになることによって、４つのセンスアンプＳＡ０〜ＳＡ３のうち１つのセンスアンプＳＡを特定することができる。

一方、データ線ＤＱおよび第４のマルチプレクサＭＵＸ４は、４つのライトドライバＷＤ０〜ＷＤ３に共有されている。第４のマルチプレクサＭＵＸ４は、ドライバ選択信号Ｓ２、Ｓ３に従って４つのライトドライバＷＤ０〜ＷＤ３のうち１つのライトドライバＷＤをデータ線ＤＱに接続する。データ線ＤＱはメモリチップの外部から入力された書込みデータを、第４のマルチプレクサＭＵＸ４によって接続されたライトドライバＷＤへＤＱバッファを介して伝達する。尚、この場合、ドライバ選択信号Ｓ２、Ｓ３は、ライトドライバＷＤ０〜ＷＤ３を順番に選択する２ビット信号でよい。

ライトドライバＷＤ０〜ＷＤ３は、それぞれに対応する第３のマルチプレクサＭＵＸ３に接続されている、第３のマルチプレクサＭＵＸ３は、それぞれ４本のビット線ＢＬに共有されている。第３のマルチプレクサＭＵＸ３は、ビット線デコーダＢＬＤからのビット線選択信号Ｓ０、Ｓ１に従って４本のビット線ＢＬのうち１本のビット線ＢＬをライトドライバＷＤに接続する。ライトドライバＷＤは、第３のマルチプレクサＭＵＸ３によって接続されたビット線ＢＬを介して、メモリセルＭＣにデータを書き込む。尚、この場合、ビット線選択信号Ｓ０、Ｓ１は、データ書込み時にカラムアドレスに基づいて生成された２ビット信号でよい。

ビット線デコーダＢＬＤは、データ読出しまたはデータ書込み時にビット線選択信号Ｓ０、Ｓ１を生成するように構成されている。

カラムデコーダＣＤは、マルチプレクサＭＵＸ２またはＭＵＸ４に接続されるセンスアンプＳＡまたはライトドライバＷＤを選択するためにドライバ選択信号Ｓ２、Ｓ３を生成するように構成されている。

ワード線ドライバとしてのロウデコーダＲＤは、ロウアドレス（例えば、下位ロウアドレス（lower row address））に従って複数のワード線ＷＬｉのうちいずれか１本のワード線ＷＬを選択的に駆動するように構成されている。データ読出し動作において、各第１のマルチプレクサＭＵＸ１は、それに対応する４本のビット線のうち第１のビット線（ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２）をセンスアンプ（ＳＡ０〜ＳＡ４）に接続する。つまり、複数の第１のマルチプレクサＭＵＸ１は、第１のビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２をそれぞれセンスアンプＳＡ０〜ＳＡ４に接続する。その期間の間に、ロウデコーダＲＤは、例えば、ワード線ＷＬ０を選択的に駆動する。これにより、センスアンプＳＡ０〜ＳＡ３は、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２とワード線ＷＬ０との交点に対応するメモリセルＭＣからのデータを検出することができる。そして、第２のマルチプレクサＭＵＸ２が、センスアンプＳＡ０〜ＳＡ３をデータ線ＤＱに順に接続することによって、センスアンプＳＡ０〜ＳＡ３で検出されたデータが連続的に読み出される。

次に、ロウデコーダＲＤが、例えば、ワード線ＷＬ１を選択的に駆動する。これにより、センスアンプＳＡ０〜ＳＡ３は、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２とワード線ＷＬ１との交点に対応するメモリセルＭＣからのデータを検出することができる。そして、第２のマルチプレクサＭＵＸ２が、センスアンプＳＡ０〜ＳＡ３をデータ線ＤＱに順に接続することによって、センスアンプＳＡ０〜ＳＡ３で検出されたデータが連続的に読み出される。

同様に、ロウデコーダＲＤが、ワード線ＷＬ２、ＷＬ３を順次に選択的に駆動することによって、セルブロックＣＢ０〜ＣＢ３の全メモリセルのデータが全て連続的に読み出され得る。

データ書込み動作においては、第４のマルチプレクサＭＵＸ４が、ライトドライバＷＤ０〜ＷＤ３をデータ線ＤＱに順に接続することによって、外部からデータ線ＤＱを介して入力された書込みデータを、ライトドライバＷＤ０〜ＷＤ３に連続的に伝達する。

そして、各第３のマルチプレクサＭＵＸ３は、それに対応する４本のビット線ＢＬのうち第１のビット線（ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２）をライトドライバ（ＷＤ０〜ＷＤ３）にそれぞれ接続する。つまり、複数の第３のマルチプレクサＭＵＸ３は、第１のビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２をそれぞれライトドライバＷＤ０〜ＷＤ３に接続する。

その期間の間に、ロウデコーダＲＤは、例えば、ワード線ＷＬ０を選択的に駆動する。これにより、ライトドライバＷＤ０〜ＷＤ３は、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２とワード線ＷＬ０との交点に対応するメモリセルＭＣへデータを書き込むことができる。

次に、第４のマルチプレクサＭＵＸ４が、再度、ライトドライバＷＤ０〜ＷＤ３をデータ線ＤＱに順に接続することによって、外部からの書込みデータを、ライトドライバＷＤ０〜ＷＤ３に連続的に伝達する。

ロウデコーダＲＤが、例えば、ワード線ＷＬ１を選択的に駆動する。これにより、ライトドライバＷＤ０〜ＷＤ３は、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２とワード線ＷＬ１との交点に対応するメモリセルＭＣへデータを書き込む。

同様に、ロウデコーダＲＤが、ワード線ＷＬ２、ＷＬ３を順に選択的に駆動することによって、セルブロックＣＢ０〜ＣＢ３の全メモリセルへデータを連続的に書き込むことができる。

その後、本実施形態によるＭＲＡＭは、ビット線選択信号Ｓ０、Ｓ１を変更することによって、センスアンプＳＡまたはライトドライバＷＤに接続するビット線ＢＬを変更し、同様の読出し動作または書込み動作を繰り返す。これにより、ＭＲＡＭは、ビット線ＢＬごとにバースト動作を実行し、全カラムのメモリセルＭＣのデータを読み出し、あるいは、全カラムのメモリセルＭＣへデータを書き込むことができる。

尚、ドライバ選択信号Ｓ２、Ｓ３は、センスアンプＳＡ０〜ＳＡ３あるいはライトドライバＷＤ０〜ＷＤ３を任意の順番で選択してよい。よって、第２のマルチプレクサＭＵＸ２は、任意に設定された順番でセンスアンプＳＡ０〜ＳＡ３をデータ線ＤＱに接続してよく、その順番でセンスアンプＳＡ０〜ＳＡ３は、データを出力してよい。第４のマルチプレクサＭＵＸ４は、任意に設定された順番でライトドライバＷＤ０〜ＷＤ３にデータ線ＤＱを接続してよく、その順番でライトドライバＷＤ０〜ＷＤ３はデータを取り込んでよい。

図２は、単一メモリセルの書込み動作を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）１０と、セルトランジスタ２０とを含む。ＭＴＪ素子１０およびセルトランジスタ２０は、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタ２０がビット線ＢＬ側に配置され、ＭＴＪ素子１０がソース線ＳＬ側に配置されている。セルトランジスタ２０のゲートは、ワード線ＷＬに接続されている。同一のビット線ＢＬに接続された複数のメモリセルはメモリセルブロックＣＢを構成する。よって、メモリセルブロックＣＢは、各ビット線ＢＬに対応する。

ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Ｆおよび記録層Ｐは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Ｆは、磁化の向きが固定されている層であり、記録層Ｐは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに電流を流すと、固定層Ｆの磁化の向きに対して記録層Ｐのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、固定層Ｆと記録層Ｐとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電界の印加方向によって異なるデータを書き込むことができる。

尚、本実施形態において、第１および第２のマルチプレクサＭＵＸ１、ＭＵＸ２に接続されたビット線ＢＬの数は、４本に限定されない。第２および第４のマルチプレクサＭＵＸ２、ＭＵＸ４に接続されたセンスアンプＳＡの数およびライトドライバＷＤの数も、それぞれ４つに限定されない。各ワード線ＷＬに接続されたメモリセルＭＣ数は、１６個（１６ビット）であるが、これも限定しない。

ビット線選択信号のビット数は、第１および第２のマルチプレクサＭＵＸ１、ＭＵＸ２に対応するビット線ＢＬの数によって変更する。例えば、第１および第２のマルチプレクサＭＵＸ１、ＭＵＸ２に対応するビット線ＢＬの数が８本の場合には、ビット線選択信号のビット数を３ビット（例えば、Ｓ０、Ｓ１、Ｓ３）とすればよい。

同様に、ドライバ選択信号のビット数は、第２および第４のマルチプレクサＭＵＸ２、ＭＵＸ４に対応するセンスアンプＳＡの数およびライトドライバＷＤの数によって変更する。例えば、第２および第４のマルチプレクサＭＵＸ２、ＭＵＸ４に対応するセンスアンプＳＡの数またはライトドライバＷＤの数がそれぞれ８個の場合には、ドライバ選択信号のビット数を３ビット（例えば、Ｓ４、Ｓ５、Ｓ６）とすればよい。

図３は、本実施形態によるＭＲＡＭの読出し動作の一例を示すタイミング図である。クロック信号ＣＫに従って、ワード線ＷＬ０〜ＷＬ２が順番に駆動されている。期間ｔＲＣは、１本のワード線ＷＬに接続されたメモリセルＭＣのデータを読み出すサイクルタイムである。

まず、ビット線選択信号Ｓ０、Ｓ１によって、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２（カラムブロックＣＢ０〜ＣＢ３）が選択され、各第１のマルチプレクサＭＵＸ１は、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２をそれぞれセンスアンプＳＡ０〜ＳＡ３に接続する。

そして、ロウデコーダＲＤがワード線ＷＬ０を選択すると、センスアンプＳＡ０Ａ０〜ＳＡ３は、それぞれビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２とワード線ＷＬ０とに接続された４つのメモリセルＭＣのデータを検出する。

その後、第２のマルチプレクサＭＵＸ２がセンスアンプＳＡ０〜ＳＡ３を順番にデータ線ＤＱに接続し、センスアンプＳＡ０〜ＳＡ３で検出されたデータが順番にかつ連続的にデータ線ＤＱに出力される（ｔ１〜ｔ２）。

同様に、カラムブロックＣＢ０〜ＣＢ３の選択状態のもと、ロウデコーダＲＤは、ワード線ＷＬ１を選択する。この場合、センスアンプＳＡ０Ａ０〜ＳＡ３は、それぞれビット線ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３とワード線ＷＬ１とに接続された４つのメモリセルＭＣのデータを検出する。

第２のマルチプレクサＭＵＸ２がセンスアンプＳＡ０〜ＳＡ３を順番にデータ線ＤＱに接続し、センスアンプＳＡ０〜ＳＡ３で検出されたデータが順番にかつ連続的にデータ線ＤＱに出力される（ｔ２〜ｔ３）。

その後、同様に、ワード線ＷＬ２、ＷＬ３を選択することによって、カラムブロックＣＢ０〜ＣＢ３内の全メモリセルＭＣのデータがバーストリードされる。

尚、１本のデータ線ＤＱまたは１つの第２のマルチプレクサＭＵＸ２に対応するセンスアンプＳＡ数は、リードサイクル時間ｔＲＣにおいてバーストリードを実行できるように設定される。

また、ＭＲＡＭでは、電流に基づいてデータを検出する電流センス方式であるため、電圧センス方式であるＤＲＡＭと異なり、ワード線ＷＬを切り替えるときに、ビット線ＢＬのプリチャージを必要としない。このため、ＭＲＡＭでは、ビット線ＢＬを変更しながら読み出しを実行する場合のリードサイクル時間ｔＲＣと比べて、ワード線ＷＬを変更しながら読み出しを実行する場合のリードサイクル時間ｔＲＣは増大しない。

図４は、本実施形態によるＭＲＡＭの書込み動作の一例を示すタイミング図である。クロック信号ＣＫに従って、書込みデータがデータ線ＤＱから入力される。

第４のマルチプレクサＭＵＸ４がライトドライバＷＤ０〜ＷＤ３を順番にデータ線ＤＱに接続し、ライトドライバＷＤ０〜ＷＤ３へデータを順番にかつ連続的に伝達する（ｔ１〜ｔ２）。

ビット線選択信号Ｓ０、Ｓ１によって、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２（カラムブロックＣＢ０〜ＣＢ３）が選択され、各第３のマルチプレクサＭＵＸ３は、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２をそれぞれライトドライバＷＤ０〜ＷＤ３に接続する。

そして、ロウデコーダＲＤがワード線ＷＬ０を選択すると、ライトドライバＷＤ０〜ＷＤ３は、それぞれビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２とワード線ＷＬ０とに接続された４つのメモリセルＭＣへデータを書き込む。

同様に、カラムブロックＣＢ０〜ＣＢ３の選択状態のもと、第４のマルチプレクサＭＵＸ４がライトドライバＷＤ０〜ＷＤ３を順番にデータ線ＤＱに接続し、ライトドライバＷＤ０〜ＷＤ３へデータを順番にかつ連続的に伝達する（ｔ２〜ｔ３）。

ロウデコーダＲＤは、ワード線ＷＬ１を選択する。この場合、ライトドライバＷＤ０〜ＷＤ３は、それぞれビット線ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３とワード線ＷＬ１とに接続された４つのメモリセルＭＣへデータを書き込む。

その後、同様に、ワード線ＷＬ２、ＷＬ３を選択することによって、カラムブロックＣＢ０〜ＣＢ３内の全メモリセルＭＣへデータがバーストライトされる。

尚、１本のデータ線ＤＱまたは１つの第４のマルチプレクサＭＵＸ４に対応するライトドライバＷＤ数は、ライトサイクル時間ｔＷＣにおいてバーストライトを実行できるように設定される。

本実施形態によるＭＲＡＭは、ビット線ＢＬの選択を固定した状態のもと、駆動されるワード線ＷＬの選択を連続的に変更することによって、選択ビット線ＢＬに接続された複数のメモリセルＭＣから連続的にデータを読み出すこと（バーストリード）ができる。また、本実施形態によるＭＲＡＭは、ビット線ＢＬの選択を固定した状態のもと、駆動されるワード線ＷＬの選択を連続的に変更することによって、選択ビット線ＢＬに接続された複数のメモリセルＭＣへ連続的にデータを書き込むこと（バーストライト）ができる。

さらに、選択ビット線ＢＬを変更して上記の読出し動作を実行する。これによって、本実施形態によるＭＲＡＭは、メモリセルアレイの全メモリセルのデータをビット線ＢＬごとにバーストリードすることができる。また、選択ビット線ＢＬを変更して上記の書込み動作を実行することによって、本実施形態によるＭＲＡＭは、メモリセルアレイの全メモリセルへデータをビット線ＢＬごとにバーストライトすることができる。

これにより、本実施形態は、１本のワード線ＷＬに対応するセンスアンプＳＡの数が制限されていても、連続して読み出しまたは書き込むデータ容量（ページサイズ）を大きくすることができる。

（第２の実施形態）
図５は、第２の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図である。第２の実施形態は、本実施形態によるＭＲＡＭを、ＬＰＤＤＲ２−ＮＶＭ（Low Power Double Data Rate 2-Non-Volatile Memory）等の高速インターフェース規格に適用した実施形態である。

第２の実施形態では、同一のデータ線ＤＱに対して第１の実施形態に従ったセル構成１００と同一のセル構成が４個（１００ａ〜１００ｄ）接続されている。４個のセル構成１００ａ〜１００ｄは、ワード線ＷＬｉを共有している。また、セル構成１００ａ〜１００ｄは、ビット線選択信号Ｓ０、Ｓ１およびカラムアドレスＳ２〜Ｓ５を共通に受け取る。尚、信号Ｓ６は、データ書込みにおいて用いられるメモリバンクＭＢ０，ＭＢ１０の選択信号である。４個のセル構成１００ａ〜１００ｄは、それぞれメモリセルアレイＭＣＡ０〜ＭＣＡ３を含む。

メモリセルアレイＭＣＡは、同一のマルチプレクサＭＵＸ２、ＭＵＸ４に接続された複数のセンスアンプＳＡ、複数のライトドライバＷＤ、複数のマルチプレクサＭＵＸ１、ＭＵＸ３、複数のメモリセルＭＣを含む構成である。図５では、各マルチプレクサＭＵＸ２（ＭＵＸ４）に対して１個のメモリセルアレイＭＣＡが接続されている。

メモリバンクＭＢ０，ＭＢ１０は、それぞれ複数のセル構成１００ａ〜１００ｄを含む。互いに異なる複数のメモリバンクＭＢ０，ＭＢ１０は、データ線ＤＱを共有しているが、ワード線ＷＬおよびビット線ＢＬを共有していない。

読出し動作では、第２の実施形態によるＭＲＡＭは、セル構成１００ａ〜１００ｄの順番にデータ線ＤＱへ読出しデータを出力する。これによって、ＭＲＡＭは、データをバーストリードすることができる。

書込み動作では、或るメモリバンクＭＢ０のセル構成１００ａ〜１００ｄが順番にデータ線ＤＱから書込みデータを受け取る。その後、信号Ｓ６によってメモリバンクをＭＢ０からＭＢ１０へ変更し、メモリバンクＭＢ１０のセル構成１００ａ〜１００ｄが順番にデータ線ＤＱから書込みデータを受け取る。このようにして、ＭＲＡＭは、データをバーストライトすることができる。

代替的に、セル構成１００ａ〜１００ｄ（メモリセルアレイＭＣＡ１〜ＭＣＡ１３）への書込みごとに、信号Ｓ６によってメモリバンクＭＢ０，ＭＢ１０を変更してもよい。例えば、或るメモリバンクＭＢ０のセル構成１００ａにデータを書き込んだ後、他のメモリバンクＭＢ１０のセル構成１００ａにデータを書き込む。そして、或るメモリバンクＭＢ０のセル構成１００ｂにデータを書き込んだ後、他のメモリバンクＭＢ１０のセル構成１００ｂにデータを書き込む。このようにして、ＭＲＡＭは、データをバーストライトすることができる。書込み時にメモリバンクＭＢ０，ＭＢ１０を変更する理由は後述する。

第２の実施形態では、メモリバンクＭＢ当たりのワード線の本数は第１の実施形態のそれと変わらないが、メモリバンクＭＢ当たりのビット線の本数は、６４本（ＢＬ０〜ＢＬ６３）になる。セル構成１００ａ〜１００ｄにおいて、マルチプレクサＭＵＸ１〜ＭＵＸ４、ＷＤ０〜ＷＤ３、ＳＡ０〜ＳＡ３は、それぞれ同一の構成を有する。

尚、マルチプレクサＭＵＸ２、ＭＵＸ４は、カラムデコーダＣＤから４ビットのカラムアドレスＳ２〜Ｓ５を受け取る。カラムアドレスＳ２〜Ｓ５のうち２ビットは、メモリバンクＭＢ０、ＭＢ１０内のセル構成１００ａ〜１００ｄのうちデータ線ＤＱに接続するセル構成を選択するために用いられる。カラムアドレスＳ２〜Ｓ５のうち他の２ビットは、選択されたセル構成内においてデータ線ＤＱに接続するセンスアンプ（またはライトドライバ）を選択するために用いられる。これにより、セル構成１００ａ〜１００ｄからのデータは、衝突することなくデータ線ＤＱからシリアルに出力され得る。

第２の実施形態では、例えば、セル構成１００ａがセンスアンプＳＡ０〜ＳＡ３からデータを連続的に読み出した後、セル構成１００ｂがセンスアンプＳＡ０〜ＳＡ３からデータを連続的に読み出す。このとき、セル構成１００ａのデータおよびセル構成１００ｂのデータは連続的に読み出され得る。同様に、セル構成１００ｃ、１００ｄのデータも連続的にデータの読出しが可能である。つまり、第２の実施形態によるＭＲＡＭは、６４ビットのデータをバーストリードすることができる。このとき、選択ワード線は同一のワード線ＷＬでよい。書込み動作においても、同様に、第２の実施形態によるＭＲＡＭは、６４ビットのデータをバーストライトすることができる。さらに、信号Ｓ６を変更することによってメモリバンクＭＢ０、ＭＢ１を連続的に選択すれば、第２の実施形態によるＭＲＡＭは、１２８ビットのデータをバーストリードすることができる。信号Ｓ６を変更することによってメモリバンクＭＢ０、ＭＢ１０を連続的に選択すれば、第２の実施形態によるＭＲＡＭは、１２８ビットのデータをバーストライトすることができる。

図６は、第２の実施形態によるＭＲＡＭの読出し動作の一例を示すタイミング図である。

ＬＰＤＤＲ２−ＮＶＭにおける読出し動作では、ＤＲＡＭのような揮発性メモリに適用される規格と異なり、ビット線ＢＬを選択するプリアクティブコマンドＰＡがある。従って、第２の実施形態では、ＭＲＡＭがプリアクティブコマンドＰＡを受けると（ｔ１０）、ビット線選択信号（ＬＰＤＤＲ２−ＮＶＭでは上位ロウアドレス）Ｓ０、Ｓ１が決定され、センスアンプＳＡ０〜ＳＡ３に接続されるビット線ＢＬがそれぞれ決定される。

次に、ワード線ＷＬを選択するアクティブコマンドＡ０を受け取ると（ｔ１１）、ワード線ＷＬが選択される。例えば、ワード線ＷＬ０が選択される。選択ワード線ＷＬ０が活性化され（ｔ１２）、セル構成１００ａ〜１００ｄのそれぞれにおいて、センスアンプＳＡ０〜ＳＡ３は、ビット線選択信号Ｓ０、Ｓ１によって決定されたビット線ＢＬからそれぞれデータを検出する（ｔ１２〜ｔ１２ａ）。また、カラムアドレスＳ２〜Ｓ５によってセル構成１００ａ〜１００ｄ（メモリセルアレイＭＣＡ０〜ＭＣＡ３）のいずれかがリードコマンドＲごとに選択され、データ線ＤＱに接続される。例えば、ここでは、セル構成１００ａ（メモリセルアレイＭＣＡ０）、１００ｂ（メモリセルアレイＭＣＡ１）、１００ｃ（メモリセルアレイＭＣＡ２）がこの順番に選択される。

読出し動作を示すリードコマンドＲを受け取ると（ｔ１３）、メモリセルアレイＭＣＡ０からのデータ（センスアンプＳＡ０〜ＳＡ３の４ビットデータ）が、第２のマルチプレクサＭＵＸ２によってデータ線ＤＱへ連続的に出力される。

次にリードコマンドＲを受け取ると（ｔ１５）、メモリセルアレイＭＣＡ１からのデータ（センスアンプＳＡ０〜ＳＡ３の４ビットデータ）が、メモリセルアレイＭＣＡ１に対応する第２のマルチプレクサＭＵＸ２によってデータ線ＤＱへ連続的に出力される。

次にリードコマンドＲを受け取ると（ｔ１５ａ）、メモリセルアレイＭＣＡ２からのデータ（センスアンプＳＡ０〜ＳＡ３の４ビットデータ）が、メモリセルアレイＭＣＡ２に対応する第２のマルチプレクサＭＵＸ２によってデータ線ＤＱへ連続的に出力される。ここでは、メモリセルアレイＭＣＡ０〜ＭＣＡ２が順番に選択され、メモリセルアレイＭＣＡ３は選択されない。 最初のリードコマンドＲを受け取ったｔ１３の後、プリチャージコマンドを受けることなしに、続けてアクティブコマンドＡ１を受け取る（ｔ１４）。これにより、例えば、ワード線ＷＬ１が選択される。尚、このときには、メモリセルアレイＭＣＡ０〜ＭＣＡ２において、ワード線ＷＬ０に接続されたセルブロックＣＢ０〜ＣＢ３からのデータは、既にセンスアンプＳＡ０〜ＳＡ３に格納されているので、ワード線ＷＬ１が選択されても差し支えない。

ワード線ＷＬ１が活性化されると（ｔ１５）、各メモリセルアレイＭＣＡ０〜ＭＣＡ２のセンスアンプＳＡ０〜ＳＡ３は、プリアクティブコマンドＰＡで決定されたビット線ＢＬからそれぞれデータを検出する（ｔ１５〜ｔ１５ｂ）。そして、読出し動作を示すリードコマンドＲを受け取ると（ｔ１６）、メモリセルアレイＭＣＡ０〜ＭＣＡ２において検出されたデータは、第２のマルチプレクサＭＵＸ２によってデータ線ＤＱへ連続的に出力される（ｔ１７）。

次にリードコマンドＲを受け取ると（ｔ１６ａ）、メモリセルアレイＭＣＡ１からのデータ（センスアンプＳＡ０〜ＳＡ３の４ビットデータ）が、メモリセルアレイＭＣＡ１に対応する第２のマルチプレクサＭＵＸ２によってデータ線ＤＱへ連続的に出力される。

次にリードコマンドＲを受け取ると（ｔ１６ｂ）、メモリセルアレイＭＣＡ２からのデータ（センスアンプＳＡ０〜ＳＡ３の４ビットデータ）が、メモリセルアレイＭＣＡ２に対応する第２のマルチプレクサＭＵＸ２によってデータ線ＤＱへ連続的に出力される。

その後、アクティブコマンドＡｉと３つのリードコマンドＲとを繰り返し受け取ることによって、ＭＲＡＭは、メモリセルアレイＭＣＡ０〜ＭＣＡ２内のカラムブロックＣＢｉ内の全メモリセルＭＣのデータをバーストリードすることができる。

言うまでもなく、アクティブコマンドＡｉと４つのリードコマンドＲとを繰り返し受け取ることによって、ＭＲＡＭは、メモリセルアレイＭＣＡ０〜ＭＣＡ３内のカラムブロックＣＢｉ内の全メモリセルＭＣのデータをバーストリードすることができる。

さらに、次のプリアクティブコマンドＰＡに基づいて他のビット線ＢＬを選択して上記の読出し動作を実行する。これを繰り返すことによって、本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡ０〜ＭＣＡ２の全メモリセルのデータをビット線ＢＬごとにバーストリードすることができる。

図７は、第２の実施形態によるＭＲＡＭの書込み動作の一例を示すタイミング図である。図７に示す具体例では、メモリバンクＭＢ０のセル構成１００ａ〜１００ｃにデータを書き込んだ後、メモリバンクＭＢ１０のセル構成１００ａ〜１００ｃにデータを書き込む。

以下、書込み時にメモリバンクＭＢを変更する理由を以下に説明する。書込み動作を示すライトコマンドＷは、読出し動作における選択ワード線ＷＬの駆動後に、ＭＲＡＭに入力される（ｔ１３）。よって、ライトコマンドＷを受け取るまでＭＲＡＭは、読出し動作と同様に動作し、ライトコマンドＷの受信後、書込み動作に移行する。このため、同一のメモリバンクＭＢ０において連続してワード線ＷＬを駆動すると、読出し動作における選択ワード線ＷＬの駆動のタイミングと書込み動作における他の選択ワード線ＷＬの駆動のタイミングとが重複する場合がある。この場合、同一メモリバンクＭＢ０内において複数のワード線ＷＬが同時に活性化され得るため、書込み動作を正確に実行できない。これに対処するために、第２の実施形態では、或るメモリバンクＭＢ０のワード線ＷＬを活性化させてデータを書き込んだ後、他のメモリバンクＭＢ１０のワード線ＷＬを活性化させてデータを書き込む。データ線ＤＱ、第２のマルチプレクサＭＵＸ２および第４のマルチプレクサＭＵＸ４は、複数のメモリセルアレイＭＣＡ０〜ＭＣＡ２に共通に接続されており、各メモリセルアレイＭＣＡ０〜ＭＣＡ２の第２のマルチプレクサＭＵＸ２および第４のマルチプレクサＭＵＸ４がデータを振り分ける。各メモリバンクＭＢ０，ＭＢ１０が受け取るバンク選択信号Ｓ６によって、いずれのメモリバンクＭＢ０またはＭＢ１０が選択されたかが分かる。以下、ビット線選択信号Ｓ０、Ｓ１、ドライバ選択信号Ｓ２〜Ｓ５、バンク選択信号Ｓ６として書込み動作をより詳細に説明する。

ＬＰＤＤＲ２−ＮＶＭにおける書込み動作でも、ビット線ＢＬを選択するプリアクティブコマンドＰＡがある。ＭＲＡＭがプリアクティブコマンドＰＡ０を受けると（ｔ１０）、ビット線選択信号Ｓ０、Ｓ１、および、バンク選択信号Ｓ６によってデータを書き込む第１のメモリバンクＭＢ０とセンスアンプＳＡ０〜ＳＡ３またはライトドライバＷＤ０〜ＷＤ３に接続されるビット線ＢＬとがそれぞれ選択される。

ワード線ＷＬを選択するアクティブコマンドＡ０を受け取ると（ｔ１１）、例えば、ワード線ＷＬ０が選択される（ｔ１２）。この時点では、まだライトコマンドＷを受け取っていないので、図６の読出し動作と同様に動作する。

ｔ１３において、ＭＲＡＭは、書込み動作を示すライトコマンドＷを受け取る。この時点で、ＭＲＡＭは、書込み動作を実行することを認識する。従って、ＭＲＡＭは、データ線ＤＱから入力される書込みデータを待ち、かつ、選択ワード線ＷＬ０を再度活性化させる（ｔ１７）。データ線ＤＱから書込みデータを受け取ると（ｔ１５）、第４のマルチプレクサＭＵＸ４は、カラムアドレスＳ２〜Ｓ５に従って選択されたライトドライバＷＤ０〜ＷＤ３へその書込みデータをパラレルに振り分ける。例えば、メモリセルアレイＭＣＡ０が選択されると、メモリセルアレイＭＣＡ０に対応するライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ビット線選択信号Ｓ０、Ｓ１によって選択されたビット線ＢＬ（例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２）と選択ワード線ＷＬ０とに接続されたメモリセルＭＣへ書込みデータを連続的に書き込む。

次に、ライトコマンドＷを受け取ると（ｔ１５）、例えば、メモリセルアレイＭＣＡ１が選択される。メモリセルアレイＭＣＡ１に対応するライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ビット線選択信号Ｓ０、Ｓ１によって選択されたビット線ＢＬ（例えば、ＢＬ１６、ＢＬ２０、ＢＬ２４、ＢＬ２８）と選択ワード線ＷＬ０とに接続されたメモリセルＭＣへ書込みデータを連続的に書き込む。

次に、ライトコマンドＷを受け取ると（ｔ１６ａ）、例えば、メモリセルアレイＭＣＡ２が選択される。メモリセルアレイＭＣＡ２に対応するライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ビット線選択信号Ｓ０、Ｓ１によって選択されたビット線ＢＬ（例えば、ＢＬ３２、ＢＬ３６、ＢＬ４０、ＢＬ４４）と選択ワード線ＷＬ０とに接続されたメモリセルＭＣへ書込みデータを連続的に書き込む。

このようにして、アクティブコマンドＡｉと３つのライトコマンドＷとを繰り返し受け取ることによって、ＭＲＡＭは、メモリセルアレイＭＣＡ０〜ＭＣＡ２内のカラムブロックＣＢｉ内のメモリセルＭＣへデータをバーストライトすることができる。

言うまでもなく、アクティブコマンドＡｉと４つのライトコマンドＷとを繰り返し受け取ることによって、ＭＲＡＭは、メモリセルアレイＭＣＡ０〜ＭＣＡ３内のカラムブロックＣＢｉ内のメモリセルＭＣへデータをバーストライトすることができる。

ＭＲＡＭがプリアクティブコマンドＰＡ１０を受けると（ｔ１２ａ）、バンク選択信号Ｓ６によってデータを書き込む第２のメモリバンクＭＢ１０が選択される。それとともに、該第２のメモリバンクＭＢ１０において、センスアンプＳＡ０〜ＳＡ３またはライトドライバＷＤ０〜ＷＤ３に接続されるビット線ＢＬとがそれぞれ決定される。

アクティブコマンドＡ１０を受け取ることによって（ｔ１４）、例えば、第２のメモリバンクＭＢ１０内のワード線ＷＬ１０が選択される（ｔ１６）。ここで、ワード線ＷＬ０およびワード線ＷＬ１０はそれぞれ異なるメモリバンクＭＢ０，ＭＢ１０に属するため、ワード線ＷＬ０の活性化のタイミングとワード線ＷＬ１０の活性化のタイミングは、重複しても構わない。

ｔ１８において、ＭＲＡＭは、アクティブコマンドＡ１０に伴うライトコマンドＷを受け取る。ＭＲＡＭは、データ線ＤＱから入力される書込みデータを待ち、かつ、選択ワード線ＷＬ１０を再度活性化させる（ｔ２０）。

データ線ＤＱから書込みデータを受け取ると（ｔ１９）、第４のマルチプレクサＭＵＸ４はその書込みデータをライトドライバＷＤ０〜ＷＤ３にパラレルに振り分ける。ライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ビット線選択信号Ｓ０、Ｓ１によって決定されたビット線ＢＬと選択ワード線ＷＬ１０とに接続されたメモリセルＭＣへ書込みデータを書き込む。

その後、２つのライトコマンドＷを受け取ることによって、ＭＲＡＭは、第２のメモリバンクＭＢ１０内のメモリセルアレイＭＣＡ１、ＭＣＡ２へデータをバーストライトすることができる。

このようにして、アクティブコマンドＡｉと３つのライトコマンドＷとを繰り返し受け取ることによって、ＭＲＡＭは、第２のメモリブロックＭＢにおいてもメモリセルアレイＭＣＡ０〜ＭＣＡ２内のカラムブロックＣＢｉ内のメモリセルＭＣへデータをバーストライトすることができる。

尚、データ線ＤＱを共有するメモリバンクＭＢ０，ＭＢ１０の個数は特に限定しない。

プリアクティブコマンドＰＡｉ、アクティブコマンドＡｉおよびライトコマンドＷを繰り返し受け取ることによって、ＭＲＡＭは、互いに異なるメモリバンクＭＢ０，ＭＢ１０を交互あるいは順番に選択しながら、複数のメモリバンクＭＢ０，ＭＢ１０の全てのカラムブロックＣＢｉへデータをバーストライトすることができる。

さらに、プリアクティブコマンドＰＡを変更することによって他のビット線ＢＬを選択して上記の書込み動作を実行する。これを繰り返すことによって、本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡ０〜ＭＣＡ３のメモリセルへデータをビット線ＢＬごとにバーストライトすることができる。

上記第２の実施形態は、読出し動作において、カラムアドレスＳ２〜Ｓ５の切り替えにより複数のメモリセルアレイＭＣＡ０〜ＭＣＡ３からバーストリードが可能である。さらに、第２の実施形態は、同一メモリバンクＭＢ内のワード線ＷＬを連続的に駆動することによってバーストリードを実現している。しかし、第２の実施形態は、読出し動作において、図７を参照して説明した書込み動作と同様に、データ線ＤＱを共有する複数のメモリバンクＭＢ０，ＭＢ１０を交互にあるいは順番に選択しながらデータを連続的に出力してもよい。この場合、駆動するワード線ＷＬを変更する度に、データを読み出すメモリバンクＭＢを変更すればよい。

第２の実施形態は、書込み動作において、カラムアドレスＳ２〜Ｓ５の切り替えにより複数のメモリセルアレイＭＣＡ０〜ＭＣＡ３へバーストライトが可能である。また、第２の実施形態は、同一メモリバンクＭＢ０（ＭＢ１０）内のワード線ＷＬ０〜ＷＬ３（ＷＬ１０〜ＷＬ１３）を連続的に駆動することによってバーストライトを実現している。さらに、第２の実施形態は、読出し動作において、複数のメモリバンクＭＢ０，ＭＢ１０を交互にあるいは順番に連続的に選択しながらデータを連続的に書き込むことができる。

（第３の実施形態）
図８は、第３の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図である。第３の実施形態は、センスアンプＳＡと第２のマルチプレクサＭＵＸ２との間に接続されたリードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒと、ライトドライバＷＤと第４のマルチプレクサＭＵＸ４との間に接続されたライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗとを備えている。第３の実施形態のその他の構成は、第２の実施形態における対応する構成と同様でよい。

リードレジスタＲＥＧｉＲは、各センスアンプＳＡｉに対応して設けられており、センスアンプＳＡｉで検出されたデータを一時的に保持する。従って、第２のマルチプレクサＭＵＸ２がセンスアンプＳＡｉにおいて検出されたデータをデータ線ＤＱへ伝達している間に、センスアンプＳＡｉは、次のワード線ＷＬに接続されたメモリセルＭＣのデータを検出可能である。

リードレジスタＲＥＧｉＲが一旦データを保持することによってバーストリード動作をより確実にすることができる。また、センスアンプＳＡは、第２のマルチプレクサＭＵＸ２のデータ伝送中に次のデータを検出できるので、センスアンプＳＡｉによるセンス動作のタイミングの自由度が大きくなる。

ライトレジスタＲＥＧｉＷは、各ライトドライバＷＤｉに対応して設けられており、ライトドライバＷＤｉへ送る書込みデータを一時的に保持する。従って、ライトドライバＷＤｉが、第３のマルチプレクサＭＵＸ３を介して書込みデータをメモリセルＭＣへ書き込んでいる間に、ライトレジスタＲＥＧｉＷは、次の書込みデータをデータ線ＤＱから取り込むことができる。

ライトレジスタＲＥＧｉＷが一旦データを保持することによってバーストライト動作をより確実にすることができる。また、ライトレジスタＲＥＧｉＷは、データ書込み中に次のデータを保持しているので、ライトドライバＷＤｉによる書込み動作のタイミングの自由度が大きくなる。

図９は、第３の実施形態によるＭＲＡＭの読出し動作の一例を示すタイミング図である。第３の実施形態の読出し動作は、図６に示す読出し動作にリードレジスタＲＥＧｉＲの動作を付加したものである。第３の実施形態もＬＰＤＤＲ２−ＮＶＭの規格に準拠する。

例えば、アクティブコマンドＡ０を受け取ると（ｔ１１）、ワード線ＷＬ０が選択される。センスアンプＳＡ０〜ＳＡ３は、ビット線選択信号Ｓ０、Ｓ１によって決定されたビット線ＢＬからそれぞれデータを検出する（ｔ１２〜ｔ１２ａ）。そして、データの検出が終了すると（ｔ１２ａ）、各セル構成１００ａ〜１００ｄにおいて、リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒが活性化され（ｔ１２ａ）、リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒは、それぞれセンスアンプＳＡ０〜ＳＡ３で検出されたデータを一時的に保持する。

最初のリードコマンドＲを受け取ると（ｔ１３）、例えば、メモリセルアレイＭＣＡ０のリードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒが、データを第２のマルチプレクサＭＵＸ２を介してデータ線ＤＱへ連続的に出力する（ｔ１６〜ｔ１６ａ）。

次に、リードコマンドＲを受け取ると（ｔ１４ａ）、例えば、メモリセルアレイＭＣＡ１のリードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒが、データを第２のマルチプレクサＭＵＸ２を介してデータ線ＤＱへ連続的に出力する（ｔ１６ａ〜ｔ１６ｂ）。

次に、リードコマンドＲを受け取ると（ｔ１５ａ）、例えば、メモリセルアレイＭＣＡ２のリードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒが、データを第２のマルチプレクサＭＵＸ２を介してデータ線ＤＱへ連続的に出力する（ｔ１６ｂ〜ｔ１７）。

リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒは、センスアンプＳＡ０〜ＳＡ３が次のデータを検出するまでに（〜ｔ１５ｂ）、保持されたデータを出力すればよい。逆に、センスアンプＳＡ０〜ＳＡ３は、リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒが保持されたデータを出力するまでに（〜ｔ１５ｂ）、次のデータを検出すればよい。

最初のリードコマンドＲを受け取った後、プリチャージコマンドを受けることなしに、続けてアクティブコマンドＡ１を受け取る（ｔ１４）。このとき、例えば、ワード線ＷＬ１が選択される。ワード線ＷＬ１が活性化されると（ｔ１５）、センスアンプＳＡ０〜ＳＡ３は、プリアクティブコマンドＰＡで決定されたビット線ＢＬからそれぞれデータを検出する（ｔ１５〜ｔ１５ｂ）。そして、データの検出が終了すると（ｔ１５ｂ）、リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒが活性化され（ｔ１５ｂ）、リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒは、それぞれセンスアンプＳＡ０〜ＳＡ３で検出されたデータを一時的に保持する。

リードコマンドＲを受け取ると（ｔ１６、ｔ１６ａ、ｔ１６ｂ）、メモリセルアレイＭＣＡ０〜ＭＣＡ２のそれぞれのリードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒは、データを第２のマルチプレクサＭＵＸ２を介してデータ線ＤＱへ連続的に出力する（ｔ１７〜）。

このときも、リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒは、センスアンプＳＡ０〜ＳＡ３が次のデータを検出するまでに、保持されたデータを出力すればよい。逆に、センスアンプＳＡ０〜ＳＡ３は、リードレジスタＲＥＧ０Ｒ〜ＲＥＧ３Ｒが保持されたデータを出力するまでに、次のデータを検出すればよい。

その後、アクティブコマンドＡｉとリードコマンドＲとを繰り返し受け取ることによって、ＭＲＡＭは、カラムブロックＣＢｉ内の全メモリセルＭＣのデータをバーストリードすることができる。

さらに、次のプリアクティブコマンドＰＡに基づいて他のビット線ＢＬを選択して上記の読出し動作を実行する。これを繰り返すことによって、本実施形態によるＭＲＡＭは、メモリセルアレイの全メモリセルのデータをビット線ＢＬごとにバーストリードすることができる。

図１０は、第３の実施形態によるＭＲＡＭの書込み動作の一例を示すタイミング図である。第３の実施形態の書込み動作は、図７に示す書込み動作にライトレジスタＲＥＧｉＷおよびＲＥＧｊＷの動作を付加したものである。ライトレジスタＲＥＧｉＷおよびＲＥＧｊＷは、互いに異なるメモリバンクＭＢ０，ＭＢ１０に設けられたレジスタである。第３の実施形態の書込み動作は、第２の実施形態におけるそれと同様に、或るメモリバンクＭＢ０のワード線ＷＬを活性化させてデータを書き込んだ後、他のメモリバンクＭＢ１０のワード線ＷＬを活性化させてデータを書き込む。従って、駆動するワード線ＷＬを変更する度に、データを一時的に保持するライトレジスタＲＥＧｉＷ（ＲＥＧｊＷ）を変更すればよい。以下、上位ロウアドレスＳ０、Ｓ１、ドライバ選択信号Ｓ２〜Ｓ５、バンク選択信号Ｓ６として書込み動作をより詳細に説明する。

ＭＲＡＭがプリアクティブコマンドＰＡ０を受けると（ｔ１０）、ビット線選択信号Ｓ０、Ｓ１、バンク選択信号Ｓ６によってデータを書き込む第１のメモリバンクＭＢ０とセンスアンプＳＡ０〜ＳＡ３またはライトドライバＷＤ０〜ＷＤ３に接続されるビット線ＢＬとがそれぞれ選択される。

ワード線ＷＬを選択するアクティブコマンドＡ０を受け取ると（ｔ１１）、例えば、ワード線ＷＬ０が選択される（ｔ１２）。この時点では、まだライトコマンドＷを受け取っていないので、図９の読出し動作と同様に動作する。

ｔ１３において、書込み動作を示すライトコマンドＷを受け取ると、ＭＲＡＭは、書込み動作を実行することを認識する。従って、ＭＲＡＭは、データ線ＤＱから入力される書込みデータを待ち、かつ、選択ワード線ＷＬ０を活性化させる（ｔ１７）。

データ線ＤＱから書込みデータを受け取ると（ｔ１５）、第４のマルチプレクサＭＵＸ４は、カラムアドレスＳ２〜Ｓ５に従って選択されたライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗへその書込みデータをパラレルに振り分ける。例えば、メモリセルアレイＭＣＡ０が選択されると、メモリセルアレイＭＣＡ０に対応する第１のメモリバンクＭＢ０のライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗが活性化され（ｔ１６ａ）、ライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗは、第４のマルチプレクサＭＵＸ４からの書込みデータを一時的に保持する。

メモリセルアレイＭＣＡ０に対応するライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗに保持された書込みデータを、ビット線選択信号Ｓ０〜Ｓ２によって選択されたビット線ＢＬ（例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２）と選択ワード線ＷＬ０とに接続されたメモリセルＭＣへ連続的に書き込む。

次に、ライトコマンドＷを受け取ると（ｔ１５）、例えば、メモリセルアレイＭＣＡ１が選択される。メモリセルアレイＭＣＡ１に対応するライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗは、第４のマルチプレクサＭＵＸ４からの書込みデータを一時的に保持する。

メモリセルアレイＭＣＡ１のライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗに保持された書込みデータを、ビット線選択信号Ｓ０〜Ｓ２によって選択されたビット線ＢＬ（例えば、ＢＬ１６、ＢＬ２０、ＢＬ２４、ＢＬ２８）と選択ワード線ＷＬ０とに接続されたメモリセルＭＣへ連続的に書き込む。

次に、ライトコマンドＷを受け取ると（ｔ１６ａ）、例えば、メモリセルアレイＭＣＡ２が選択される。メモリセルアレイＭＣＡ２に対応するライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗは、第４のマルチプレクサＭＵＸ４からの書込みデータを一時的に保持する。

メモリセルアレイＭＣＡ２のライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗに保持された書込みデータを、ビット線選択信号Ｓ０〜Ｓ２によって選択されたビット線ＢＬ（例えば、ＢＬ３２、ＢＬ３６、ＢＬ４０、ＢＬ４４）と選択ワード線ＷＬ０とに接続されたメモリセルＭＣへ連続的に書き込む。

ＭＲＡＭがプリアクティブコマンドＰＡ１０を受けると（ｔ１２ａ）、バンク選択信号Ｓ６によってデータを書き込む第２のメモリバンクＭＢ１０が選択される。それとともに、該第２のメモリバンクＭＢ１０において、センスアンプＳＡ０〜ＳＡ３またはライトドライバＷＤ０〜ＷＤ３に接続されるビット線ＢＬとがそれぞれ決定される。

アクティブコマンドＡ１０を受け取ることによって（ｔ１４）、例えば、ワード線ＷＬ１０が選択される（ｔ１６）。ここで、ワード線ＷＬ０およびワード線ＷＬ１０はそれぞれ異なるメモリバンクＭＢ０，ＭＢ１０に属するため、ワード線ＷＬ０の活性化のタイミングとワード線ＷＬ１０の活性化のタイミングは、重複しても構わない。

ｔ１８において、アクティブコンタクトＡ１０に伴うライトコマンドＷを受け取ると、ＭＲＡＭは、書込み動作を実行することを認識する。従って、ＭＲＡＭは、データ線ＤＱから入力される書込みデータを待ち、かつ、選択ワード線ＷＬ１０を活性化させる（ｔ２０）。

データ線ＤＱから書込みデータを受け取ると（ｔ１９）、第４のマルチプレクサＭＵＸ４はその書込みデータを、カラムアドレスＳ２〜Ｓ５に従って選択されたライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗにパラレルに振り分ける。例えば、セル構成１００ａが選択されると、メモリセルアレイＭＣＡ０内のライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗが活性化され（ｔ１９ａ）、ライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗは、第４のマルチプレクサＭＵＸ４からの書込みデータを一時的に保持する。

メモリセルアレイＭＣＡ０のライトドライバＷＤ０〜ＷＤ３は、第３のマルチプレクサＭＵＸ３を介して、ライトレジスタＲＥＧ０Ｗ〜ＲＥＧ３Ｗに保持された書込みデータを、ビット線選択信号Ｓ０、Ｓ１によって決定されたビット線ＢＬ（例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２）と選択ワード線ＷＬ１とに接続されたメモリセルＭＣへ書き込む。

その後、２つのライトコマンドＷを受け取ることによって、ＭＲＡＭは、第２のメモリバンクＭＢ１０内のメモリセルアレイＭＣＡ１，ＭＣＡ２へデータをバーストライトすることができる。

このようにして、アクティブコマンドＡｉと３つのライトコマンドＷとを繰り返し受け取ることによって、ＭＲＡＭは、第２のメモリブロックＭＢ１０においてもメモリセルアレイＭＣＡ０〜ＭＣＡ２内のカラムブロックＣＢｉ内のメモリセルＭＣへデータをバーストライトすることができる。

尚、データ線ＤＱを共有するメモリバンクＭＢ０、ＭＢ１０の個数は特に限定しない。プリアクティブコマンドＰＡｉ、アクティブコマンドＡｉおよびライトコマンドＷを繰り返し受け取ることによって、ＭＲＡＭは、互いに異なるメモリバンクＭＢ０、ＭＢ１０を交互あるいは順番に選択しながら、複数のメモリバンクＭＢ０，ＭＢ１０の全てのカラムブロックＣＢｉへデータをバーストライトすることができる。

さらに、プリアクティブコマンドＰＡを変更することによって他のビット線ＢＬを選択して上記の書込み動作を実行する。これを繰り返すことによって、本実施形態によるＭＲＡＭは、メモリセルアレイのメモリセルへデータをバーストライトすることができる。

尚、上記第３の実施形態は、読出し動作において、同一メモリバンクＭＢ０内のワード線ＷＬを連続的に駆動することによってバーストリードを実現している。しかし、第２の実施形態は、読出し動作において、図１０を参照して説明した書込み動作と同様に、データ線ＤＱを共有する複数のメモリバンクＭＢ０、ＭＢ１０を交互にあるいは順番に選択しながらデータを連続的に出力してもよい。

第３の実施形態によれば、リードレジスタＲＥＧｉＲおよびライトレジスタＲＥＧｉＷが一旦データを保持することによってバーストリード動作およびバーストライト動作をより確実にすることができる。

センスアンプＳＡは、第２のマルチプレクサＭＵＸ２のデータ伝送中に次のデータを検出できるので、センスアンプＳＡｉによるセンス動作のタイミングの自由度が大きくなる。また、ライトレジスタＲＥＧｉＷは、データ書込み中に次のデータを保持しているので、ライトドライバＷＤｉによる書込み動作のタイミングの自由度が大きくなる。

第３の実施形態は、ＬＰＤＤＲ２−ＮＶＬの規格に準拠するので、さらに、第２の実施形態と同様の効果を得ることができる。

ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＣ・・・メモリセル、ＳＡ・・・センスアンプ、ＷＤ・・・ライトドライバ、ＭＵＸ１〜ＭＵＸ４・・・マルチプレクサ、ＲＤ・・・ロウデコーダ、ＣＤ・・・カラムデコーダ、ＤＱ・・・データ線、ＣＢ・・・カラムブロック、ＲＥＧｉＲ・・・リードレジスタ、ＲＥＧｉＷ・・・ライトレジスタ

Claims (7)

1. データを記憶する複数のメモリセルと、
   前記メモリセルを選択する複数のワード線と、
   前記メモリセルのデータを伝達する複数のビット線と、
   前記ビット線を介して前記メモリセルに格納されたデータを検出するセンスアンプと、
   複数の前記ビット線から１本のビット線を選択して前記センスアンプに接続する第１のマルチプレクサと、
   前記複数のワード線から１本のワード線を選択的に駆動するワード線ドライバとを備え、
   データ読出し動作において、前記第１のマルチプレクサが前記複数のビット線のうち第１のビット線を前記センスアンプに接続している間に前記ワード線ドライバは駆動するワード線を変更し、
   前記センスアンプは、前記第１のビット線に接続された複数の前記メモリセルのデータを連続的に出力することを特徴とする半導体記憶装置。
2. 前記第１のマルチプレクサおよび前記センスアンプはそれぞれ複数設けられており、
   前記センスアンプによって検出されたデータを該半導体記憶装置の外部へ読み出すデータ線と、
   前記複数のセンスアンプと前記データ線との間に接続され、前記複数のセンスアンプを順次選択し、選択されたセンスアンプからのデータを前記データ線に順次送信する第２のマルチプレクサとをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ビット線を介して前記メモリセルにデータを書き込むライトドライバと、
   複数の前記ビット線から１本のビット線を選択して前記ライトドライバに接続する第３のマルチプレクサとをさらに備え、
   データ書込み動作において、前記第３のマルチプレクサが前記複数のビット線のうち第１のビット線を前記ライトドライバに接続している間に前記ワード線ドライバは駆動するワード線を変更し、
   前記ライトドライバは、前記第１のビット線に接続された複数の前記メモリセルへデータを連続的に書き込むことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記第３のマルチプレクサおよび前記ライトドライバはそれぞれ複数設けられており、
   前記複数のライトドライバと前記データ線との間に接続され、前記複数のライトドライバを順次選択し、前記データ線からのデータを選択されたライトドライバに順次送信する第４のマルチプレクサとをさらに備えたことを特徴とする請求項２または請求項３に記載の半導体記憶装置。
5. 前記センスアンプに対応して設けられており、該センスアンプで検出されたデータを一時的に格納するリードレジスタをさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
6. 前記ライトドライバに対応して設けられており、該ライトドライバへ送る書込みデータを一時的に格納するライトレジスタをさらに備えたことを特徴とする請求項３から請求項５のいずれかに記載の半導体記憶装置。
7. 前記複数のメモリセル、前記複数のワード線、前記複数のビット線、前記センスアンプ、前記第１のマルチプレクサ、前記ワード線ドライバ、前記ライトドライバおよび前記第３のマルチプレクサを含む複数のメモリバンクを備え、
   データ書込み動作において、駆動するワード線を変更に伴い、前記メモリバンクも変更することによって複数の前記メモリセルへデータを連続的に書き込むことを特徴とする請求項３から請求項６のいずれかに記載の半導体記憶装置。

Images