KR102032371B1 - 마스크드 라이트 동작을 수행하는 메모리 장치 - Google Patents
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Abstract
본 발명은 마스크드 라이트 동작을 수행하는 메모리 장치에 대하여 개시된다. 메모리 장치는 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신한다. 마스크드 라이트 커맨드에 응답하여, 기입 레이턴시에 따라 내부 독출 명령을 발생하고, 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생한다. 내부 독출 명령에 응답하여, 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정한다. 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장한다. 내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되고, 내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생된다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치 내 마스크드 라이트 동작을 수행하여 메모리 장치의 성능을 향상시키는 것에 관한 것이다.
메모리 장치는 ECC (Error Correction Code) 회로를 채용하여 에러 비트들을 구제할 수 있다. 메모리 장치는 기입 동작에서 메모리 셀 어레이를 구성하는 메모리 셀 블록의 일부에 데이터가 기입되지 않도록 마스킹하는 마스크드 라이트(Masked Write) 동작을 수행할 수 있다. 마스크드 라이트 동작은 데이터가 기입되지 않는 메모리 셀 블락의 일부는 기존의 데이터를 유지하고, 나머지 메모리 셀 블락에는 새로운 데이터가 기입되도록 하는 동작이다. 마스크드 라이트 동작에서, 기존의 데이터를 독출하고(read), 기존의 데이터와 새로운 데이터에 대하여 ECC 회로를 통해 패리티 비트들을 변경하고(modify), 새로운 데이터와 변경된 패리티 비트들을 기입하는(write) 동작이 중요하다. 마스크드 라이트 동작 동작을 안전하게 수행할 수 있는 메모리 장치가 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 마스크드 라이트 동작을 수행하는 메모리 장치를 제공하는 데 있다.
본 발명의 일면에 따른 메모리 장치의 동작 방법은, 마스크드 라이트 커맨드를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
본 발명의 실시예들에 따라, 내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다.
본 발명의 실시예들에 따라, 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다.
본 발명의 실시예들에 따라, 내부 독출 명령은 메모리 장치의 데이터 레이트에 따른 동작 주파수 정보에 따라 발생될 수 있다.
본 발명의 실시예들에 따라, 메모리 장치의 동작 방법은, 내부 독출 명령에 응답하여 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 디코딩 신호를 활성화시키는 단계, 칼럼 선택 신호에 응답하여 메모리 셀들에 저장되어있는 데이터와 제1 패리티 비트들을 독출하는 단계, 그리고 ECC 디코딩 신호에 응답하여 독출된 데이터와 제1 패리티 비트들을 이용하여 독출된 데이터의 에러 검출 및 정정하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치의 동작 방법은, 내부 기입 명령에 응답하여 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 인코딩 신호를 활성화시키는 단계, ECC 인코딩 신호에 응답하여 마스킹된 기입 데이터와 에러 정정된 독출 데이터 중 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 독출 데이터에 대하여 제2 패리티 비트들을 발생하는 단계, 그리고 칼럼 선택 신호에 응답하여 마스킹된 기입 데이터와 제2 패리티 비트들을 칼럼 선택 신호에 의해 선택되는 메모리 셀들에 저장하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 마스킹된 기입 데이터는 데이터 입출력 패드(DQ)를 통해 입력되는 기입 데이터와 함께 입력되는 데이터 마스크 신호에 의해 생성될 수 있다.
본 발명의 다른 면에 따른 메모리 장치의 동작 방법은, 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 데이터의 첫번째 데이터가 입력된 후 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
본 발명의 또다른 면에 따른 메모리 장치의 동작 방법은, 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 어드레스와 함께 수신되는 클럭에 맞추어 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 데이터의 마지막 데이터가 입력된 후 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
본 발명의 더욱 다른 면에 따른 메모리 장치의 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
본 발명의 실시예들에 따라, 제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다.
본 발명의 실시예들에 따라, 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다.
본 발명의 실시예들에 따라, 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다.
본 발명의 실시예들에 따라, 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
본 발명의 실시예들에 따라, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
본 발명의 실시예들에 따라, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다.
본 발명의 실시예들에 따라, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
본 발명의 실시예들에 따라, 메모리 장치의 동작 방법은, 제1 내부 독출 명령에 응답하여 제1 메모리 셀들과 연결되는 제1 칼럼 선택 신호와 제1 ECC 디코딩 신호를 활성화시키는 단계, 제1 칼럼 선택 신호에 응답하여 제1 메모리 셀들에 저장되어있는 제1 데이터와 제1 패리티 비트들을 독출하는 단계, 제1 ECC 디코딩 신호에 응답하여 독출된 제1 데이터와 제1 패리티 비트들을 이용하여 제1 데이터의 에러 검출 및 정정하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치의 동작 방법은, 제2 내부 독출 명령에 응답하여 제2 메모리 셀들과 연결되는 제2 칼럼 선택 신호와 제2 ECC 디코딩 신호를 활성화시키는 단계, 제2 칼럼 선택 신호에 응답하여 제2 메모리 셀들에 저장되어있는 제2 데이터와 제2 패리티 비트들을 독출하는 단계, 그리고 제2 ECC 디코딩 신호에 응답하여 독출된 제2 데이터와 제2 패리티 비트들을 이용하여 제2 데이터의 에러 검출 및 정정하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치의 동작 방법은, 제1 내부 기입 명령에 응답하여 제1 메모리 셀들과 연결되는 제1 칼럼 선택 신호와 제1 ECC 인코딩 신호를 활성화시키는 단계, 제1 ECC 인코딩 신호에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터와 에러 정정된 제1 데이터 중 상위 버스트 길이의 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 데이터에 대하여 제3 패리티 비트들을 발생하는 단계, 그리고 제1 칼럼 선택 신호에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터와 제3 패리티 비트들을 제1 칼럼 선택 신호에 의해 선택되는 메모리 셀들에 저장하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치의 동작 방법은, 제2 내부 기입 명령에 응답하여 제2 메모리 셀들과 연결되는 제2 칼럼 선택 신호와 제2 ECC 인코딩 신호를 활성화시키는 단계, 제2 ECC 인코딩 신호에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터와 에러 정정된 제2 데이터 중 하위 버스트 길이의 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 데이터에 대하여 제4 패리티 비트들을 발생하는 단계, 그리고 제2 칼럼 선택 신호에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터와 상기 제4 패리티 비트들을 제2 칼럼 선택 신호에 의해 선택되는 메모리 셀들에 저장하는 단계를 포함할 수 있다.
상술한 본 발명의 마스크드 라이트 동작들을 통하여 메모리 컨트롤러와 메모리 장치 사이에 원활한 인터페이스를 제공한다.
도 1은 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 도면이다.
도 2는 본 발명의 다양한 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 3은 도 2의 메모리 장치 내 뱅크 A에 대하여 구체적으로 설명하는 도면이다.
도 4는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 독출 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 5는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 기입 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 6은 본 발명의 다양한 실시예들에 따른 메모리 장치의 데이터 마스킹 스킴을 설명하는 도면이다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 8은 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 독출 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 기입 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제3 예이다.
도 12는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제4 예이다.
도 13은 본 발명의 다양한 실시예들에 따른 커맨드 제어 로직부를 설명하는 제1 예의 도면이다.
도 14는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제5 예이다.
도 15는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제6 예이다.
도 16은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제7 예이다.
도 17은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제8 예이다.
도 18은 본 발명의 다양한 실시예들에 따른 커맨드 제어 로직부를 설명하는 제2 예의 도면이다.
도 19 내지 도 21은 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 22는 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도23은 본 발명의 다양한 실시예에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 24는 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 25는 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 26은 본 발명에 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
도 2는 본 발명의 다양한 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 3은 도 2의 메모리 장치 내 뱅크 A에 대하여 구체적으로 설명하는 도면이다.
도 4는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 독출 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 5는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 기입 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 6은 본 발명의 다양한 실시예들에 따른 메모리 장치의 데이터 마스킹 스킴을 설명하는 도면이다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 8은 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 독출 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 기입 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제3 예이다.
도 12는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제4 예이다.
도 13은 본 발명의 다양한 실시예들에 따른 커맨드 제어 로직부를 설명하는 제1 예의 도면이다.
도 14는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제5 예이다.
도 15는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제6 예이다.
도 16은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제7 예이다.
도 17은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제8 예이다.
도 18은 본 발명의 다양한 실시예들에 따른 커맨드 제어 로직부를 설명하는 제2 예의 도면이다.
도 19 내지 도 21은 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 22는 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도23은 본 발명의 다양한 실시예에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 24는 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 25는 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 26은 본 발명에 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도예.하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치, 예컨대 DRAM (dynamic Random Access Memory)의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 결함이 있는 메모리 셀들의 수도 증가하고 있다. 또한, DRAM은 유한 데이터 리텐션(finite data retention) 특성을 갖는 메모리로서, DRAM의 공정 스케일링이 지속됨에 따라 셀 커패시터의 커패시턴스 값이 작아지고, 이에 따라 비트 에러율 (BER: Bit Error Rate)이 증가할 수 있다. 결함 메모리 셀들은 리던던트 메모리 셀들로 교체되어 리페어될 수 있다. 리던던트 리페어 스킴으로는 충분한 수율 확보가 불가능할 수 있다. 이에 따라, DRAM 내부에 ECC (Error Correction Code) 알고리즘을 적용하여 에러 비트들을 구제하는 방법이 제안되고 있다.
ECC 알고리즘은 데이터를 기록하고 읽는 과정에서 생길 수 있는 에러들을 검출하고, 이를 스스로 정정할 수 있는 ECC 기능을 제공한다. 데이터 무결성을 제공하기 위하여, DRAM은 ECC 엔진을 채용할 수 있다. ECC 엔진은 에러의 검출/정정하는 과정에서 패리티 비트들을 이용하는 ECC 동작을 수행할 수 있다. 본 발명의 실시예들에서는 메모리 장치 내에 ECC 엔진를 채용하여 에러 비트들을 구제해서 반도체 메모리 장치의 데이터 무결성을 보장할 수 있도록 한다.
도 1은 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 도면이다.
메모리 시스템은 메모리 콘트롤러(100)와 메모리 장치(200)를 포함한다. 메모리 콘트롤러(100)는 메모리 장치(200)를 제어한다. 메모리 콘트롤러(100)는 클럭(CLK), 명령(CMD), 어드레스(ADDR), 데이터 스트로브 신호(DQS), 데이터 마스크 신호(DM) 등의 제어 신호들과 데이터(DQs)를 메모리 장치(200)로 전송하고, 메모리 장치(200)로부터 데이터 스트로브 신호(DQS)와 데이터(DQs)를 수신한다. 메모리 콘트롤러(100)는 독출 커맨드(READ), 기입 커맨드(WRITE) 그리고 마스크드 라이트 커맨드(MWR)를 발행하여 메모리 장치(200)로 전송할 수 있다.
메모리 장치(200)는 커맨드 제어 로직부(220)와 ECC엔진부(260)를 포함한다. 커맨드 제어 로직부(220)는 메모리 콘트롤러(100)가 발행하는 커맨드(CMD)를 수신하고, 해당 커맨드(CMD)에 따라 메모리 장치(200)의 동작을 제어하는 내부 명령(INT_CMD)을 발생할 수 있다.
메모리 장치(200)는 독출 커맨드(READ)에 응답하여 독출 동작을 수행하고, 기입 명령(WRITE)에 응답하여 기입 동작을 수행하고, 마스크드 라이트 커맨드(MWR)에 응답하여 마스크드 라이트 동작을 수행할 수 있다. 마스크드 라이트 동작은 기입 동작에서 메모리 셀 어레이를 구성하는 메모리 셀 블록의 일부에 데이터가 기입되지 않도록 마스킹하는 동작을 포함한다.
커맨드 제어 로직부(220)는 메모리 콘트롤러(100)의 독출 커맨드(READ), 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR)에 따라 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)을 발생할 수 있다. 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)에 따라, 메모리 장치(200)의 독출 동작, 기입 동작 그리고 마스크드 기입 동작이 수행될 수 있다.
ECC 엔진부(260)는, 독출 동작시, 내부 독출 명령(INT_RD)에 응답하여 메모리 셀들로부터 독출되는 데이터와 패리티 비트를 이용하여 독출 데이터에 발생된 에러 비트를 검출/정정할 수 있다.
ECC 엔진부(260)는, 기입 동작시, 내부 기입 명령에 응답하여 메모리 셀들에 저장될 기입 데이터에 대해 ECC 인코딩 동작을 수행하고 패리티 비트들을 생성할 수 있다.
ECC 엔진부(260)는, 마스크드 라이트 동작시, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터와 제1 패리티 비트들을 독출하고, 독출된 데이터와 제1 패리티 비트들을 이용하여 독출된 데이터의 에러 검출 및 정정할 수 있다. 또한, ECC 엔진부(260)는 내부 기입 명령에 응답하여 마스킹된 기입 데이터와 에러 정정된 독출 데이터 중 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 독출 데이터에 대하여 제2 패리티 비트들을 생성하고, 마스킹된 기입 데이터와 제2 패리티 비트들을 메모리 셀들에 저장할 수 있다.
도 2는 본 발명의 다양한 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 2를 참조하면, 메모리 장치(200)는 커맨드/어드레스 입력 버퍼(210), 커맨드/어드레스 제어 로직부(220), 뱅크 제어부들(230A-230D), 메모리 셀 어레이(240A-240D), 기입 드라이버 및 데이터 입출력 센스 앰프부들(250A-250D), ECC 엔진부들(260A-260D), 입출력 데이터 버퍼(270) 그리고 입출력 회로부(280)를 포함한다.
메모리 셀 어레이(240A-240D)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 뱅크 A 내지 뱅크 D를 포함할 수 있다. 뱅크 A 내지 뱅크 D (240A-240D) 각각에는 메모리 셀들과 연결되는 워드라인들과 비트라인들을 선택하는 로우 디코더와 칼럼 디코더가 연결될 수 있다. 본 실시예에서는 4개의 뱅크들을 포함하는 메모리 장치(200)의 예가 도시되어 있으나, 실시예들에 따라 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
실시예들에 따라, 메모리 장치(200)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리 (Dynamic Ramdom Access Memory): DRAM) 이거나, 마스크드 라이트(Masked Write) 동작을 수행하는 메모리 장치일 수 있다.
커맨드/어드레스 입력 버퍼(210)는 메모리 콘트롤러로부터 수신되는 클럭(CLK)과 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 커맨드(CMD)와 어드레스(ADDR)는 동일한 단자들, 이른바 CA 패드들을 통하여 입력될 수 있다. CA 패드들을 통하여 커맨드(CMD)와 어드레스(ADDR)가 순차적으로 입력될 수 있다. 메모리 콘트롤러가 발행하는 커맨드(CMD)에는 독출 커맨드(RAED), 기입 커맨드(WRITE) 및 마스크드 라이트 커맨드(MWR) 등이 있다. 독출 커맨드(READ)는 메모리 장치(200)의 독출 동작을 지시하고, 기입 명령(WRITE)은 메모리 장치(200)의 기입 동작을 지시한다. 마스크드 라이트 커맨드(MWR)는 기입 동작에서 메모리 셀 어레이를 구성하는 메모리 셀 블록의 일부에 데이터가 기입되지 않도록 마스킹하는 마스크드 라이트 동작을 지시한다.
마스크드 라이트 동작은, 마스킹된 기입 데이터가 저장될 메모리 셀들에서 기존의 데이터를 독출하고(Read), 기존의 데이터와 마스킹된 기입 데이터에 대하여 ECC 엔진부(260A-260D)를 통해 패리티 비트들을 변경하고(Modify), 마스킹된 기입 데이터와 변경된 패리티 비트들을 기입하는(Write) 동작을 수행할 수 있다. 마스크드 라이트 동작은, 메모리 장치 내부적으로 독출(Read)-변경(Modification)-기입(Write) 동작을 수행하는 것으로, 일명 리드-모드파이-라이트 동작이라 칭할 수 있다.
커맨드/어드레스 제어 로직부(220)는 커맨드/어드레스 입력 버퍼(210)를 통해 수신되는 커맨드(CMD)와 어드레스(ADDR)를 수신하여, 내부 커맨드(INT_CMD)를 발생하고 어드레스 신호를 발생할 수 있다. 내부 커맨드(INT_CMD)는 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)을 포함할 수 있다. 어드레스 신호는 뱅크 어드레스(BA), 로우 어드레스(RA) 및 칼럼 어드레스(CA)를 포함할 수 있다. 내부 커맨드(INT_CMD)와 어드레스 신호(BA/RA/CA)는 뱅크 제어부들(230A-230D)로 제공될 수 있다.
뱅크 제어부(230A-230D) 각각은 뱅크 어드레스(BA)에 상응하여 활성화될 수 있다. 활성화된 뱅크 제어부(230A-230D)는 내부 커맨드(INT_CMD)와 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 응답하여 뱅크 제어 신호들을 발생할 수 있다. 뱅크 제어 신호에 응답하여, 활성화된 뱅크 제어부(230A-230D)와 연결되는 뱅크 A 내지 뱅크 D (240A-240D)의 로우 디코더와 칼럼 디코더가 활성화될 수 있다.
뱅크 A 내지 뱅크 D (240A-240D)의 로우 디코더는 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드라인을 인에이블시킬 수 있다. 뱅크 A 내지 뱅크 D (240A-240D)의 칼럼 어드레스(CA)는 칼럼 어드레스 래치에 일시적으로 저장될 수 있다. 칼럼 어드레스 래치는 버스트 모드에서 칼럼 어드레스(CA)를 점진적으로 증가시킬 수 있다. 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CA)는 칼럼 디코더로 제공될 수 있다. 칼럼 디코더는 칼럼 어드레스(CA)를 디코딩하여 칼럼 어드레스(CA)에 상응하는 칼럼 선택 신호(CSL)를 활성화시킬 수 있다.
뱅크 제어부(230A-230D) 각각은 뱅크 제어 신호에 응답하여 뱅크 A 내지 뱅크 D (240A-240D)와 연결되는 ECC 엔진부(260A-260D)의 동작을 제어하는 ECC 인코딩 신호(ENC)와 ECC 디코딩 신호(DEC)를 발생할 수 있다.
기입 드라이버 및 데이터 입출력 센스 앰프부들(250A-250D)는 뱅크 A 내지 뱅크 D (240A-240D) 각각에서 출력되는 독출 데이터를 감지 증폭하고, 뱅크 A 내지 뱅크 D (240A-240D) 각각에 저장될 기입 데이터를 전달할 수 있다.
ECC 엔진부들(260A-260D)은 기입 동작 시, 뱅크 제어부(230A-230D)에서 출력되는 ECC 인코딩 신호(ENC)에 응답하여 뱅크 A 내지 뱅크 D (240A-240D) 각각에 저장될 기입 데이터에 대해 ECC 인코딩 동작을 수행하여 패리티 비트들을 생성할 수 있다.
ECC 엔진부들(260A-260D)은 독출 동작시, 뱅크 제어부(230A-230D)에서 출력되는 ECC 디코딩 신호(DEC)에 응답하여 뱅크 A 내지 뱅크 D (240A-240D) 각각에서 독출되는 데이터와 패리티 비트들을 이용하여 ECC 디코딩 동작을 수행하여 독출 데이터에 발생된 에러 비트를 검출/정정할 수 있다.
ECC 엔진부(260A-260D)는, 마스크드 라이트 동작시, 뱅크 제어부(230A-230D)에서 출력되는 ECC 디코딩 신호(DEC)에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터와 제1 패리티 비트들을 독출하고, 독출된 데이터와 제1 패리티 비트들을 이용하여 독출된 데이터의 에러 검출 및 정정할 수 있다. 또한, ECC 엔진부(260A-260D)는 뱅크 제어부(230A-230D)에서 출력되는 ECC 인코딩 신호(ENC)에 응답하여 마스킹된 기입 데이터와 에러 정정된 독출 데이터 중 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 독출 데이터에 대하여 제2 패리티 비트들을 생성하고, 마스킹된 기입 데이터와 제2 패리티 비트들을 메모리 셀들에 저장할 수 있다.
입출력 데이터 버퍼(270)는 뱅크 A 내지 뱅크 D (240A-240D)로/로부터 입출력되는 데이터를 게이팅하는 회로들과 함께, 데이터 마스킹 제어부, 뱅크 A 내지 뱅크 D (240A-240D)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들과 뱅크 A 내지 뱅크 D (240A-240D)에 데이터를 기입하기 위한 기입 데이터 래치들을 포함할 수 있다.
입출력 데이터 버퍼(270)는 독출 데이터 래치들을 통하여 뱅크 A 내지 뱅크 D (240A-240D)로부터 출력되는 병렬 데이터 비트들을 직렬 데이터 비트들로 변환할 수 있다. 입출력 데이터 버퍼(270)는 기입 데이터 래치를 이용하여 직렬하게 수신되는 기입 데이터를 병렬 데이터 비트들로 변환할 수 있다. 데이터 마스킹 제어부는 데이터 마스킹 정보(DM_INFO)에 응답하여 데이터 입출력 패드들(DQ[0:7])을 통해 수신되는 기입 데이터 중 해당 데이터에 대해 마스킹 동작을 수행하여 마스킹된 기입 데이터를 ECC 엔진부(260A-260D)로 제공할 수 있다.
입출력 회로부(280)는 입출력 데이터 버퍼(270)에서 출력되는 직렬 데이터 비트들을 수신하고, 버스트 길이 BL에 대응하는 데이터 비트들로 순차 배열하여 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들(DQ[0:7])로 출력할 수 있다. 입출력 회로부(280)는 메모리 콘트롤러로부터 제공되며 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들(DQ[0:7])을 통해 직렬하게 입력되는 버스트 길이 BL에 해당하는 기입 데이터를 수신할 수 있다. 입출력 회로부(280)는 직렬하게 수신된 버스트 길이 BL의 기입 데이터를 입출력 데이터 버퍼부(270)로 제공할 수 있다.
입출력 회로부(280)는 데이터 마스크 신호(DM)와 함께 입력되는 기입 데이터에 대한 데이터 마스킹 정보(DM_INFO)를 입출력 데이터 버퍼(270)를 통해 데이터 마스킹 제어부로 제공할 수 있다.
도 3은 도 2의 메모리 장치 내 뱅크A에 대하여 구체적으로 설명하는 도면이다.
도 3은 도 2의 뱅크A (240A), 뱅크A (240A)와 연결되는 뱅크 제어부(230A), 기입 드라이버 및 데이터 입출력 센스 앰프부(250A) 그리고 ECC 엔진부(260A)에 대하여 설명된다. 또한, 도 3은 뱅크A (240A)의 동작을 제어하는 커맨드/어드레스 버퍼(210), 커맨드/어드레스 제어 로직부(220), 입출력 데이터 버퍼(270), 입출력 회로부(280) 그리고 데이터 마스킹 제어부(320)에 대하여 설명된다. 뱅크 A (240A)에 대한 설명들은 나머지 뱅크들(240B-240D)에 적용될 수 있다.
도 3을 참조하면, 뱅크 A (240A)는 행들 및 열들로 복수개의 메모리 셀들이 배열되는 다수의 셀 블락 영역들(311-314)을 포함한다. 이들 셀 블락 영역들(311-314)은 다양한 형태로 정의될 수 있다. 예컨대, 셀 블락 영역(311-314)은 셀 블락 영역(311-314)의 메모리 셀들에 저장된 데이터가 해당 데이터 입출력 패드(DQ)에 대응하여 입출력되는 영역들로 정의되거나, 반도체 메모리 장치의 독출 및 기입 동작에 대한 버스트 길이(Burst Length: BL)에 대응하여 입출력되는 영역들로 정의될 수 있다.
본 실시예에서 셀 블락 영역(311-314)은 버스트 길이BL에 대응하여 입출력되는 영역들로 정의된다. 버스트 길이BL은 해당 독출 또는 기입 커맨드에 대하여 억세스할 수 있는 메모리 셀들의 최대 수를 의미한다. 버스트 길이는 BL=4, BL=8, BL=16, BL=32 등으로 다양하게 설정될 수 있다. 예컨대, BL=16으로 설정되는 경우, 설명의 편의를 위하여, 셀 블락 영역(311-314)에서 제1 버스트 길이(BL0)에 해당하는 데이터가 기입/독출되는 셀 블락을 BL0 셀 블락(311)이라 칭하고, 제2 버스트 길이(BL1)에 해당하는 데이터가 기입/독출되는 셀 블락을 BL1 셀 블락(312)이라 칭하고, 제16 버스트 길이(BL15)에 해당하는 데이터가 기입/독출되는 셀 블락을 BL15 셀 블락(313)이라 칭한다.
또한, 셀 블락 영역(311-314)은 ECC 동작에 따른 에러의 검출/정정하는 과정에서 이용되는 패리티 비트가 저장되는 셀 블락을 포함할 수 있다. 설명의 편의를 위하여, 패리티 비트가 저장되는 셀 블락을 ECCP 셀 블락(314)이라 칭한다.
셀 블락 영역(311-314)은 BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(314)을 포함할 수 있다. BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(314) 각각은 기입 드라이버 및 데이터 입출력 센스 앰프부(250A)와 제1 데이터 라인들(GIO, GIOP)과 연결될 수 있다.
제1 데이터 라인(GIO, GIOP) 각각은 서로 상보적인 관계에 있는 한 쌍의 데이터 라인들로 구성된다. 메모리 장치(200)가 8개의 데이터 입출력 패드들, 이른바 8개의 DQ 패드들(DQ[0:7])을 포함하는 경우, BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(314) 각각은 8개의 제1 데이터 라인들(GIO, GIOP)과 연결될 수 있다. 본 실시예에서는, 8개의 제1 데이터 라인들(GIO, GIOP)을 통하여 BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(314)으로부터의 독출 데이터 전송과 BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(314)로의 기입 데이터 전송을 설명하기 위하여, 8개의 제1 데이터 라인들(GIO, GIOP)을 분리하여 표시한다.
BL0-BL15 셀 블락들(311-313)과 연결되는 제1 데이터 라인들(GIO)의 총 수는 16*8=128 개이고, 이들 제1 데이터 라인들(GIO)은 궁극적으로 8 개의 DQ 패드들(DQ[0:7])과 연결될 수 있다. 즉, BL0-BL15 셀 블락들(311-313)과 연결되는 제1 데이터 라인들(GIO) 상의 128 비트 데이터들이 8개의 DQ 패드들(DQ[0:7])을 통해 메모리 장치(200)의 외부로/로부터 입출력될 수 있다. 이 때, 각각의 DQ 패드(DQ[0:7])는 버스트 길이 BL=16에 해당하는 16 비트 데이터를 입출력할 수 있다.
ECCP 셀 블락(314)과 연결되는 제1 데이터 라인들(GIOP)의 수는 8개이다. 이는 BL0-BL15 셀 블락들(311-313)의 128 비트 데이터에 대하여 에러 비트를 검출하고 정정하는 동작을 위하여, 8 비트의 패리티 비트를 이용하는 해밍 (Hamming) 방식의 ECC 알고리즘에 잘 부합한다.
에러 검출 및 정정을 수행하기 위해 적용되는 ECC 알고리즘에 따라, 에러 정정 단위 데이터 비트 수와 패리티 비트 수가 달라질 수 있다. 예컨대, 32 비트 데이터에 대하여 6 비트의 패리티 비트가 이용되고, 64 비트 데이터에 대하여 7 비트의 패리티 비트가 이용될 수 있다. 따라서, BL0-BL15 셀 블락들(311-313)과 연결되는 제1 데이터 라인들(GIO)의 수와 ECCP 셀 블락(314)과 연결되는 제1 데이터 라인들(GIOP)의 수는 ECC 알고리즘에 따라 다르게 설계될 수 있다.
커맨드/어드레스 입력 버퍼(210)는 메모리 콘트롤러가 발행하는 독출 커맨드(RAED), 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR) 등을 수신하고, 어드레스(ADDR)를 수신할 수 있다.
커맨드/어드레스 제어 로직부(220)는 커맨드/어드레스 입력 버퍼(210)를 통해 독출 커맨드(RAED), 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR)와 어드레스(ADDR)를 수신하여, 내부 커맨드(INT_CMD)를 발생하고 어드레스 신호(BA/RA/CA)를 발생할 수 있다.
뱅크 제어부(230A)는 뱅크 어드레스(BA)에 상응하여 활성화되고, 내부 커맨드(INT_CMD)와 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 응답하여 뱅크 제어 신호들을 발생할 수 있다. 뱅크 제어부(230A)는 뱅크 제어 신호에 응답하여, 뱅크 A (240A)의 로우 디코더와 칼럼 디코더를 활성화시킬 수 있다. 로우 디코더는 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드라인을 인에이블시킬 수 있다. 칼럼 디코더는 칼럼 어드레스(CA)를 디코딩하여 칼럼 어드레스(CA)에 상응하는 칼럼 선택 신호(CSL)를 활성화시킬 수 있다. 뱅크 제어부(230A)는 뱅크 제어 신호에 응답하여 ECC 엔진부(260A)의 동작을 제어하는 ECC 인코딩 신호(ENC)와 ECC 디코딩 신호(DEC)를 발생할 수 있다.
기입 드라이버 및 데이터 입출력 센스 앰프부(250A)는 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 대응하는BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(314) 각각에서 독출되는 데이터 비트들을 감지 증폭하고, BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(314) 각각에 저장될 기입 데이터 비트들과 패리티 비트들을 전달할 수 있다. BL0-BL15 셀 블락들(311-313) 각각에서 독출된 128 비트의 병렬 데이터 비트들은 데이터 입출력 센스 앰프를 통하여 제1 데이터 라인(GIO)으로 전달될 수 있다. ECCP 셀 블락(314)에서 독출되는 8 비트의 패리티 비트들은 데이터 입출력 센스 앰프에서 감지 증폭되어 제1 데이터 라인(GIOP)으로 전달된다. 제1 데이터 라인들(GIO, GIOP)으로 전달된 감지 증폭된 데이터는 ECC 엔진부(260A)로 제공된다.
ECC 엔진부(260A)는, 독출 동작시, ECC 디코딩 신호(DEC)에 응답하여 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 대응하는BL0-BL15 셀 블락들(311-313) 각각에서 독출된 128 비트의 병렬 데이터 비트들과 ECCP 셀 블락(111)에서 독출되는 8 비트의 패리티 비트들을 이용하여 에러 검출 및 정정 동작을 수행할 수 있다. ECC 엔진부(260A)는 128 비트의 병렬 데이터 비트들과 8 비트의 패리티 비트들을 계산하여 신드롬 데이터를 발생하고, 신드롬 데이터를 이용하여 제1 데이터 라인들(GIO[0:127]) 상의 128 비트의 병렬 데이터 비트들에 대해 에러 비트 위치를 검출하고, 에러 비트 데이터를 정정하고, 에러 정정된 병렬 데이터 비트들을 출력할 수 있다. 에러 정정된 병렬 데이터 비트들은 제2 데이터 라인들(FDIO)을 통해 입출력 데이터 버퍼(270)와 데이터 마스킹 제어부(320)로 전달될 수 있다.
ECC 엔진부(260A)는, 기입 동작시, ECC 인코딩 신호(ENC)에 응답하여 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 대응하는BL0-BL15 셀 블락들(311-313)에 저장될 기입 데이터에 대하여 패리티 비트들을 발생할 수 있다. ECC 엔진부(260A)는 패리티 비트들을 제1 데이터 라인(GIOP)과 기입 드라이버를 통하여 ECCP 셀 블락(314)으로 전달할 수 있다.
ECC 엔진부(260A)는, 마스크드 라이트 동작시, ECC 디코딩 신호(DEC)에 응답하여 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 대응하는 BL0-BL15 셀 블락들(311-313) 각각에서 독출되는 128 비트의 병렬 데이터 비트들과 ECCP 셀 블락(111)에서 독출되는 8 비트의 제1 패리티 비트들을 수신할 수 있다. ECC 엔진부(260A)는, 독출된 128 비트의 병렬 데이터 비트들과 8 비트의 제1 패리티 비트들을 이용하여 독출된 128 비트의 병렬 데이터 비트들에 대해 에러 검출 및 정정을 수행할 수 있다. ECC 엔진부(260A)는 ECC 인코딩 신호(ENC)에 응답하여 입출력 데이터 버퍼(270)에서 제공되는 마스킹된 기입 데이터와 에러 정정된 독출 데이터 중 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 독출 데이터에 대하여 제2 패리티 비트들을 생성할 수 있다. ECC 엔진부(260A)는 로우 어드레스(RA) 및 칼럼 어드레스(CA)에 대응하는 BL0-BL15 셀 블락들(311-313)과 ECCP 셀 블락(111)의 메모리 셀들에 마스킹된 데이터와 제2 패리티 비트들을 저장할 수 있다.
ECC 엔진부(260A)에서 출력되는 에러 정정된 병렬 데이터 비트들은 제2 데이터 라인(FDIO)을 통하여 입출력 데이터 버퍼(270)로 제공될 수 있다. 입출력 데이터 버퍼(270)는 클럭 신호와 어드레스 신호에 응답하여 128 비트의 에러 정정된 병렬 데이터 비트들을 수신하여, 예컨대, 64 비트의 직렬 데이터 비트들로 변환시켜 출력할 수 있다. 또는 입출력 데이터 버퍼(270)는 128 비트의 에러 정정된 병렬 데이터 비트들을 수신하여, 예컨대, 32 비트 또는 16 비트의 직렬 데이터 비트들로 변환시켜 출력할 수 있다.
입출력 데이터 버퍼(270)는 입출력 회로부(280)를 통해 직렬하게 수신되는 기입 데이터를 병렬 데이터 비트들로 변환할 수 있다. 입출력 데이터 버퍼(270)는 8 개의 데이터 입출력 패드들(DQ[0:7])로 직렬하게 수신되는, 예컨대 버스트 길이 BL=16의 데이터 비트들을 128 비트의 병렬 데이터 비트들로 변환할 수 있다. 입출력 데이터 버퍼(270)는 클럭 신호와 어드레스 신호에 응답하여 해당 버스트 길이의 데이터로 변환할 수 있다. 즉, 제1 버스트 길이에 해당하는 데이터(DATA_BL0), 제2 버스트 길이에 해당하는 데이터(DATA_BL1), … , 그리고 제16 버스트 길이에 해당하는 데이터(DATA_BL15)로 구성되는 128 비트의 병렬 데이터 비트들로 변환할 수 있다. 제1 내지 제16 버스트 길이에 해당하는 데이터(DATA_BL0 - DATA_BL15) 각각은 제3 데이터 라인들(SDIO)을 통하여 데이터 마스킹 제어부(320)로 제공될 수 있다.
입출력 회로부(280)는 입출력 데이터 버퍼(270)에서 출력되는 직렬 데이터 비트들을 수신하고, 예컨대 버스트 길이 BL=16에 대응하는 데이터 비트들로 순차 배열하여 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들(DQ[0:7])로 출력할 수 있다.
입출력 회로부(280)는 메모리 콘트롤러로부터 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들(DQ[0:7])을 통해 직렬하게 입력되는, 예컨대 버스트 길이 BL=16에 해당하는 기입 데이터를 수신할 수 있다. 입출력 회로부(280)는 직렬하게 수신된 버스트 길이 BL=16의 기입 데이터를 입출력 데이터 버퍼부(270)로 제공할 수 있다.
입출력 회로부(280)는 데이터 마스크 신호(DM)와 함께 입력되는 기입 데이터에 대한 데이터 마스킹 정보를 입출력 데이터 버퍼(270)를 통해 데이터 마스킹 제어부(320)로 제공할 수 있다. 데이터 마스크 신호(DM)는 데이터 입출력 패드들(DQ[0:7])을 통해 직렬하게 입력되는, 예컨대 버스트 길이 BL=16의 데이터 비트를 선택적으로 마스킹하는 신호이다. 이에 따라, 데이터 마스킹 정보는 선택적으로 마스킹되는 해당 버스트 길이에 대한 정보들로서, 제1 버스트 길이 마스킹 신호(DM_BL0), 제2 버스트 길이 마스킹 신호(DM_BL1), … , 그리고 제16 버스트 길이 마스킹 신호(DM_BL15)로 제공된다.
데이터 마스킹 제어부(320)는 제1 내지 제16 버스트 길이 마스킹 신호(DM_BL0, DM_BL1, DM_BL15)에 응답하여 제3 데이터 라인들(SDIO)을 통하여 수신되는 제1 내지 제16 버스트 길이에 해당하는 데이터(DATA_BL0 - DATA_BL15) 중 해당 버스트 길이에 대해 마스킹 동작을 수행할 수 있다. 마스킹된 기입 데이터는 ECC 엔진부(260A)로 제공되어, 마스크드 라이트 동작에 따른 ECC 동작을 수행할 수 있다.
메모리 콘트롤러의 독출 커맨드(READ), 기입 커맨드(WRITE) 그리고 마스크드 라이트 커맨드(MWR)에 따른 메모리 장치(200)의 독출 동작, 기입 동작 그리고 마스크드 라이트 동작은 도4 내지 도18에서 구체적으로 설명된다.
도4 내지 도18에서, 마스크드 라이트 동작과 구별하기 위하여, 설명의 편의상, 독출 동작은 노멀 독출 동작이라 칭하고, 기입 동작은 노멀 기입 동작이라 칭한다. 도4 내지 도18에서, 메모리 장치(200)의 노멀 독출 동작, 노멀 기입 동작 또는 마스크드 라이트 동작은 도 3의 뱅크 A (240A)와 연계하여 설명된다.
메모리 장치(200)는 8개의 DQ 패드들(DQ[0:7])로 버스트 길이 BL에 해당하는 데이터가 입출력될 수 있다. 설명의 편의를 위하여, 도4 내지 도18에서는 하나의 DQ 패드로 버스트 길이 BL에 해당하는 데이터가 입출력되는 타이밍을 보여준다.
메모리 장치(200)는 뱅크 어드레스, 로우 어드레스 및 칼럼 어드레스를 포함하는 어드레스 신호를 수신할 수 있다. 도4 내지 도18에서, 어드레스 신호(CAS2)는 칼럼 어드레스로 설명되고, 칼럼 어드레스에 상응하는 칼럼 선택 신호(CSL)가 활성화되는 것으로 설명된다.
메모리 장치(200)의 동작은 고주파수 동작과 저주파수 동작으로 구분될 수 있다. 도4 내지 도18에서, 고주파수 동작은 데이터 레이트 3200Mpbs 정도로 동작할 때로 설정하고, 저주파수 동작은 데이터 레이트 533Mbps 정도로 동작할 때로 설정한다. 실시예들에 따라, 메모리 장치(200)의 고주파수 동작과 저주파수 동작은 2400, 2133, 1867, 1600, 800 Mbps데이터 레이트 등으로 다양하게 설정될 수 있다.
메모리 장치(200)의 독출 레이턴시(Read Latency: RL)는 독출 커맨드(READ)와 유효한 출력 데이터의 첫번째 비트 사이의 클럭 사이클 지연을 의미하고, 기입 레이턴시(Write Latency: WL)는 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR)와 유효한 기입 데이터의 첫번째 비트 사이의 클럭 사이클 지연을 의미한다. 도 4 내지 도 18에서, 독출 레이턴시 RL 은 독출 커맨드(READ)와 어드레스 신호(CAS2)가 순차적으로 입력된 후 어드레스 신호(CAS2) 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 유효한 출력 데이터의 첫번째 비트 사이의 클럭 사이클 지연으로 설명한다. 또한, 기입 레이턴시 WL 은 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR)와 어드레스 신호(CAS2)가 순차적으로 입력된 후 어드레스 신호(CAS2) 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 유효한 기입 데이터의 첫번째 비트 사이의 클럭 사이클 지연으로 설명한다.
도 4 내지 도 18에서, 독출 레이턴시 RL 또는 기입 레이턴시 WL가 어드레스 신호(CAS2) 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 유효한 독출 또는 기입 데이터의 첫번째 비트 사이의 클럭 사이클 지연으로 설명되는 것은, 커맨드(CMD)와 어드레스(ADDR)가 메모리 장치(200)의 CA 패드들을 통하여 입력되는 스킴을 보여준다.
도 4는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 독출 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 4를 참조하면, 메모리 장치의 고주파수의 노멀 독출 동작이 설명된다. 노멀 독출 동작은 메모리 콘트롤러로부터 발행(issue)되는 독출 커맨드(READ)를 수신하는 것으로 시작될 수 있다. 메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 독출 커맨드(READ)를 수신하고, 독출 커맨드(READ)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 독출 레이턴시(Read Latency: RL)의 클럭(CLK) 사이클 후, 버스트 길이 BL에 해당하는 독출 데이터가 DQ 패드로 출력될 수 있다. DQ 패드로 출력되는 버스트 길이BL에 해당하는 독출 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)는 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 출력될 수 있다. 본 실시예에서는 예시적으로 독출 레이턴시 RL=28로 설정되고, 버스트 길이 BL=16으로 설정된 경우이다.
DQ 패드를 통하여 메모리 장치 외부로 독출 데이터들을 출력하기 전에, 메모리 장치 내부에서는 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지에 맞추어 내부 독출 명령(INT_RD)이 발생될 수 있다. 내부 독출 명령(INT_RD)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 또한, 내부 독출 명령(INT_RD)에 응답하여 ECC 디코딩 신호(DEC)가 발생될 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 칼럼 선택 신호(RD_CSL)의 활성화까지 소요되는 시간 tRD2CSL 후에 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 칼럼 선택 신호(RD_CSL)의 활성화에 응답하여 BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
ECC 디코딩 신호(DEC)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 신드롬 데이터를 발생하고, 에러 비트 위치를 계산하고, 에러 비트 위치에 대응하는 데이터를 정정하고, 에러 정정된 데이터를 출력할 수 있다.
에러 정정된 데이터는 버스트 길이 BL=16에 대응하는 데이터 비트들(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)로 순차 배열되어 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들(DQ[0:7])로 출력할 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 기입 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 5를 참조하면, 메모리 장치의 고주파수의 노멀 기입 동작이 설명된다. 노멀 기입 동작은 메모리 콘트롤러로부터 발행되는 기입 커맨드(WRITE)를 수신하는 것으로 시작될 수 있다. 메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 기입 커맨드(WRITE)를 수신하고, 기입 커맨드(WRITE)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시(Write Latency: WL) 후, 버스트 길이 BL에 해당하는 기입 데이터가 DQ 패드로 입력될 수 있다. DQ 패드를 통하여 입력되는 버스트 길이 BL에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)는 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 입력될 수 있다. 본 실시예에서는 예시적으로 기입 레이턴시 WL=28로 설정되고, 버스트 길이 BL=16으로 설정된 경우이다.
DQ 패드를 통하여 버스트 길이 BL=16에 해당하는 기입 데이터가 입력되면, 메모리 장치 내부에서는 마지막 기입 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 내부 기입 명령(INT_WR)이 발생될 수 있다. 내부 기입 명령(INT_WR)에 응답하여 ECC 인코딩 신호(ENC)가 발생될 수 있다. 또한, 내부 기입 명령(INT_WR)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다. 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 칼럼 선택 신호(WR_CSL)의 활성화까지 소요되는 시간 tLastDataIn2CSL 후에 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다.
ECC 인코딩 신호(ENC)에 응답하여, ECC 엔진부는 DQ 패드를 통하여 입력된 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)에 대하여 패리티 비트들을 발생할 수 있다. 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)와 패리티 비트들은 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 6은 본 발명의 다양한 실시예들에 따른 메모리 장치의 데이터 마스킹 스킴을 설명하는 도면이다.
도 6a를 참조하면, 메모리 콘트롤러의 마스크드 라이트 커맨드(MWR)에 따라, 메모리 장치의 기입 데이터 중 일부가 기입되지 않도록 마스킹되는 마스크드 라이트 동작을 수행할 수 있다. 메모리 장치의 8개의 DQ 패드들(DQ[0:7])로 버스트 길이 BL, 예컨대 BL=16에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 직렬적으로 입력될 수 있다. DQ 패드들(DQ[0:7])로 입력되는 기입 데이터와 함께 데이터 마스크 신호(DM)가 입력될 수 있다. 예컨대, 데이터 마스크 신호(DM)는 기입 데이터 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다.
메모리 장치는 기입 데이터 중 제2 버스트 길이 BL1에 해당하는 데이터가 BL1 셀 블락에 기입되지 않도록 하고, 제2 버스트 길이 BL1 의 데이터 이외의 나머지 기입 데이터는 BL0, BL2-BL15 셀 블락에 기입되도록 제어할 수 있다. 메모리 장치는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터를 BL0, BL2-BL15 셀 블락들에 기입할 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제1 예이다.
도 7을 참조하면, 메모리 장치의 고주파수의 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다.
한편, 메모리 콘트롤러는 도 5에서 메모리 장치의 노멀 기입 동작을 지시하기 위해 기입 커맨드(WRITE)를 발행하였다. 도 5의 노멀 기입 동작에서 기입 데이터는, 궁극적으로 마지막 기입 데이터 입력 후 tLastDataIn2CSL 시간 후에, 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0-BL15 셀 블락들에 저장될 수 있다. 본 실시예의 마스크드 라이트 동작에서도, 마스크된 기입 데이터가 마지막 기입 데이터 입력 후 tLastDataIn2CSL 시간 후에, 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0-BL15 셀 블락들에 저장될 것을 기대할 수 있다. 이로서, 메모리 장치의 노멀 기입 동작 종료와 마스크드 라이트 동작 종료가 기입 데이터 입력 후 동일한 시점에서 이루어질 수 있음을 예상할 수 있다. 이에 따라, 메모리 콘트롤러 입장에서는 노멀 기입 동작과 마스크드 라이트 동작을 구별할 필요 없이 메모리 장치의 다음 동작을 위한 커맨드를 발행할 수 있을 것이다. 즉, 메모리 컨트롤러와 메모리 장치 사이에 원활한 인터페이스가 가능해질 것이다.
메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL 후, DQ 패드로 기입 데이터가 입력될 수 있다. 기입 레이턴시 WL, 예컨대 WL=14 후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL, 예컨대 BL=16에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)이 DQ 패드로 입력될 수 있다.
데이터 마스크 신호(DM)는 기입 데이터 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터가 입력될 수 있다.
메모리 장치는 메모리 콘트롤러로부터 수신되는 마스크드 라이트 커맨드(MWR)에 응답하여 내부적으로 독출(Read)-변경(Modification)-기입(Write) 동작을 수행하도록 제어할 수 있다. 메모리 장치는 마스크드 라이트 커맨드(MWR)에 응답하여 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)을 발생할 수 있다.
내부 독출 명령(INT_RD)은 기입 레이턴시 WL=14 보다 소정의 클럭(CLK) 상승 또는 하강 에지 앞에서 발생될 수 있다. 예컨대, 내부 독출 명령(INT_RD)은 기입 레이턴시 WL=14 보다 tCCD 타이밍 앞에서 발생될 수 있다. tCCD 타이밍은 카스-투-카스 커맨드 지연 시간으로 정의될 수 있다.
내부 독출 명령(INT_RD)에 응답하여, 어드레스 신호(CAS2)에 대응하고 기입 데이터가 기입될 메모리 셀들과 연결되는 칼럼 선택 신호(RD_CSL)가 활성화되고, ECC 디코딩 신호(DEC)가 발생될 수 있다. 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 칼럼 선택 신호(RD_CSL)의 활성화까지 소요되는 시간 tRD2CSL 후에 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 칼럼 선택 신호(RD_CSL)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
ECC 디코딩 신호(DEC)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. 이에 따라, ECC 엔진부는 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터를 보유할 수 있다.
내부 기입 명령(INT_WR)은 DQ 패드를 통해 버스트 길이 BL=16에 해당하는 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
내부 기입 명령(INT_WR)에 응답하여 ECC 인코딩 신호(ENC)가 발생될 수 있다. 또한, 내부 기입 명령(INT_WR)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다
내부 기입 명령(INT_WR)에 의해 활성화되는 칼럼 선택 신호(WR_CSL)는 내부 독출 명령(INT_RD)에 의해 활성화되는 칼럼 선택 신호(RD_CSL)와 동일한 칼럼 선택 신호이다. 왜냐하면, RD_CSL, WR_CSL 칼럼 선택 신호는 동일한 어드레스 신호(CAS2)에 대응하여 활성화되기 때문이다. 설명의 편의를 위하여, 독출 동작과 관련하여 RD_CSL 칼럼 선택 신호라고 칭하고, 기입 동작과 관련하여 WR_CSL 칼럼 선택 신호라고 칭한다.
ECC 인코딩 신호(ENC)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 ECC 디코딩 신호(DEC)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 칼럼 선택 신호(WR_CSL)의 활성화까지 소요되는 시간 tLastDataIn2CSL 후에, 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다.
칼럼 선택 신호(WR_CSL)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 패리티 비트들은 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
본 실시예에 따른 메모리 장치의 마스크드 라이트 동작은, 메모리 콘트롤러와의 인터페이스에 있어서, 표 1 및 표 2와 같은 타이밍 제약(timing constraints)을 수반할 수 있다. 표 1은 메모리 콘트롤러가 메모리 장치의 하나의 뱅크에 대하여 현재의 노멀 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR) 인가한 후에, 동일한 뱅크에 대하여 다음의 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR)를 인가할 때까지의 타이밍 제약을 보여준다.
| 현재 커맨드 | 다음 커맨드 | |
| 기입 커맨드 (WRITE) |
마스크드 라이트 커맨드 (RMW) |
|
| 기입 커맨드 (WRITE) |
tCCD | tCCDMW |
| 마스크드 라이트 커맨드 (RMW) |
tCCD | tCCDMW |
표 1에서, 현재의 노멀 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR) 인가한 후에, 다음의 기입 커맨드(WRITE)를 인가할 때까지는 tCCD 타이밍 제약이 수반되는 것을 볼 수 있다. 그리고, 현재의 노멀 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR) 인가한 후에, 다음의 마스크드 라이트 커맨드(MWR)를 인가할 때까지는 tCCDMW 타이밍 제약이 수반되는 것을 볼 수 있다. tCCD 타이밍은 카스-투-카스 커맨드 지연 시간으로 정의될 수 있다. tCCDMW 타이밍은 기입 데이터의 기입 동작 완료에 소요되는 시간으로, 4*tCCD 타이밍으로 정의될 수 있다.
표 2는 메모리 콘트롤러가 메모리 장치의 하나의 뱅크에 대하여 현재의 노멀 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR) 인가한 후에, 다른 뱅크에 대하여 다음의 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR)를 인가할 때까지의 타이밍 제약을 보여준다.
| 현재 커맨드 | 다음 커맨드 | |
| 기입 커맨드 (WRITE) |
마스크드 라이트 커맨드 (RMW) |
|
| 기입 커맨드 (WRITE) |
tCCD | tCCD |
| 마스크드 라이트 커맨드 (RMW) |
tCCD | tCCD |
표 2에서, 현재의 노멀 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR) 인가한 후에, 다음의 기입 커맨드(WRITE)를 인가할 때까지는 tCCD 타이밍 제약이 수반되는 것을 볼 수 있다. 그리고, 현재의 노멀 기입 커맨드(WRITE) 또는 마스크드 라이트 커맨드(MWR) 인가한 후에, 다음의 마스크드 라이트 커맨드(MWR)를 인가할 때까지도 tCCD 타이밍 제약이 수반되는 것을 볼 수 있다. 이에 따라, 메모리 콘트롤러는 노멀 기입 커맨드(WRITE)과 마스크드 라이트 커맨드(MWR)에 따른 타이밍 제약 없이 메모리 장치의 다음 기입 동작을 위한 커맨드를 발행할 수 있어서, 메모리 컨트롤러와 메모리 장치 사이에 원활한 인터페이스가 가능해질 것이다.
도 8은 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 독출 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도 8을 참조하면, 메모리 장치의 저주파수의 노멀 독출 동작이 설명된다. 노멀 독출 동작은 메모리 콘트롤러로부터 발행(issue)되는 독출 커맨드(READ)를 수신하는 것으로 시작될 수 있다. 메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 독출 커맨드(READ)를 수신하고, 독출 커맨드(READ)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다. 본 실시예에서는 예시적으로 독출 레이턴시 RL=10로 설정되고, 버스트 길이 BL=16으로 설정된 경우이다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 독출 레이턴시 RL=10의 클럭(CLK) 사이클 후, 버스트 길이 BL=16에 해당하는 독출 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 DQ 패드로 출력될 수 있다. DQ 패드로 출력되는 버스트 길이BL에 해당하는 독출 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)는 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 출력될 수 있다.
DQ 패드를 통하여 메모리 장치 외부로 독출 데이터들을 출력하기 전에, 메모리 장치 내부에서는 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지에 맞추어 내부 독출 명령(INT_RD)이 발생될 수 있다. 내부 독출 명령(INT_RD)는 독출 레이턴시 RL=10정보에 기초하여 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지에 맞추어 발생될 수 있다.
내부 독출 명령(INT_RD)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 또한, 내부 독출 명령(INT_RD)에 응답하여 ECC 디코딩 신호(DEC)가 발생될 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 칼럼 선택 신호(RD_CSL)의 활성화까지 소요되는 시간 tRD2CSL 후에 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 칼럼 선택 신호(RD_CSL)의 활성화에 응답하여 BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
ECC 엔진부는 ECC 디코딩 신호(DEC)에 응답하여 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 신드롬 데이터를 발생하고, 에러 비트 위치를 계산하고, 에러 비트 위치에 대응하는 데이터를 정정하고, 에러 정정된 데이터를 출력할 수 있다.
에러 정정된 데이터는 버스트 길이 BL=16에 대응하는 데이터 비트들(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)로 순차 배열되어 데이터 스트로브 신호(DQS)와 함께 데이터 입출력 패드들(DQ[0:7])로 출력할 수 있다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 장치의 노멀 기입 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도9를 참조하면, 메모리 장치의 저주파수의 노멀 기입 동작이 설명된다. 노멀 기입 동작은 메모리 콘트롤러로부터 발행되는 기입 커맨드(WRITE)를 수신하는 것으로 시작될 수 있다. 메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 기입 커맨드(WRITE)를 수신하고, 기입 커맨드(WRITE)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다. 본 실시예에서는 예시적으로 기입 레이턴시 WL=6로 설정되고, 버스트 길이 BL=16으로 설정된 경우이다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL=6 후, 버스트 길이 BL=16에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 DQ 패드로 입력될 수 있다. DQ 패드를 통하여 입력되는 버스트 길이 BL에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)는 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 입력될 수 있다.
DQ 패드를 통하여 버스트 길이 BL=16에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 입력되면, 메모리 장치 내부에서는 마지막 기입 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 내부 기입 명령(INT_WR)이 발생될 수 있다. 내부 기입 명령(INT_WR)는 기입 레이턴시 WL=6 정보에 기초하여 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지에 맞추어 발생될 수 있다.
내부 기입 명령(INT_WR)에 응답하여 ECC 인코딩 신호(ENC)가 발생될 수 있다. 또한, 내부 기입 명령(INT_WR)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다. 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 칼럼 선택 신호(WR_CSL)의 활성화까지 소요되는 시간 tLastDataIn2CSL 후에 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다.
ECC 엔진부는 ECC 인코딩 신호(ENC)에 응답하여 DQ 패드를 통하여 입력된 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)에 대하여 패리티 비트들을 발생할 수 있다. 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)와 패리티 비트들은 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 10은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제2 예이다.
도10을 참조하면, 메모리 장치의 저주파수의 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다. 메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다. 본 실시예에서는 예시적으로 기입 레이턴시 WL=6로 설정되고, 버스트 길이 BL=16으로 설정된 경우이다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL=6 후, DQ 패드로 기입 데이터가 입력될 수 있다. 기입 레이턴시 WL=6후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL=16에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)이 DQ 패드로 입력될 수 있다.
데이터 마스크 신호(DM)는 기입 데이터 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터가 입력될 수 있다.
마스크드 라이트 커맨드(MWR)에 응답하여, 메모리 장치는 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)을 발생할 수 있다.
내부 독출 명령(INT_RD)은 DQ 패드를 통해 버스트 길이 BL=16에 해당하는 기입 데이터의 첫번째 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다. 내부 독출 명령(INT_RD)는 기입 레이턴시 WL=6 정보에 기초하여 기입 데이터의 첫번째 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
내부 독출 명령(INT_RD)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(RD_CSL)가 활성화되고, ECC 디코딩 신호(DEC)가 발생될 수 있다. 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 칼럼 선택 신호(RD_CSL)의 활성화까지 소요되는 시간 tRD2CSL 후에 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 칼럼 선택 신호(RD_CSL)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
ECC 디코딩 신호(DEC)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. 이에 따라, ECC 엔진부는 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터를 보유할 수 있다.
내부 기입 명령(INT_WR)은 DQ 패드를 통해 버스트 길이 BL=16에 해당하는 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다. 내부 기입 명령(INT_WR)은 기입 레이턴시 WL=6 정보에 기초하여 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
내부 기입 명령(INT_WR)에 응답하여 ECC 인코딩 신호(ENC)가 발생될 수 있다. 또한, 내부 기입 명령(INT_WR)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다
ECC 인코딩 신호(ENC)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 ECC 디코딩 신호(DEC)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 칼럼 선택 신호(WR_CSL)의 활성화까지 소요되는 시간 tLastDataIn2CSL 후에 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다.
칼럼 선택 신호(WR_CSL)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 패리티 비트들은 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제3 예이다.
도 11을 참조하면, 메모리 장치의 고주파수의 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다. 메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다. 본 실시예에서는 예시적으로 기입 레이턴시 WL=14로 설정되고, 버스트 길이 BL=16으로 설정된 경우이다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL=14 후, DQ 패드로 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 입력될 수 있다. 기입 레이턴시 WL=14 후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL=16에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)이 DQ 패드로 입력될 수 있다.
데이터 마스크 신호(DM)는 기입 데이터 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터가 입력될 수 있다.
마스크드 라이트 커맨드(MWR)에 응답하여, 메모리 장치는 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)을 발생할 수 있다.
내부 독출 명령(INT_RD)은 DQ 패드를 통해 버스트 길이 BL=16에 해당하는 기입 데이터의 첫번째 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
내부 독출 명령(INT_RD)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(RD_CSL)가 활성화되고, ECC 디코딩 신호(DEC)가 발생될 수 있다. 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 칼럼 선택 신호(RD_CSL)의 활성화까지 소요되는 시간 tRD2CSL 후에 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 칼럼 선택 신호(RD_CSL)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
ECC 디코딩 신호(DEC)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. 이에 따라, ECC 엔진부는 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터를 보유할 수 있다.
내부 기입 명령(INT_WR)은 DQ 패드를 통해 버스트 길이 BL=16에 해당하는 기입 데이터의 마지막 데이터가 입력되고 소정 시간(tdelay) 지연된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
내부 기입 명령(INT_WR)에 응답하여 ECC 인코딩 신호(ENC)가 발생될 수 있다. 또한, 내부 기입 명령(INT_WR)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다
ECC 인코딩 신호(ENC)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 ECC 디코딩 신호(DEC)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 칼럼 선택 신호(WR_CSL)의 활성화까지 소요되는 시간 tDelayLastDataIn2CSL 후에 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다.
칼럼 선택 신호(WR_CSL)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 패리티 비트들은 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제4 예이다.
도 12를 참조하면, 메모리 장치의 고주파수의 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다. 메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다. 본 실시예에서는 예시적으로 기입 레이턴시 WL=14로 설정되고, 버스트 길이 BL=16으로 설정된 경우이다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL=14 후, DQ 패드로 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 입력될 수 있다. 기입 레이턴시 WL=14 후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL, 예컨대 BL=16에 해당하는 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)이 DQ 패드로 입력될 수 있다.
데이터 마스크 신호(DM)는 기입 데이터 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터가 입력될 수 있다.
마스크드 라이트 커맨드(MWR)에 응답하여, 메모리 장치는 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)을 발생할 수 있다.
내부 독출 명령(INT_RD)은 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지에 맞추어 발생될 수 있다.
내부 독출 명령(INT_RD)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(RD_CSL)가 활성화되고, ECC 디코딩 신호(DEC)가 발생될 수 있다. 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 칼럼 선택 신호(RD_CSL)의 활성화까지 소요되는 시간 tRD2CSL 후에 칼럼 선택 신호(RD_CSL)가 활성화될 수 있다. 칼럼 선택 신호(RD_CSL)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
ECC 디코딩 신호(DEC)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. 이에 따라, ECC 엔진부는 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터를 보유할 수 있다.
내부 기입 명령(INT_WR)은 DQ 패드를 통해 버스트 길이 BL=16에 해당하는 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
내부 기입 명령(INT_WR)에 응답하여 ECC 인코딩 신호(ENC)가 발생될 수 있다. 또한, 내부 기입 명령(INT_WR)에 응답하여 어드레스 신호(CAS2)에 대응하는 메모리 셀들과 연결되는 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다
ECC 인코딩 신호(ENC)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 ECC 디코딩 신호(DEC)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 칼럼 선택 신호(WR_CSL)의 활성화까지 소요되는 시간 tLastDataIn2CSL 후에 칼럼 선택 신호(WR_CSL)가 활성화될 수 있다.
칼럼 선택 신호(WR_CSL)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 기입 데이터와 패리티 비트들은 칼럼 선택 신호(WR_CSL)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 13은 본 발명의 다양한 실시예들에 따른 커맨드 제어 로직부를 설명하는 제1 예의 도면이다. 커맨드 제어 로직부는 메모리 콘트롤러로부터 수신되는 커맨드(CMD)에 내부 커맨드(INT_CMD)를 발생할 수 있다. 본 실시예에서는 마스크드 라이트 커맨드(MWR)에 응답하여 내부 독출 명령(INT_RD)과 내부 기입 명령(INT_WR)을 발생하는 커맨드 제어 로직부를 설명한다. 커맨드 제어 로직부의 동작은 도 7, 10, 11, 12에서 설명된 마스크드 기입 동작과 연계하여 설명될 수 있다.
도 13을 참조하면, 커맨드 제어 로직부는 다수개의 플립플롭들(1310, 1320, 1330, 1340)과 낸드 게이트들(1360), 오아 게이트들(1370) 그리고 독출 범위 제어부(1380)를 포함할 수 있다. 플립플롭들(1310, 1320, 1330, 1340, 1350) 각각은 클럭(CLK)에 응답하여 해당 기입 레이턴시WL의 제어 신호를 발생할 수 있다. 낸드 게이트들(1360)은 마스크드 라이트 커맨드(MWR)와 해당 기입 레이턴시 WL에 대해 논리곱 연산을 수행할 수 있다. 해당하는 기입 레이턴시 WL=0, 1, … , n 에 따라서 발생되는 낸드 게이트(1360)의 출력 신호는 오아 게이트(1370)로 제공될 수 있다. 예컨대, 기입 레이턴시 WL=n에 대해 발생된 낸드 게이트(1360)의 출력 신호는 오아 게이트(1370)로 입력되고, 오아 게이트(1370)는 낸드 게이트(1360)의 출력 신호와 기입 레이턴시WL=n-1의 제어 신호에 대해 논리합 연산을 수행할 수 있다. 오아 게이트(1370)의 출력은 플립플롭(1310)으로 제공되고, 플립플롭(1310)은 클럭(CLK)에 응답하여 오아 게이트(1370)의 출력에 대해 게이팅 동작을 수행하여 기입 레이턴시WL=n의 제어 신호를 발생할 수 있다.
본 발명의 마스트드 기입 동작들을 설명하는 도 7, 11, 12, 13에서는 기입 레이턴시 WL=14인 경우에 대하여 설명하고 있다. 기입 레이턴시 WL=14에 대하여, 플립플롭(1330)은 기입 레이턴시 WL=14의 제어 신호를 발생하고, 플립플롭(1320)은 기입 레이턴시 WL=(14-8)의 제어 신호를 발생하고, 플립플롭(1340)은 기입 레이턴시 WL=(14+8)의 제어 신호를 발생할 수 있다.
기입 레이턴시 WL=(14-8)의 제어 신호는 기입 레이턴시 WL=14의 제어 신호 보다 8 클럭(CLK) 사이클 앞서는 신호이고, 기입 레이턴시 WL=14보다 tCCD 앞서는 신호이다. 기입 레이턴시 WL=(14+8)의 제어 신호는 기입 레이턴시 WL=14의 제어 신호 보다 8 클럭(CLK) 사이클 뒤서는 신호이고, 기입 레이턴시 WL=14보다 tCCD 뒤서는 신호이다.
플립플롭들(1320, 1330)에서 출력되는 기입 레이턴시 WL=(14-8)의 제어 신호와 기입 레이턴시 WL=14의 제어 신호는 독출 범위 제어부(1380)로 제공될 수 있다. 독출 범위 제어부(1380)는 플립플롭들(1320, 1330)의 기입 레이턴시 WL=(14-8), WL=14의 제어 신호들과 주파수 정보 신호(INFO_FREQ)에 대해 논리 연산을 수행하여 내부 독출 명령(INT_RD)을 발생할 수 있다. 주파수 정보 신호(INFO_FREQ)는 메모리 장치의 데이터 레이트에 따른 고주파수 동작 또는 저주파수 동작에 기초하여 제공될 수 있다.
독출 범위 제어부(1380)는 주파수 정보 신호(INFO_FREQ) 대신에 레이턴시 정보 신호(INFO_WL)에 의해 제어되어 내부 독출 명령(INT_RD)을 발생할 수 있다. 레이턴시 정보 신호(INFO_WL)는 레이턴시에 기초하여 제공되고, 내부 독출 명령(INT_RD)이 레이턴시에 연계하여 발생될 수 있다.
플립플롭(1340)에서 출력되는 기입 레이턴시 WL=(14+8)의 제어 신호는 내부 기입 명령(INT_WR)으로 발생될 수 있다.
도 14는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제5 예이다.
도 14를 참조하면, 메모리 장치의 고주파수의 버스트 길이BL=32에 대한 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다.
메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL 후, DQ 패드로 기입 데이터가 입력될 수 있다. 기입 레이턴시 WL, 예컨대 WL=28 후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL=32에 해당하는 2그룹의 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 DQ 패드로 입력될 수 있다. 설명의 편의를 위하여, 첫번째 그룹의 기입 데이터((0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)는 상위 BL 기입 데이터라고 칭하고, 두번째 그룹의 기입 데이터((0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)는 하위 BL 기입 데이터라고 칭한다.
데이터 마스크 신호(DM)는 상위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f) 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터가 입력될 수 있다.
마스크드 라이트 커맨드(MWR)에 응답하여 메모리 장치는 제1 및 제2 내부 독출 명령들(INT_RD0, INT_RD1)과 제1 및 제2 내부 기입 명령들(INT_WR0, INT_WR1)을 발생할 수 있다. 제1 내부 독출 명령(INT_RD0)과 제1 내부 기입 명령(INT_WR0)은 상위 BL 기입 데이터에 대한 독출 동작과 기입 동작에 관련되고, 제2 내부 독출 명령(INT_RD1)과 제2 내부 기입 명령(INT_WR1)은 하위 BL 기입 데이터에 대한 독출 동작과 기입 동작에 관련될 수 있다.
제1 및 제2 내부 독출 명령들(INT_RD0, INT_RD1)은 기입 레이턴시 WL=28 보다 소정의 클럭(CLK) 상승 또는 하강 에지 앞에서 발생될 수 있다. 제2 독출 명령(INT_RD1)은 제1 독출 명령(INT_RD0) 발생 이후에 발생될 수 있다. 예컨대, 제1 내부 독출 명령(INT_RD0)은 기입 레이턴시 WL=28 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령(INT_RD1)은 기입 레이턴시 WL=28 보다 tCCD 타이밍 앞에서 발생될 수 있다.
제1 내부 독출 명령(INT_RD0)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(RD_CSL0)가 활성화되고, 제1 ECC 디코딩 신호(DEC0)가 발생될 수 있다. 제1 내부 독출 명령(INT_RD0)으로부터 제1 칼럼 선택 신호(RD_CSL0)의 활성화까지 소요되는 시간 tRD2CSL0 후에 제1 칼럼 선택 신호(RD_CSL0)가 활성화될 수 있다. 제1 칼럼 선택 신호(RD_CSL0)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제1 ECC 디코딩 신호(DEC0)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터를 보유할 수 있다.
제2 내부 독출 명령(INT_RD1)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 하위 BL 기입 데이터에 메모리 셀들과 연결되는 제2 칼럼 선택 신호(RD_CSL1)가 활성화되고, 제2 ECC 디코딩 신호(DEC1)가 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)으로부터 제2 칼럼 선택 신호(RD_CSL1)의 활성화까지 소요되는 시간 tRD2CSL1 후에 제2 칼럼 선택 신호(RD_CSL1)가 활성화될 수 있다. 제2 칼럼 선택 신호(RD_CSL1)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제2 ECC 디코딩 신호(DEC1)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 하위 BL 독출 데이터를 보유할 수 있다.
제1 내부 기입 명령(INT_WR0)은 DQ 패드를 통해 상위 BL 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생되고, 제2 내부 기입 명령(INT_WR1)은 DQ 패드를 통해 하위 BL 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
제1 내부 기입 명령(INT_WR0)에 응답하여 제1 ECC 인코딩 신호(ENC0)가 발생될 수 있다. 또한, 제1 내부 기입 명령(INT_WR0)에 응답하여 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다
제1 ECC 인코딩 신호(ENC0)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 제1 ECC 디코딩 신호(DEC0)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
제2 내부 기입 명령(INT_WR1)에 응답하여 제2 ECC 인코딩 신호(ENC1)가 발생될 수 있다. 또한, 제2 내부 기입 명령(INT_WR1)에 응답하여 어드레스 신호(CAS2)에 대응하고 하위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다
제2 ECC 인코딩 신호(ENC1)에 응답하여, ECC 엔진부는 하위 BL 기입 데이터에 대하여 패리티 비트들을 발생할 수 있다.
상위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제1 칼럼 선택 신호(WR_CSL0)의 활성화까지 소요되는 시간 tLastDataIn2CSL0 후에 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다.
제1 칼럼 선택 신호(WR_CSL0)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 패리티 비트들은 제1 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
하위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제2 칼럼 선택 신호(WR_CSL1)의 활성화까지 소요되는 시간 tLastDataIn2CSL1 후에 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다.
제2 칼럼 선택 신호(WR_CSL1)에 응답하여, 하위 BL 기입 데이터와 패리티 비트들은 제2 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 15는 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제6 예이다.
도 15를 참조하면, 메모리 장치의 고주파수의 버스트 길이BL=32에 대한 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다.
메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL 후, DQ 패드로 기입 데이터가 입력될 수 있다. 기입 레이턴시 WL, 예컨대 WL=28 후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL=32에 해당하는 상위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)와 하위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 DQ 패드로 입력될 수 있다.
데이터 마스크 신호(DM)는 상위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f) 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터가 입력될 수 있다.
마스크드 라이트 커맨드(MWR)에 응답하여 메모리 장치는 제1 및 제2 내부 독출 명령들(INT_RD0, INT_RD1)과 제1 및 제2 내부 기입 명령들(INT_WR0, INT_WR1)을 발생할 수 있다.
제1 내부 독출 명령(INT_RD0)은 DQ 패드를 통해 상위 BL 기입 데이터의 첫번째 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)은 DQ 패드를 통해 하위 BL 기입 데이터의 첫번째 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
제1 내부 독출 명령(INT_RD0)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(RD_CSL0)가 활성화되고, 제1 ECC 디코딩 신호(DEC0)가 발생될 수 있다. 제1 내부 독출 명령(INT_RD0)으로부터 제1 칼럼 선택 신호(RD_CSL0)의 활성화까지 소요되는 시간 tRD2CSL0 후에 제1 칼럼 선택 신호(RD_CSL0)가 활성화될 수 있다. 제1 칼럼 선택 신호(RD_CSL0)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제1 ECC 디코딩 신호(DEC0)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터를 보유할 수 있다.
제2 내부 독출 명령(INT_RD1)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 하위 BL 기입 데이터에 메모리 셀들과 연결되는 제2 칼럼 선택 신호(RD_CSL1)가 활성화되고, 제2 ECC 디코딩 신호(DEC1)가 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)으로부터 제2 칼럼 선택 신호(RD_CSL1)의 활성화까지 소요되는 시간 tRD2CSL1 후에 제2 칼럼 선택 신호(RD_CSL1)가 활성화될 수 있다. 제2 칼럼 선택 신호(RD_CSL1)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제2 ECC 디코딩 신호(DEC1)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 하위 BL 독출 데이터를 보유할 수 있다.
제1 내부 기입 명령(INT_WR0)은 DQ 패드를 통해 상위 BL 기입 데이터의 마지막 데이터가 입력되고 소정 시간(tdelay) 지연된 후, 클럭(CLK)의 상승 에지에 맞추어 발생되고, 제2 내부 기입 명령(INT_WR1)은 DQ 패드를 통해 하위 BL 기입 데이터의 마지막 데이터가 입력되고 소정 시간(tdelay) 지연 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
제1 내부 기입 명령(INT_WR0)에 응답하여 제1 ECC 인코딩 신호(ENC0)가 발생될 수 있다. 또한, 제1 내부 기입 명령(INT_WR0)에 응답하여 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다
제1 ECC 인코딩 신호(ENC0)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 제1 ECC 디코딩 신호(DEC0)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
제2 내부 기입 명령(INT_WR1)에 응답하여 제2 ECC 인코딩 신호(ENC1)가 발생될 수 있다. 또한, 제2 내부 기입 명령(INT_WR1)에 응답하여 어드레스 신호(CAS2)에 대응하고 하위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다
제2 ECC 인코딩 신호(ENC1)에 응답하여, ECC 엔진부는 하위 BL 기입 데이터에 대하여 패리티 비트들을 발생할 수 있다.
상위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제1 칼럼 선택 신호(WR_CSL0)의 활성화까지 소요되는 시간 tDelayLastDataIn2CSL0 후에 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다.
제1 칼럼 선택 신호(WR_CSL0)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 패리티 비트들은 제1 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
하위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제2 칼럼 선택 신호(WR_CSL1)의 활성화까지 소요되는 시간 tDelayLastDataIn2CSL1 후에 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다.
제2 칼럼 선택 신호(WR_CSL1)에 응답하여, 하위 BL 기입 데이터와 패리티 비트들은 제2 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 16은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제7 예이다.
도 16을 참조하면, 메모리 장치의 고주파수의 버스트 길이BL=32에 대한 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다.
메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL 후, DQ 패드로 기입 데이터가 입력될 수 있다. 기입 레이턴시 WL, 예컨대 WL=28 후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL=32에 해당하는 상위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)와 하위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 DQ 패드로 입력될 수 있다.
데이터 마스크 신호(DM)는 상위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f) 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터가 입력될 수 있다.
마스크드 라이트 커맨드(MWR)에 응답하여 메모리 장치는 제1 및 제2 내부 독출 명령들(INT_RD0, INT_RD1)과 제1 및 제2 내부 기입 명령들(INT_WR0, INT_WR1)을 발생할 수 있다.
제1 내부 독출 명령(INT_RD0)은 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지에 맞추어 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)은 제1 내부 독출 명령(INT_RD0) 발생되고 소정 시간 지연 후에 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)은 제1 내부 독출 명령(INT_RD0) 발생되고, 예컨대, tCCD 타이밍 후에 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
제1 내부 독출 명령(INT_RD0)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(RD_CSL0)가 활성화되고, 제1 ECC 디코딩 신호(DEC0)가 발생될 수 있다. 제1 내부 독출 명령(INT_RD0)으로부터 제1 칼럼 선택 신호(RD_CSL0)의 활성화까지 소요되는 시간 tRD2CSL0 후에 제1 칼럼 선택 신호(RD_CSL0)가 활성화될 수 있다. 제1 칼럼 선택 신호(RD_CSL0)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제1 ECC 디코딩 신호(DEC0)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터를 보유할 수 있다.
제2 내부 독출 명령(INT_RD1)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 하위 BL 기입 데이터에 메모리 셀들과 연결되는 제2 칼럼 선택 신호(RD_CSL1)가 활성화되고, 제2 ECC 디코딩 신호(DEC1)가 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)으로부터 제2 칼럼 선택 신호(RD_CSL1)의 활성화까지 소요되는 시간 tRD2CSL1 후에 제2 칼럼 선택 신호(RD_CSL1)가 활성화될 수 있다. 제2 칼럼 선택 신호(RD_CSL1)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제2 ECC 디코딩 신호(DEC1)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 하위 BL 독출 데이터를 보유할 수 있다.
제1 내부 기입 명령(INT_WR0)은 DQ 패드를 통해 상위 BL 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생되고, 제2 내부 기입 명령(INT_WR1)은 DQ 패드를 통해 하위 BL 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
제1 내부 기입 명령(INT_WR0)에 응답하여 제1 ECC 인코딩 신호(ENC0)가 발생될 수 있다. 또한, 제1 내부 기입 명령(INT_WR0)에 응답하여 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다
제1 ECC 인코딩 신호(ENC0)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 제1 ECC 디코딩 신호(DEC0)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
제2 내부 기입 명령(INT_WR1)에 응답하여 제2 ECC 인코딩 신호(ENC1)가 발생될 수 있다. 또한, 제2 내부 기입 명령(INT_WR1)에 응답하여 어드레스 신호(CAS2)에 대응하고 하위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다
제2 ECC 인코딩 신호(ENC1)에 응답하여, ECC 엔진부는 하위 BL 기입 데이터에 대하여 패리티 비트들을 발생할 수 있다.
상위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제1 칼럼 선택 신호(WR_CSL0)의 활성화까지 소요되는 시간 tLastDataIn2CSL0 후에 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다.
제1 칼럼 선택 신호(WR_CSL0)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 패리티 비트들은 제1 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
하위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제2 칼럼 선택 신호(WR_CSL1)의 활성화까지 소요되는 시간 tLastDataIn2CSL1 후에 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다.
제2 칼럼 선택 신호(WR_CSL1)에 응답하여, 하위 BL 기입 데이터와 패리티 비트들은 제2 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 17은 본 발명의 다양한 실시예들에 따른 메모리 장치의 마스크드 라이트 동작을 설명하는 타이밍 다이어그램의 제8 예이다.
도 17을 참조하면, 메모리 장치의 고주파수의 버스트 길이BL=32에 대한 마스크드 라이트 동작이 설명된다. 마스크드 라이트 동작은 메모리 콘트롤러로부터 발행되는 마스크드 라이트 커맨드(MWR)를 수신하는 것으로 시작될 수 있다.
메모리 장치는 클럭(CLK)의 상승 또는 하강 에지에 맞추어 마스크드 라이트 커맨드(MWR)를 수신하고, 마스크드 라이트 커맨드(MWR)에 이어서 어드레스 신호(CAS2)를 수신할 수 있다.
어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지로부터 기입 레이턴시 WL 후, DQ 패드로 기입 데이터가 입력될 수 있다. 기입 레이턴시 WL, 예컨대 WL=28 후, 데이터 스트로브 신호(DQS)의 상승 및 하강 에지에 맞추어 버스트 길이 BL=32에 해당하는 상위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)와 하위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f)가 DQ 패드로 입력될 수 있다.
데이터 마스크 신호(DM)는 상위 BL 기입 데이터(0-1-2-3-4-5-6-7-8-9-a-b-c-d-e-f) 중 제2 버스트 길이 BL1에 해당하는 데이터를 마스킹하기 위하여 로직 하이 레벨 (즉, "1")로 입력될 수 있다. 이에 따라, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터가 입력될 수 있다.
마스크드 라이트 커맨드(MWR)에 응답하여 메모리 장치는 제1 및 제2 내부 독출 명령들(INT_RD0, INT_RD1)과 제1 및 제2 내부 기입 명령들(INT_WR0, INT_WR1)을 발생할 수 있다.
제1 내부 독출 명령(INT_RD0)은 기입 레이턴시 WL=28 보다 소정의 클럭(CLK) 상승 또는 하강 에지 앞에서 발생될 수 있다. 제2 독출 명령(INT_RD1)은 제1 독출 명령(INT_RD0) 발생 이후에 발생될 수 있다. 예컨대, 제1 내부 독출 명령(INT_RD0)은 기입 레이턴시 WL=28 보다 tCCD 타이밍 앞에서 발생되고, 어드레스 신호(CAS2)와 함께 수신되는 클럭(CLK)의 마지막 상승 에지에 맞추어 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)은 제1 내부 독출 명령(INT_RD0) 발생되고, 예컨대, tCCD 타이밍 후에 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
제1 내부 독출 명령(INT_RD0)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(RD_CSL0)가 활성화되고, 제1 ECC 디코딩 신호(DEC0)가 발생될 수 있다. 제1 내부 독출 명령(INT_RD0)으로부터 제1 칼럼 선택 신호(RD_CSL0)의 활성화까지 소요되는 시간 tRD2CSL0 후에 제1 칼럼 선택 신호(RD_CSL0)가 활성화될 수 있다. 제1 칼럼 선택 신호(RD_CSL0)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제1 ECC 디코딩 신호(DEC0)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터를 보유할 수 있다.
제2 내부 독출 명령(INT_RD1)에 응답하여, 어드레스 신호(CAS2)에 대응하고 마스킹된 하위 BL 기입 데이터에 메모리 셀들과 연결되는 제2 칼럼 선택 신호(RD_CSL1)가 활성화되고, 제2 ECC 디코딩 신호(DEC1)가 발생될 수 있다. 제2 내부 독출 명령(INT_RD1)으로부터 제2 칼럼 선택 신호(RD_CSL1)의 활성화까지 소요되는 시간 tRD2CSL1 후에 제2 칼럼 선택 신호(RD_CSL1)가 활성화될 수 있다. 제2 칼럼 선택 신호(RD_CSL1)의 활성화에 응답하여, BL0-BL15 셀 블락들에 저장되어있는 데이터와 ECCP 셀 블락에 저장되어있는 패리티 비트들이 독출될 수 있다.
제2 ECC 디코딩 신호(DEC1)에 응답하여, ECC 엔진부는 BL0-BL15 셀 블락들에서 출력되는 독출 데이터와 ECCP 셀 블락에서 출력되는 패리티 비트들을 이용하여 에러 비트 검출/정정을 수행할 수 있다. ECC 엔진부는 래치를 이용하여 에러 정정된 BL0-BL15 셀 블락들의 하위 BL 독출 데이터를 보유할 수 있다.
제1 내부 기입 명령(INT_WR0)은 DQ 패드를 통해 상위 BL 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생되고, 제2 내부 기입 명령(INT_WR1)은 DQ 패드를 통해 하위 BL 기입 데이터의 마지막 데이터가 입력된 후, 클럭(CLK)의 상승 에지에 맞추어 발생될 수 있다.
제1 내부 기입 명령(INT_WR0)에 응답하여 제1 ECC 인코딩 신호(ENC0)가 발생될 수 있다. 또한, 제1 내부 기입 명령(INT_WR0)에 응답하여 어드레스 신호(CAS2)에 대응하고 마스킹된 상위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다
제1 ECC 인코딩 신호(ENC0)에 응답하여, ECC 엔진부는 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 제1 ECC 디코딩 신호(DEC0)에 응답하여 에러 정정된 BL0-BL15 셀 블락들의 상위 BL 독출 데이터 중 BL1 셀 블락의 독출 데이터에 대하여 패리티 비트들을 발생할 수 있다.
제2 내부 기입 명령(INT_WR1)에 응답하여 제2 ECC 인코딩 신호(ENC1)가 발생될 수 있다. 또한, 제2 내부 기입 명령(INT_WR1)에 응답하여 어드레스 신호(CAS2)에 대응하고 하위 BL 기입 데이터가 기입될 메모리 셀들과 연결되는 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다
제2 ECC 인코딩 신호(ENC1)에 응답하여, ECC 엔진부는 하위 BL 기입 데이터에 대하여 패리티 비트들을 발생할 수 있다.
상위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제1 칼럼 선택 신호(WR_CSL0)의 활성화까지 소요되는 시간 tLastDataIn2CSL0 후에 제1 칼럼 선택 신호(WR_CSL0)가 활성화될 수 있다.
제1 칼럼 선택 신호(WR_CSL0)에 응답하여, 제2 버스트 길이 BL1에 해당하는 데이터가 마스킹된 상위 BL 기입 데이터와 패리티 비트들은 제1 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0, BL2-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
하위 BL 마지막 기입 데이터 입력 후 클럭(CLK)의 상승 에지로부터 제2 칼럼 선택 신호(WR_CSL1)의 활성화까지 소요되는 시간 tLastDataIn2CSL1 후에 제2 칼럼 선택 신호(WR_CSL1)가 활성화될 수 있다.
제2 칼럼 선택 신호(WR_CSL1)에 응답하여, 하위 BL 기입 데이터와 패리티 비트들은 제2 칼럼 선택 신호(WR_CSL0)에 의해 선택되는 BL0-BL15 셀 블락들과 ECCP 셀 블락에 저장될 수 있다.
도 18은 본 발명의 다양한 실시예들에 따른 커맨드 제어 로직부를 설명하는 제2 예의 도면이다.
도 18을 참조하면, 커맨드 제어 로직부는 다수개의 플립플롭들(1310, 1810 1820, 1830, 1840, 1850)과 낸드 게이트들(1360), 오아 게이트들(1370), 독출 범위 제어부(1880) 그리고 기입 범위 제어부(1890)를 포함할 수 있다. 플립플롭(1310), 낸드 게이트(1360) 및 오아 게이트(1370)는 도 13에서 설명된 바와 동일하다. 즉, 기입 레이턴시 WL=n에 대해 발생된 낸드 게이트(1360)의 출력 신호는 오아 게이트(1370)로 입력되고, 오아 게이트(1370)는 낸드 게이트(1360)의 출력 신호와 기입 레이턴시WL=n-1의 제어 신호에 대해 논리합 연산을 수행하고, 플립플롭(1310)은 클럭(CLK)에 응답하여 오아 게이트(1370)의 출력에 대해 게이팅 동작을 수행하여 기입 레이턴시WL=n의 제어 신호를 발생할 수 있다.
본 발명의 마스트드 기입 동작들을 설명하는 도 14, 15, 16, 17에서는 기입 레이턴시 WL=28인 경우에 대하여 설명하고 있다. 기입 레이턴시 WL=28에 대하여, 플립플롭(1830)은 기입 레이턴시 WL=28의 제어 신호를 발생하고, 플립플롭(1810)은 기입 레이턴시 WL=(28-16)의 제어 신호를 발생하고, 플립플롭(1820)은 기입 레이턴시 WL=(28-8)의 제어 신호를 발생하고, 플립플롭(1840)은 기입 레이턴시 WL=(28+8)의 제어 신호를 발생하고, 플립플롭(1850)은 기입 레이턴시 WL=(28+16)의 제어 신호를 발생할 수 있다.
기입 레이턴시 WL=(28-16)의 제어 신호는 기입 레이턴시 WL=28의 제어 신호 보다 16 클럭(CLK) 사이클 앞서는 신호이고, 기입 레이턴시 WL=28 보다 2*tCCD 타이밍 앞서는 신호이다. 기입 레이턴시 WL=(28-8)의 제어 신호는 기입 레이턴시 WL=28의 제어 신호 보다 8 클럭(CLK) 사이클 앞서는 신호이고, 기입 레이턴시 WL=28 보다 tCCD 타이밍 앞서는 신호이다. 기입 레이턴시 WL=(28+8)의 제어 신호는 기입 레이턴시 WL=28의 제어 신호 보다 8 클럭(CLK) 사이클 뒤서는 신호이고, 기입 레이턴시 WL=28 보다 tCCD 타이밍 뒤서는 신호이다. 기입 레이턴시 WL=(28+16)의 제어 신호는 기입 레이턴시 WL=28의 제어 신호 보다 16 클럭(CLK) 사이클 뒤서는 신호이고, 기입 레이턴시 WL=28 보다 2*tCCD 타이밍 뒤서는 신호이다.
플립플롭들(1810, 1820, 1830)에서 출력되는 기입 레이턴시 WL=(28-16), WL=(28-8), WL=28의 제어 신호들은 독출 범위 제어부(1380)로 제공될 수 있다. 독출 범위 제어부(1880)는 플립플롭들(1810, 1820, 1830)의 기입 레이턴시 WL=(28-16), WL=(28-8), WL=28의 제어 신호들과 주파수 정보 신호(INFO_FREQ)에 대해 논리 연산을 수행하여 제1 및 제2 내부 독출 명령(INT_RD0, INT_RD1)을 발생할 수 있다. 주파수 정보 신호(INFO_FREQ)는 메모리 장치의 데이터 레이트에 따른 고주파수 동작 또는 저주파수 동작에 기초하여 제공될 수 있다.
독출 범위 제어부(1880)는 주파수 정보 신호(INFO_FREQ) 대신에 레이턴시 정보 신호(INFO_WL)에 의해 제어되어 내부 독출 명령(INT_RD)을 발생할 수 있다. 레이턴시 정보 신호(INFO_WL)는 레이턴시에 기초하여 제공되고, 내부 독출 명령(INT_RD)이 레이턴시에 연계하여 발생될 수 있다.
플립플롭들(1840, 1850)에서 출력되는 기입 레이턴시 WL=(28+8), WL=(28+16)의 제어 신호들은 기입 범위 제어부(1890)로 제공될 수 있다. 기입 범위 제어부(1890)는 기입 레이턴시 WL=(28+8), WL=(28+16)의 제어 신호들을 제1 및 제 2 내부 기입 명령(INT_WR0, INT_WR1)로 발생할 수 있다.
도 19 내지 도 21은 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 19를 참조하면, 메모리 모듈(1900)은 인쇄 회로 기판(1901), 복수의 DRAM 칩들(1902) 및 커넥터(1903)를 포함한다. 복수의 DRAM 칩들(1902)은 인쇄 회로 기판(1901)의 상면과 하면에 결합될 수 있다. 커넥터(1903)는 도전 선들(미도시)을 통해 복수의 DRAM 칩들(1902)과 전기적으로 연결된다. 또한, 커넥터(1903)는 외부 호스트의 슬롯에 연결될 수 있다.
각각의 DRAM 칩(1902)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
각각의 DRAM 칩(1902)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
도 20을 참조하면, 메모리 모듈(2000)은 인쇄 회로 기판(2001), 복수의 DRAM 칩들(2002), 커넥터(2003) 그리고 복수의 버퍼 칩들(2004)을 포함한다. 복수의 버퍼 칩들(2004)은 각각의 DRAM 칩(2002)과 커넥터(2003) 사이에 배치될 수 있다. DRAM 칩들(2002)과 버퍼 칩들(2004)은 인쇄 회로 기판(2001)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(2001)의 상면 및 하면에 형성되는 DRAM 칩들(2002)과 버퍼 칩들(2004)은 복수의 비아 홀들을 통해 연결될 수 있다.
각각의 DRAM 칩(2002)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
각각의 DRAM 칩(2002)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
도 21을 참조하면, 메모리 모듈(2100)은 인쇄 회로 기판(2101), 복수의 DRAM 칩들(2102), 커넥터(2103), 복수의 버퍼 칩들(2104) 그리고 콘트롤러(2105)를 포함한다. 콘트롤러(2105)는 DRAM 칩들(2102)과 버퍼 칩들(2104)과 통신하고, DRAM 칩들(2102)의 동작 모드를 제어한다. 콘트롤러(2105)는 DRAM 칩(2105)의 모드 레지스터를 이용하여 다양한 기능들, 특성들 그리고 모드들을 제어할 수 있다.
각각의 DRAM 칩(2102)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
각각의 DRAM 칩(2102)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
DRAM 모듈들(1900, 2000, 2100)은 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
도 22는 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM 반도체 레이어들을 구비하는 적층 구조의 반도체 장치를 설명하는 도면이다.
도 22를 참조하면, 반도체 장치(2200)는 다수의 DRAM 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있다. 반도체 레이어들(LA1 내지 LAn) 각각은 DRAM 셀들로 구성되는 메모리 셀 어레이들(2201)을 포함하는 메모리 칩일 수 있으며, 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고, 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 22에서, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩이고, 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩일 수 있다.
다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV, 1502)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미 도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다.
또한, 반도체 레이어들(LA1 내지 LAn) 사이의 신호의 전달은 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다. 유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다. 비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
각각의 반도체 레이어(LA1 내지 LAn)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
각각의 반도체 레이어(LA1 내지 LAn)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
앞서 설명된 도 19 내지 도 21의 모듈 구조에서 각각의 DRAM 칩은 복수의 DRAM 반도체 레이어들(LA1~LAn)을 포함할 수 있다.
도 23은 본 발명의 다양한 실시예에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 메모리 시스템을 설명하는 도면이다.
도 23을 참조하면, 메모리 시스템(2300)은 광 연결 장치들(2301A, 2301B)과 콘트롤러(2302) 그리고 DRAM(2303)을 포함한다. 광 연결 장치들(2301A, 2301B)은 콘트롤러(2302)와 DRAM(2303)을 상호 연결한다(interconnect). 콘트롤러(2302)는 컨트롤 유닛(2304), 제1 송신부(2305), 제1 수신부(2306)를 포함한다. 컨트롤 유닛(2304)은 제1 전기 신호(SN1)를 제1 송신부(2305)로 전송한다. 제1 전기 신호(SN1)는 DRAM(2303)으로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등으로 구성될 수 있다.
제1 송신부(2305)는 제1 광 변조기(2305A)를 포함하고, 제1 광 변조기(2305A)는 제1 전기 신호(SN1)를 제1 광 송신 신호(OTP1EC)로 변환하여 광 연결 장치(2301A)로 전송한다. 제1 광 송신 신호(OTP1EC)는 광 연결 장치(2301A)를 통하여 시리얼 통신으로 전송된다. 제1 수신부(2306)는 제1 광 복조기(2306B)를 포함하고, 제1 광 복조기(2306B)는 광 연결 장치(2301B)로부터 수신된 제2 광 수신 신호(OPT2OC)를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(2304)으로 전송한다.
DRAM(2303)는 제2 수신부(2307), 메모리 셀 어레이를 포함하는 메모리 영역(2308) 및 제2 송신부(2309)를 포함한다. DRAM(2303)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
DRAM(2303)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
제2 수신부(2307)은 제2 광 복조기(2307A)를 포함하고, 제2 광 복조기(2307A)는 광 연결 장치(2301A)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(2308)으로 전송한다.
메모리 영역(2308)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀에 기입하거나 메모리 영역(2308)로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(2309)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(2302)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(2309)는 제2 광 변조기(2309B)를 포함하고, 제2 광 변조기(2309B)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(2301B)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(2301B)를 통하여 시리얼 통신으로 전송된다.
도 24는 본 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 데이터 처리 시스템을 설명하는 도면이다.
도 24를 참조하면, 데이터 처리 시스템(2400)은 제1 장치(2401), 제2 장치(2402) 그리고 다수개의 광 연결 장치들(2403, 2404)을 포함한다. 제1 장치(2401)와 제 2 장치(2402)는 시리얼 통신을 통하여 광 신호를 통신할 수 있다.
제 1 장치(2401)는 DRAM(2405A), 제1 광원(2406A), 전-광 변환(Electric to Optical Conversion) 동작을 수행할 수 있는 제1 광 변조기(Optical modulator; 2407A) 그리고 광-전 변환(Optical to Electric Conversion) 동작을 수행할 수 있는 제1 광 복조기(Optical de-modulator; 2408A)를 포함할 수 있다. 제2 장치(2402)는 DRAM(2405B), 제2 광원(2406B), 제2 광 변조기(2407B) 그리고 제1 광 복조기(2408B)를 포함한다.
DRAM(2405A, 2405B)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
DRAM(2405A, 2405B)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
제2 수신부(2407)은 제2 광 복조기(2407A)를 포함하고, 제2 광 복조기(2407A)는 광 연결 장치(2401A)로부터 제1 광 수신 신호(OPT1OC)를 제1 전기 신호(SN1)로 변환하여 메모리 영역(2408)으로 전송한다.
메모리 영역(2408)에서는 제1 전기 신호(SN1)에 응답하여 기입 데이터를 메모리 셀에 기입하거나 메모리 영역(2408)로부터 독출된 데이터를 제2 전기 신호(SN2)로서 제2 송신부(2409)로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(2402)로 전송되는 클럭킹 신호, 독출 데이터 등으로 구성될 수 있다. 제2 송신부(2409)는 제2 광 변조기(2409B)를 포함하고, 제2 광 변조기(2409B)는 제2 전기 신호(SN2)를 제2 광 데이터 신호(OPT2EC)로 변환하여 광 연결 장치(2401B)로 전송한다. 제2 광 송신 신호(OTP2EC)는 광 연결 장치(2401B)를 통하여 시리얼 통신으로 전송된다.
제 1 및 제2 광원들(2406A, 2406B)은 지속 파형을 갖는 광 신호를 출력한다. 제 1 및 제2 광원들(2406A)은 다파장 광원인 분산형 피이드백 레이저 다이오드(Distributed Feed-Back Laser Diode; 이하 "DFB-LD"라고 칭한다) 또는 패브리 페롯 레이저 다이오드(Fabry Perot Laser Diode, 이하 "FP-LD"라고 칭한다)를 광원으로 사용할 수 있다.
제1 광 변조기(2407A)는 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(2403)로 전송한다. 제1 광 변조기(2407A)는 전송 데이터에 따라 제1 광원(2406A)에서 수신된 광신호의 파장을 변조할 수 있다. 제1 광 복조기(2408A)는 제 2 장치(2402)의 제2 광 변조기(2407B)으로부터 출력된 광 신호를 광 연결 장치(2404)를 통하여 수신하고 복조하여 복조된 전기 신호를 출력한다.
제2 광 변조기(2407B)는 제2 장치(2402)의 전송 데이터를 광 송신 신호로 변환하여 광 연결 장치(2404)로 전송한다. 제2 광 변조기(2407B)는 전송 데이터에 따라 제2 광원(2406B)에서 수신된 광 신호의 파장을 변조할 수 있다. 제2 광 복조기(2408B)는 제 1 장치(2401)의 제1 광 변조기(2407A)로부터 출력된 광 신호를 광 연결 장치(2403)를 통하여 수신하고 복조하여, 복조된 전기 신호를 출력한다.
도 25는 발명의 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM을 포함하는 서버 시스템을 설명하는 도면이다.
도 25를 참조하면, 서버 시스템(2500)은 메모리 컨트롤러(2502) 및 복수의 메모리 모듈들(2503)을 구비한다. 각각의 메모리 모듈(2503)은 복수의 DRAM 칩들(2504)을 포함할 수 있다.
DRAM 칩(2504)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
DRAM 칩(2504)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
서버 시스템(2500)은 제1 회로 기판(2501)의 소켓들(2505)에 제2 회로 기판(2506)이 결합되는 구조를 가질 수 있다. 서버 시스템(2500)은 신호 채널 별로 하나의 제2 회로 기판(2506)이 제1 회로 기판(2501)과 연결되는 채널 구조를 설계할 수 있다. 그러나 이에 제한되는 것은 아니고, 다양한 구조를 가질 수 있다.
한편, 메모리 모듈들(2503)의 신호의 전달이 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 광학적 입출력 접속을 위해, 서버 시스템(2500)은 전-광 변환 유닛(2507)을 더 포함할 수 있으며, 메모리 모듈들(2503) 각각은 광-전 변환 유닛(2508)을 더 포함할 수 있다.
메모리 컨트롤러(2502)는 전기적 채널(EC)을 통하여 전-광 변환 유닛(2507)에 접속된다. 전-광 변환 유닛(2507)은 전기적 채널(EC)을 통하여 메모리 컨트롤러(2502)로부터 수신된 전기적 신호를 광 신호로 변환시켜 광 채널(OC) 측으로 전달한다. 또한, 전-광 변환 유닛(2507)은 광 채널(OC)을 통하여 수신되는 광 신호를 전기적 신호로 변환시켜 전기적 채널(EC) 측으로 전달하는 신호 처리를 실행한다.
메모리 모듈들(2503)은 광 채널(OC)을 통하여 전-광 변환 유닛(2507)과 접속된다. 메모리 모듈(2503)로 인가된 광 신호는 광-전 변환 유닛(2508)을 통해 전기적 신호로 변환되어 DRAM 칩들(2504)로 전달될 수 있다. 이와 같은 광 연결 메모리 모듈들로 구성된 서버 시스템(2500)은 높은 저장 용량과 빠른 처리 속도를 지원할 수 있다.
도 26은 본 발명에 다양한 실시예들에 따른 마스크드 라이트 동작을 수행하는 DRAM이 장착된 컴퓨터 시스템을 설명하는 도면이다.
도 26을 참조하면, 컴퓨터 시스템(2600)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨터 시스템(2600)은 시스템 버스(2604)에 전기적으로 연결되는 DRAM 메모리 시스템(2601), 중앙 처리 장치(2605), 사용자 인터페이스(2607) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(2608)을 포함할 수 있다. 컴퓨터 시스템(2600)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있다.
사용자 인터페이스(2607)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(2607)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(2607)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(2607) 또는 모뎀(2608)을 통해 제공되거나 중앙 처리 장치(2605)에 의해서 처리된 데이터는 DRAM 메모리 시스템(2601)에 저장될 수 있다.
DRAM 메모리 시스템(2601)은 DRAM(2602)와 메모리 콘트롤러(2603)를 포함할 수 있다. DRAM(2602)에는 중앙 처리 장치(2605)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. DRAM(2602)의 마스크드 라이트 동작 방법은, 메모리 콘트롤러로부터 마스크드 라이트 커맨드와 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 내부 독출 명령을 발생하는 단계, 내부 독출 명령에 응답하여 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 내부 기입 명령을 발생하는 단계, 그리고 내부 기입 명령에 응답하여 마스킹된 기입 데이터를 메모리 셀들에 저장하는 단계를 포함한다.
내부 독출 명령은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되거나, 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되거나, 기입 데이터의 첫번째 데이터가 입력된 후 발생되거나, 또는 어드레스와 함께 수신되는 클럭에 맞추어 발생될 수 있다.
내부 기입 명령은 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 발생되거나, 또는 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 발생될 수 있다.
DRAM(2602)의 마스크드 라이트 동작 방법은, 마스크드 라이트 커맨드 및 어드레스를 수신하는 단계, 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 단계, 마스크드 라이트 커맨드에 응답하여 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 단계, 제1 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 단계, 제2 내부 독출 명령에 응답하여 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 단계, 마스크드 라이트 커맨드에 응답하여 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 단계, 제1 내부 기입 명령에 응답하여 상위 버스트 길이의 마스킹된 기입 데이터를 제1 메모리 셀들에 저장하는 단계, 그리고 제2 내부 기입 명령에 응답하여 하위 버스트 길이의 마스킹된 기입 데이터를 제2 메모리 셀들에 저장하는 단계를 포함한다.
제1 및 상기 제2 내부 독출 명령들은 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생될 수 있다. 제1 내부 독출 명령은 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생될 수 있다. 제1 내부 독출 명령은 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 제2 내부 독출 명령은 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생될 수 있다. 제1 내부 독출 명령은 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다. 또는, 제1 내부 독출 명령은 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 제2 내부 독출 명령은 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생될 수 있다.
제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생될 수 있다. 또는, 제1 내부 기입 명령은 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 제2 내부 기입 명령은 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생될 수 있다.
컴퓨터 시스템(2600)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(2600)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(2600)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
시스템에는 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 대해, 본 발명의 실시예에 따른 DRAM 시스템 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, DRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 단순해질 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (20)
- 마스크드 라이트 커맨드와 어드레스를 수신하는 (a) 단계;
상기 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 (b) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 기입 레이턴시에 따라 내부 독출 명령을 발생하는 (c) 단계;
상기 내부 독출 명령에 응답하여, 상기 어드레스에 대응하고 상기 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 (d) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 마스킹된 기입 데이터의 마지막 데이터가 입력된 후 내부 기입 명령을 발생하는 (e) 단계; 및
상기 내부 기입 명령에 응답하여, 상기 마스킹된 기입 데이터를 상기 메모리 셀들에 저장하는 (f) 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1 항에 있어서, 상기 (c) 단계에서
상기 내부 독출 명령은 상기 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1 항에 있어서, 상기 (c) 단계에서
상기 내부 독출 명령은 상기 기입 레이턴시 보다 tCCD (CAS to CAS command delay) 타이밍 앞에서 발생되는 것을 특징으로 메모리 장치의 동작 방법. - 제1 항에 있어서, 상기 (d) 단계는
상기 내부 독출 명령에 응답하여, 상기 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 디코딩 신호를 활성화시키는 단계;
상기 칼럼 선택 신호에 응답하여, 상기 메모리 셀들에 저장되어있는 데이터와 제1 패리티 비트들을 독출하는 단계; 및
상기 ECC 디코딩 신호에 응답하여, 상기 독출된 데이터와 상기 제1 패리티 비트들을 이용하여 상기 독출된 데이터의 에러 검출 및 정정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1 항에 있어서, 상기 (f) 단계는
상기 내부 기입 명령에 응답하여, 상기 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 인코딩 신호를 활성화시키는 단계;
상기 ECC 인코딩 신호에 응답하여, 상기 마스킹된 기입 데이터와 상기 에러 정정된 독출 데이터 중 상기 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 독출 데이터에 대하여 제2 패리티 비트들을 발생하는 단계; 및
상기 칼럼 선택 신호에 응답하여, 상기 마스킹된 기입 데이터와 상기 제2 패리티 비트들을 상기 칼럼 선택 신호에 의해 선택되는 상기 메모리 셀들에 저장하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 마스킹된 기입 데이터는 데이터 입출력 패드(DQ)를 통해 입력되는 기입 데이터와 함께 입력되는 데이터 마스크 신호에 의해 생성되는 것을 특징으로 하는 메모리 장치의 동작 방법. - 마스크드 라이트 커맨드와 어드레스를 수신하는 (a) 단계;
상기 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 (b) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 기입 데이터의 첫번째 데이터가 입력된 후 내부 독출 명령을 발생하는 (c) 단계;
상기 내부 독출 명령에 응답하여, 상기 어드레스에 대응하고 상기 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 (d) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 기입 데이터의 마지막 데이터가 입력되고 소정 시간 지연 후 내부 기입 명령을 발생하는 (e) 단계; 및
상기 내부 기입 명령에 응답하여, 상기 마스킹된 기입 데이터를 상기 메모리 셀들에 저장하는 (f) 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제7 항에 있어서, 상기 (d) 단계는
상기 내부 독출 명령에 응답하여, 상기 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 디코딩 신호를 활성화시키는 단계;
상기 독출 칼럼 선택 신호에 응답하여, 상기 메모리 셀들에 저장되어있는 데이터와 제1 패리티 비트들을 독출하는 단계; 및
상기 ECC 디코딩 신호에 응답하여, 상기 독출된 데이터와 상기 제1 패리티 비트들을 이용하여 상기 독출된 데이터의 에러 검출 및 정정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제7 항에 있어서, 상기 (f) 단계는
상기 내부 기입 명령에 응답하여, 상기 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 인코딩 신호를 활성화시키는 단계;
상기 ECC 인코딩 신호에 응답하여, 상기 마스킹된 기입 데이터와 상기 에러 정정된 독출 데이터 중 상기 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 독출 데이터에 대하여 제2 패리티 비트들을 발생하는 단계; 및
상기 칼럼 선택 신호에 응답하여, 상기 마스킹된 기입 데이터와 상기 제2 패리티 비트들을 상기 칼럼 선택 신호에 의해 선택되는 상기 메모리 셀들에 저장하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 마스크드 라이트 커맨드와 어드레스를 수신하는 (a) 단계;
상기 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 마스킹된 기입 데이터를 수신하는 (b) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 어드레스와 함께 수신되는 클럭에 맞추어 내부 독출 명령을 발생하는 (c) 단계;
상기 내부 독출 명령에 응답하여, 상기 어드레스에 대응하고 상기 마스킹된 기입 데이터가 저장될 메모리 셀들에 저장되어있는 데이터를 독출하고, 독출된 데이터에 대하여 에러 검출 및 정정하는 (d) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 기입 데이터의 마지막 데이터가 입력된 후 내부 기입 명령을 발생하는 (e) 단계; 및
상기 내부 기입 명령에 응답하여, 상기 마스킹된 기입 데이터를 상기 메모리 셀들에 저장하는 (f) 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제10 항에 있어서, 상기 (d) 단계는
상기 내부 독출 명령에 응답하여, 상기 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 디코딩 신호를 활성화시키는 단계;
상기 칼럼 선택 신호에 응답하여, 상기 메모리 셀들에 저장되어있는 데이터와 제1 패리티 비트들을 독출하는 단계; 및
상기 ECC 디코딩 신호에 응답하여, 상기 독출된 데이터와 상기 제1 패리티 비트들을 이용하여 상기 독출된 데이터의 에러 검출 및 정정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제10 항에 있어서, 상기 (f) 단계는
상기 내부 기입 명령에 응답하여, 상기 메모리 셀들과 연결되는 칼럼 선택 신호와 ECC 인코딩 신호를 활성화시키는 단계;
상기 ECC 인코딩 신호에 응답하여, 상기 마스킹된 기입 데이터와 상기 에러 정정된 독출 데이터 중 상기 마스킹된 기입 데이터의 마스킹되는 부분에 해당하는 독출 데이터에 대하여 제2 패리티 비트들을 발생하는 단계; 및
상기 칼럼 선택 신호에 응답하여, 상기 마스킹된 기입 데이터와 상기 제2 패리티 비트들을 상기 기입 칼럼 선택 신호에 의해 선택되는 상기 메모리 셀들에 저장하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 마스크드 라이트 커맨드 및 어드레스를 수신하는 (a) 단계;
상기 마스크드 라이트 커맨드를 수신하고, 기입 레이턴시 후에 버스트 길이에 해당하는 마스킹된 기입 데이터를 수신하는 (b) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 기입 레이턴시에 따라 제1 및 제2 내부 독출 명령들을 발생하는 (c) 단계;
상기 제1 내부 독출 명령에 응답하여, 상기 어드레스에 대응하고 마스킹된 기입 데이터의 상위 버스트 길이에 해당하는 데이터가 저장될 제1 메모리 셀들에 저장되어있는 제1 데이터를 독출하고, 상기 독출된 제1 데이터에 대하여 에러 검출 및 정정하는 (d1) 단계;
상기 제2 내부 독출 명령에 응답하여, 상기 어드레스에 대응하고 마스킹된 기입 데이터의 하위 버스트 길이에 해당하는 데이터가 저장될 제2 메모리 셀들에 저장되어있는 제2 데이터를 독출하고, 상기 독출된 제2 데이터에 대하여 에러 검출 및 정정하는 (d2) 단계;
상기 마스크드 라이트 커맨드에 응답하여, 상기 마스킹된 기입 데이터에 따라 제1 및 제2 내부 기입 명령들을 발생하는 (e) 단계;
상기 제1 내부 기입 명령에 응답하여, 상기 상위 버스트 길이의 마스킹된 기입 데이터를 상기 제1 메모리 셀들에 저장하는 (f1) 단계; 및
상기 제2 내부 기입 명령에 응답하여, 상기 하위 버스트 길이의 마스킹된 기입 데이터를 상기 제2 메모리 셀들에 저장하는 (f1) 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제13항에 있어서, 상기 (c) 단계는
상기 제1 및 상기 제2 내부 독출 명령들은 상기 기입 레이턴시 보다 소정의 클럭 상승 또는 하강 에지 앞에서 발생되는 것을 특징으로 메모리 장치의 동작 방법. - 제13 항에 있어서, 상기 (c) 단계에서
상기 제1 내부 독출 명령은 상기 기입 레이턴시 보다 2*tCCD 타이밍 앞에서 발생되고, 상기 제2 내부 독출 명령은 상기 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되는 것을 특징으로 메모리 장치의 동작 방법. - 제13 항에 있어서, 상기 (c) 단계에서
상기 제1 내부 독출 명령은 상기 상위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되고, 상기 제2 내부 독출 명령은 상기 하위 버스트 길이에 해당하는 데이터의 첫번째 데이터가 입력된 후 발생되는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제13 항에 있어서, 상기 (c) 단계에서
상기 제1 내부 독출 명령은 상기 어드레스와 함께 수신되는 클럭에 맞추어 발생되고, 상기 제2 내부 독출 명령은 상기 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생되는 것을 특징으로 메모리 장치의 동작 방법. - 제13 항에 있어서, 상기 (c) 단계에서
상기 제1 내부 독출 명령은 상기 기입 레이턴시 보다 tCCD 타이밍 앞에서 발생되고, 상기 제2 내부 독출 명령은 상기 제1 내부 독출 명령이 발생되고 tCCD 타이밍 후에 발생되는 것을 특징으로 메모리 장치의 동작 방법. - 제13 항에 있어서, 상기 (e) 단계에서
상기 제1 내부 기입 명령은 상기 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되고, 상기 제2 내부 기입 명령은 상기 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력된 후 발생되는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제13 항에 있어서, 상기 (e) 단계에서
상기 제1 내부 기입 명령은 상기 상위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 소정 시간 지연된 후 발생되고, 상기 제2 내부 기입 명령은 상기 하위 버스트 길이에 해당하는 데이터의 마지막 데이터가 입력되고 상기 소정 시간 지연된 후 발생되는 것을 특징으로 하는 메모리 장치의 동작 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |