KR102145688B1 - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR102145688B1
KR102145688B1 KR1020190072313A KR20190072313A KR102145688B1 KR 102145688 B1 KR102145688 B1 KR 102145688B1 KR 1020190072313 A KR1020190072313 A KR 1020190072313A KR 20190072313 A KR20190072313 A KR 20190072313A KR 102145688 B1 KR102145688 B1 KR 102145688B1
Authority
KR
South Korea
Prior art keywords
signal
data
coupled
read
circuit
Prior art date
Application number
KR1020190072313A
Other languages
English (en)
Inventor
유지 나카오카
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Priority to KR1020190072313A priority Critical patent/KR102145688B1/ko
Application granted granted Critical
Publication of KR102145688B1 publication Critical patent/KR102145688B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

데이터의 리드 사이클에서 에러 비트를 즉시 정정해, 기억할 데이터와 에러 검사 정정용의 패리티 데이터를 갱신할 수 있는 메모리 장치를 제공한다. 메모리 장치에서, 데이터 읽기 쓰기 회로가 메모리 셀 어레이의 데이터에 액세스하고, 패리티 데이터 읽기 쓰기 회로가 패리티 데이터 메모리 셀 어레이의 패리티 데이터에 액세스하고, 신드롬 연산 회로가 데이터 읽기 쓰기 회로로부터 수신한 데이터와, 패리티 데이터 읽기 쓰기 회로로부터 수신한 패리티 데이터에 의해, 에러 디코드 신호를 생성한다. 데이터 독출과 동일한 리드 사이클에서 데이터 읽기 쓰기 회로가 에러 디코드 신호에 의해 데이터의 에러 비트를 정정하고, 올바른 데이터와 정정 비트 신호를 출력한다. 또한, 신드롬 연산 회로는 정정 비트 신호에 의해 패리티 데이터 라이트 신호를 패리티 데이터 읽기 쓰기 회로에 출력해, 패리티 데이터를 갱신한다. 또한, 데이터 읽기 쓰기 회로는 정정 후의 데이터를 메모리 셀 어레이에 다시 기입한다.

Description

메모리 장치{MEMORY APPARATUS}
본 발명은, 메모리 장치에 관한 것으로, 특히, 에러 검사와 에러 정정 기능을 가지는 메모리 장치에 관한 것이다.
과학 기술의 진보에 따라, 기억 매체에 대한 소비자의 수요도 또한 급속히 증가하고 있고, 그 중 다이나믹 랜덤 액세스 메모리(Dynamic　Random　Access　Memory, DRAM)는, 구조가 간단, 고밀도, 저비용이라고 하는 이점을 가지고, 따라서, 다양한 전자 장치에서 넓게 응용되고 있다. DRAM의 데이터 신뢰성을 향상시키기 위해, 일부의 DRAM은, ECC 메모리(Error-correcting　code　memory, ECC　memory)를 갖추고, 기억 데이터 내의 에러 비트를 검출해, 에러 비트를 정정한다. 현재, DRAM은, 주로 싱글 에러 정정(Single　Error　Correcting) 기술을 채용하고 있지만, 싱글 에러 정정 기술은, 한 번에 1 비트의 에러 밖에 정정할 수 없다. 기억 데이터가 동시에 2 비트 이상의 에러를 가지는 경우, ECC 회로의 에러 정정 기능은, 실효(失效)한다. 그렇지만, DRAM의 동작 시, 고온, 리프레쉬 등의 요인으로 소프트 에러를 발생하여 에러 비트를 발생할 가능성이 있다. 에러 비트를 적시에 정정할 수 없는 경우, 기억 데이터에 2개의 에러 비트를 누적시켜 메모리의 데이터 신뢰성을 저하시킬 가능성이 있다. 따라서, 어떻게 해서, 기억 데이터에 적시 정정을 실시해, 2 이상의 에러 비트를 누적하는 것을 회피하여 DRAM의 데이터의 정확성을 유지할 것인가는, 하나의 극복해야 할 과제가 되고 있다.
본 발명은, 데이터의 리드 사이클에서, 에러 비트를 즉시 정정해, 기억할 데이터 및 에러 검사 정정용의 패리티 데이터를 갱신할 수 있는 메모리 장치를 제공한다.
본 발명의 메모리 장치는, 데이터 읽기 쓰기 회로, 패리티 데이터 읽기 쓰기 회로 및 신드롬(syndrome) 연산 회로를 포함한다. 데이터 읽기 쓰기 회로는, 메모리 셀 어레이에 결합되어, 메모리 셀 어레이의 데이터에 액세스하는 것에 이용된다. 패리티 데이터 읽기 쓰기 회로는, 패리티 데이터 메모리 셀 어레이에 결합되어, 패리티 데이터 메모리 셀 어레이의 패리티 데이터에 액세스하는 것에 이용된다. 신드롬 연산 회로는, 데이터 읽기 쓰기 회로로부터 수신한 데이터 및 패리티 데이터 패리티 데이터 읽기 쓰기 회로로부터 수신한 패리티 데이터에 근거해, 에러 디코드 신호를 발생하고, 데이터를 독취(讀取)하는 것과 동일한 하나의 리드 사이클에서, 데이터 읽기 쓰기 회로는, 에러 디코드 신호에 근거해 데이터 중의 에러 비트를 정정해, 올바른 데이터 및 정정 비트 신호를 출력하고, 데이터 읽기 쓰기 회로는, 정정 후의 데이터를 메모리 셀 어레이에 다시 기입하고, 또한, 신드롬 연산 회로는, 정정 비트 신호에 근거해 패리티 데이터 라이트 신호를 패리티 데이터 읽기 쓰기 회로에 출력해, 패리티 데이터 메모리 셀 어레이 중의 패리티 데이터를 갱신한다.
상기에 근거해, 본 발명의 메모리 장치는, 1회의 리드 사이클에서 메모리 셀 어레이로부터 데이터를 리드해, 검사 및 정정을 완성할 수 있다. 데이터 중에 하나의 에러 비트가 있는 것을 검출했을 때, 본 발명의 메모리 장치는, 동일한 하나의 리드 사이클에서 에러를 즉시 정정해 올바른 데이터를 출력하고, 대응해서 하나의 연속한 사이클에서 정정 후의 데이터를 메모리 셀 어레이에 다시 기입하고, 갱신한 패리티 데이터를 패리티 데이터 메모리 셀 어레이에 다시 기입할 수 있다. 이에 따라, 본 발명의 메모리 장치는, 데이터의 신뢰성을 향상시킬 수 있다.
[도 1] 본 발명의 일실시예에 따른 메모리 장치의 블록도이다.
[도 2] 본 발명의 일실시예에 따른 데이터 읽기 쓰기 회로의 회로 블록도이다.
[도 3a] 본 발명의 일실시예에 따른 데이터 리드 회로의 회로 설명도이다.
[도 3b] 본 발명의 일실시예에 따른 메모리 장치의 리드 동작의 파형 설명도이다.
[도 4] 본 발명의 일실시예에 따른 데이터 정정 회로의 회로 설명도이다.
[도 5a] 본 발명의 일실시예에 따른 데이터 라이트 회로의 회로 설명도이다.
[도 5b] 본 발명의 일실시예에 따른 데이터 라이트 회로의 제어 신호 발생 회로의 회로 설명도이다.
[도 6a] 본 발명의 일실시예에 따른 메모리 장치의 에러 비트를 발견하지 않은 경우의 라이트 동작의 파형 설명도이다.
[도 6b] 본 발명의 일실시예에 따른 메모리 장치의 에러 비트를 정정하는 경우의 라이트 동작의 파형 설명도이다.
[도 7a] 본 발명의 일실시예에 따른 신드롬 발생 회로의 회로 설명도이다.
[도 7b] 본 발명의 일실시예에 따른 신드롬 발생 회로의 내부 연산 회로의 회로 설명도이다.
[도 7c] 본 발명의 일실시예에 따른 신드롬 발생 회로의 신드롬 제어 신호 발생 회로의 회로 설명도이다.
[도 8] 본 발명의 일실시예에 따른 패리티 데이터 읽기 쓰기 회로의 회로 설명도이다.
[도 9] 본 발명의 일실시예에 따른 패리티 데이터 라이트 회로의 회로 설명도이다.
본 발명의 상기 특징 및 이점을 알기 쉽게 하기 위해, 실시예를 들어 도면을 따라 이하에 상세히 설명한다.
도 1은, 본 발명의 일실시예에 따른 메모리 장치의 블록도이다. 도 1을 참조하고, 메모리 장치(100)는, 메모리 셀 어레이(110), 패리티 데이터 메모리 셀 어레이(120), 데이터 읽기 쓰기 회로(130), 패리티 데이터 읽기 쓰기 회로(140) 및 신드롬 연산 회로(170)를 포함한다. 신드롬 연산 회로(170)는, 신드롬 발생 회로(150) 및 신드롬 디코드 회로(160)를 포함한다. 데이터 읽기 쓰기 회로(130)는, 메모리 셀 어레이(110)에 결합되어, 메모리 셀 어레이(110)의 데이터(MD)에 액세스한다. 패리티 데이터 읽기 쓰기 회로(140)는, 패리티 데이터 메모리 셀 어레이(120)에 결합되어, 패리티 데이터 메모리 셀 어레이(120)의 패리티 데이터(PM)에 액세스한다. 패리티 데이터(PM)는, 데이터(MD)에 대해 검사 및 정정하는 것에 이용되는 에러 검사 및 정정 코드이고, 예를 들면, 데이터(MD)에 대해 해밍 코드(Hamming　code) 등의 ECC 디코드 프로그램을 실행함으로써 생성된다. 패리티 데이터(PM)의 비트 수는, 데이터(MD)의 비트 수에 따라 결정된다. 본 실시예에서, 데이터(MD)의 사이즈는, 64 비트를 예로 하고, 패리티 데이터(PM)의 사이즈는, 대응해서 7 비트로 설정하고 있지만, 본 발명은, 데이터(MD) 및 패리티 데이터(PM)의 사이즈를 한정하는 것은 아니다.
신드롬 연산 회로(170)는, 데이터 읽기 쓰기 회로(130)로부터 수신한 데이터(MD)(데이터의 읽기 쓰기 회로(130)가 데이터(MD)를 독출(讀出)한 후에 리드 비트 신호(RD)를 출력한다), 및 패리티 데이터 읽기 쓰기 회로(140)로부터 수취한 패리티 데이터(PM)(패리티 데이터 읽기 쓰기 회로(140)가 패리티 데이터(PM)를 독출한 후에 패리티 리드 신호(PS)를 출력한다)에 근거해, 에러 디코드 신호(SD)를 생성하고, 리드 데이터(MD)의 동일한 하나의 리드 사이클에서, 데이터 읽기 쓰기 회로(130)는, 에러 디코드 신호(SD)에 근거해 데이터(MD) 중의 에러 비트를 정정해, 올바른 데이터(즉, 데이터 출력 신호(RWB)) 및 정정 비트 신호(CS)를 출력한다. 데이터 읽기 쓰기 회로(130)는, 정정 후의 데이터를 메모리 셀 어레이(110)에 다시 기입하고, 또한 신드롬 연산 회로(170)가 정정 비트 신호(CS)에 근거해 패리티 데이터 라이트 신호(NS)를 패리티 데이터 읽기 쓰기 회로(140)에 출력해, 패리티 데이터 메모리 셀 어레이(120) 중의 패리티 데이터(PM)를 갱신한다.
바꾸어 말하면, 본 실시예에서, 데이터(MD) 및 패리티 데이터(PM)를 독출한 후에, 신드롬 연산 회로(170)의 신드롬 인코드(Syndrome　encoding) 및 신드롬 디코드(Syndrome　decoding)에 의해, 데이터(MD)에 에러 비트가 있는지 여부를 검사할 수 있다. 에러 비트가 있으면, 데이터 읽기 쓰기 회로(130)는, 동일한 하나의 리드 사이클에서 즉시 에러 디코드 신호(SD)에 근거해 에러 비트를 정정하여 올바른 데이터 출력 신호(RWB)를 출력할 수 있고, 정정 비트 신호(CS)를 신드롬 연산 회로(170)에 병행해 출력하여 패리티 데이터 읽기 쓰기 회로(140)에서 패리티 데이터(PM)를 갱신시킬 수도 있다. 특히, 데이터(MD)의 독출로부터 올바른 데이터 출력 신호(RWB)의 출력까지의 동안에, 메모리 장치(100)는, 메모리 셀 어레이(110)의 메모리 셀을 재차 선택할 필요가 없이, 동일한 하나의 리드 사이클에서, 상기 동작을 완성할 수 있고, 게다가 패리티 데이터(PM)를 갱신할 수 있다.
이하, 본 실시예의 회로 구조 및 실시 방식을 한층 더 설명한다.
도 2는, 본 발명의 일실시예의 데이터 읽기 쓰기 회로의 회로 블록도이다. 도 2를 참조하고, 데이터 읽기 쓰기 회로(data read-write circuit)(130)는, 데이터 리드 회로(data read circuit)(210), 데이터 정정 회로(data correction circuit)(220) 및 데이터 라이트 회로(data write circuit)(230)를 포함한다. 데이터 리드 회로(210)는, 메모리 셀 어레이(110)에 결합되어, 메모리 셀 어레이(110)로부터 데이터(MD)를 독출해 리드 데이터(AD) 및 대응하는 리드 비트 신호(RD)를 생성한다. 데이터 정정 회로(220)는, 데이터 리드 회로(210) 및 신드롬 연산 회로(syndrome operation circuit)(170)의 신드롬 디코드 회로(160)에 결합되어, 리드 사이클 중에 리드 데이터(read data)(AD)를 래치(latch)하는 것, 및 에러 디코드 신호(SD)에 근거해 리드 데이터(AD)의 에러 비트를 정정해 올바른 데이터 출력 신호(data output signal)(RWB) 및 정정 비트 신호(correction bit signal)(CS)를 생성하는 것에 이용되고, 여기서, 데이터 출력 신호(RWB)는, 데이터 읽기 쓰기 회로(130)가 데이터(MD)를 독출해, 정정한 후의 출력 결과이다. 데이터 라이트 회로(230)는, 데이터 정정 회로(220) 및 메모리 셀 어레이(110)에 결합되어, 정정 비트 신호(CS)를 이용해 에러 비트에 대응하는 데이터 출력 신호(RWB)를 치환하여 올바른 데이터(MD)를 메모리 셀 어레이(110)에 다시 기입하는 것에 이용된다.
도 1을 다시 참조하고, 신드롬 연산 회로(170)는, 신드롬 발생 회로(150) 및 신드롬 디코드 회로(160)를 포함한다. 신드롬 발생 회로(150)는, 데이터 읽기 쓰기 회로(130) 및 패리티 데이터 읽기 쓰기 회로(140)에 결합되고, 리드 동작 또는 라이트 동작에 근거해 데이터 리드 회로(210) 또는 데이터 정정 회로(220)의 출력 신호를 선택적으로 수신하여 패리티 데이터 라이트 신호(NS)를 생성한다. 보다 구체적으로는, 데이터 읽기 쓰기 회로(130)가 리드 동작을 실행할 때, 신드롬 발생 회로(150)는, 리드 비트 신호(RD)에 근거해 패리티 데이터 라이트 신호(NS)를 생성하고, 데이터 읽기 쓰기 회로(130)가 라이트 동작을 실행할 때, 신드롬 발생 회로(150)는, 정정 비트 신호(CS) 또는 데이터 출력 신호(RWB)에 근거해 패리티 데이터 라이트 신호(NS)를 생성한다.
신드롬 발생 회로(150)는, 패리티 데이터 라이트 신호(NS) 및 대응하는 패리티 데이터(PM)를 비교하여(패리티 데이터 읽기 쓰기 회로(140)는, 패리티 데이터(PM)를 독출해 패리티 리드 신호(PS)를 신드롬 발생 회로(150)에 제공한다), 신드롬 신호(SY)를 생성한다. 신드롬 디코드 회로(160)는, 신드롬 발생 회로(150)에 결합되고, 신드롬 신호(SY)를 디코드하여 에러 디코드 신호(SD)를 생성한다. 데이터 읽기 쓰기 회로(130)는, 에러 디코드 신호(SD)에 근거해 데이터(MD) 중의 에러 비트를 정정한다.
다음으로, 데이터 읽기 쓰기 회로(130)의 구체적 실시 방식을 설명한다.
도 3a는, 본 발명의 일실시예에 따른 데이터 리드 회로의 회로 설명도이며, 도 3b는, 본 발명의 일실시예에 따른 메모리 장치의 리드 동작의 파형 설명도이다. 도 4는, 본 발명의 일실시예에 따른 데이터 정정 회로의 회로 설명도이며, 도 5a는, 본 발명의 일실시예의 데이터 라이트 회로의 회로 설명도이며, 도 5b는, 본 발명의 일실시예에 따른 데이터 라이트 회로의 제어 신호 발생 회로의 회로 설명도이다. 도 1및 도 2에 병행해서 도 3a~도 5b를 참조하고, 데이터 읽기 쓰기 회로(130)의 실시의 상세를 구체적으로 설명한다.
도 3a에서, 데이터 리드 회로(210)는, 리드 스위치(310), 프리차지 회로(320) 및 증폭 회로(330)를 포함한다. 리드 스위치(310)의 입력단은, 메모리 셀 어레이(110)로부터 데이터(MD)를 수신하고, 리드 인에이블 신호(DE)에 의해 온 또는 오프로 제어된다. 프리차지 회로(320)는, 리드 스위치(310)의 입력단에 결합되고, 프리차지 신호(PB)에 의해 제어되어, 리드 스위치(310)의 입력단에 대해 예비 충전 동작을 실행한다. 증폭 회로(330)의 입력단은, 리드 스위치(310)의 출력단에 결합되고, 리드 인에이블 신호(DE)에 의해 제어되어, 리드 데이터(AD)를 생성하고, 대응하는 리드 비트 신호(RD)를 생성한다.
구체적으로는, 메모리 셀 어레이(110) 중의 센스 앰프는, 차동 신호(Differential Signal) 방식으로 메모리 셀에 기억된 데이터(MD)를 출력하므로, 데이터(MD)는, 데이터 신호(MDiT) 및 역상 데이터 신호(MDiN)의 차동 신호를 포함하고, 그 중의 데이터(MD)는, 64 비트를 예로 하고, 본 명세서에서, MDi에 의해 데이터(MD) 중 하나의 비트를 나타내고, i는, 0~63의 정수(i=0, 1, 2, …, 63)이며, 예를 들면, MD0, MD1,…, MD63이다. 마찬가지로, 리드 데이터(AD)도 리드 데이터 신호(ADiT) 및 역상 리드 데이터 신호(ADiN)를 포함한 차동 신호이다. 본 명세서에서 i는, 대응하는 비트를 가리키고, 예를 들면, 리드 비트 신호(RDi), 데이터 출력 신호(RWBi) 및 정정 비트 신호(CSi)는, 리드 비트 신호(RD), 데이터 출력 신호(RWB) 및 정정 비트 신호(CS) 중의 대응하는 비트를 나타내고, 이에 따라 유추한다.
리드 스위치(310)에서, 전송 게이트(TG1)는, 비트라인(BL)에 결합되어 데이터 신호(MDiT)를 수신하고, 전송 게이트(TG2)는, 상보(相補) 비트라인(BLN)에 결합되어 역상 데이터 신호(MDiN)를 수신하고, 전송 게이트(TG1) 및 전송 게이트(TG2)는, 어느 쪽이나 리드 인에이블 신호(DE)에 의해 제어된다. 도 3a 중의 인버터(INV1)의 입력단은, 리드 인에이블 신호(DE)를 수신하고, 그 출력단은, 전송 게이트(TG1)의 일방의 제어단 및 전송 게이트(TG2)의 일방의 제어단에 공통으로 결합된다(예를 들면, 전송 게이트(TG1) 및 전송 게이트(TG2) 중 N형 트랜지스터의 제어단). 인버터(INV2)의 입력단은, 인버터(INV1)의 출력단에 결합되고, 그 출력단은, 전송 게이트(TG1)의 타방의 제어단 및 전송 게이트(TG2)의 타방의 제어단(예를 들면, 전송 게이트(TG1) 및 전송 게이트(TG2) 내의 P형 트랜지스터의 제어단)에 공통으로 결합된다.
프리차지 회로(320)에서, 인버터(INV3)는, 프리차지 신호(PB)를 수신한다. P형 트랜지스터(TP1)의 제1단은, 전원 전압(VDD)에 결합되고, 그 제어단은, 인버터(INV3)의 출력단에 결합되고, 그 제2단은, 비트라인(BL)에 결합된다. P형 트랜지스터(TP2)의 제1단은, 전원 전압(VDD)에 결합되고, 그 제어단은, 인버터(INV3)의 출력단에 결합되고, 그 제2단은, 상보 비트라인(BLN)에 결합된다. P형 트랜지스터(TP3)는, P형 트랜지스터(TP1)의 제2단 및 P형 트랜지스터(TP2)의 제2단의 사이에 결합되고, 그 제어단은, 인버터(INV3)의 출력단에 결합된다.
증폭 회로(330)에서, 앰프(332)는, 리드 스위치(310)에 결합되어 데이터 신호(MDiT) 및 역상 데이터 신호(MDiN)를 수신하고, 대응해서 리드 데이터 신호(ADiT) 및 역상 리드 데이터 신호(ADiN)를 출력한다. 인버터(INV4)는, 역상 리드 데이터 신호(ADiN)를 받아서 리드 비트 신호(RDi)를 출력한다.
본 실시예에서, 앰프(332)는, P형 트랜지스터(T31, T32) 및 N형 트랜지스터(T33~T35)이다. P형 트랜지스터(T31)와 N형 트랜지스터(T33)는, 전압 전원(VDD) 및 N형 트랜지스터(T35)의 제1단의 사이에 직렬로 결합되고, P형 트랜지스터(T32) 및 N형 트랜지스터(T34)는, 마찬가지로 전원 전압(VDD) 및 N형 트랜지스터(T33)의 제1단의 사이에 직렬로 결합되고, P형 트랜지스터(T31) 및 N형 트랜지스터(T33)의 제어단은, N형 트랜지스터(T34)의 제1단에 공통으로 결합되고, P형 트랜지스터(T32) 및 N형 트랜지스터(T34)의 제어단은, N형 트랜지스터(T33)의 제1단에 공통으로 결합된다. N형 트랜지스터(T35)의 제2단은, 그라운드 전압(GND)에 결합되고, 그 제어단은, 리드 인에이블 신호(DE)에 결합된다.
도 3b에서, 리드 동작 전에, 프리차지 신호(PB)는, 리드 스위치(310)를 온으로 하여 비트라인(BL) 및 상보 비트라인(BLN)에 예비 충전 동작을 실행한다. 리드 동작을 개시할 때, 프리차지 신호(PB)는, 리드 스위치(310)를 오프로 하여 예비 충전 동작을 종료한다. 동시에, 메모리 셀 어레이(110)의 메모리 셀을 선택하기 위한 선택 신호(CSL)는, 로우 논리 레벨(Low)에서 하이 논리 레벨(High)이 되고, 선택된 메모리 셀의 데이터(MD)를 독출한다. 다음으로, 리드 인에이블 신호(DE)는, 하이 논리 레벨(High)로 바뀌어, 리드 스위치(310)를 온으로 하고, 앰프(332)를 기동하여 데이터 신호(MDiT) 및 역상 데이터 신호(MDiN)를 증폭해서 리드 데이터 신호(ADiT), 역상 리드 데이터 신호(ADiN), 및 리드 비트 신호(RDi)를 출력한다. 도 3b의 저전압(VSS)은, 여기에서는 그라운드 전압(GND)을 예로 한다.
도 4를 참조하고, 데이터 정정 회로(220)는, 정정 스위치(410), 리드 비트 래치(420), 정정 회로(430) 및 출력 회로(440)를 포함한다. 정정 스위치(410)의 입력단은, 데이터 리드 회로(210)로부터 리드 데이터(ADi)를 수신하고, 리드 래치 신호(LAR)에 의해 온 또는 오프로 제어된다. 리드 비트 래치(420)는, 정정 스위치(410)에 결합되어, 리드 데이터(ADi)를 래치하는 것에 이용된다. 정정 회로(430)는, 리드 비트 래치(420)에 결합되어, 대응하는 에러 디코드 신호(SDi)를 수신하고, 에러 디코드 신호(SDi)에 근거해 리드 비트 래치(420)에 기억된 비트를 정정하는 것에 이용된다. 출력 회로(440)는, 정정 회로(430) 및 리드 비트 래치(420)에 결합되고, 출력 인에이블 신호(OE)에 의해 제어되어, 리드 비트 래치(420)에 기억된 비트를 데이터 출력 신호(RWBi)로서 출력한다.
도 4의 정정 스위치(410)에서, 전송 게이트(TG3)는, 데이터 리드 회로(210)로부터 리드 데이터 신호(ADiT)를 수신하고, 전송 게이트(TG4)는, 데이터 리드 회로(210)로부터 역상 리드 데이터 신호(ADiN)를 수신하고, 전송 게이트(TG3) 및 전송 게이트(TG4)는, 어느 쪽이나 리드 래치 신호(LAR)에 의해 제어된다. 인버터(INV5) 입력단은, 리드 래치 신호(LAR)를 수신하고, 그 출력단은, 전송 게이트(TG3)의 제어단의 일방 및 전송 게이트(TG4)의 제어단의 일방에 공통으로 결합되어 리드 래치 신호(LAR)의 역상 신호를 제공한다.
리드 비트 래치(420)는, 인버터(INV6) 및 인버터(INV7)를 포함한다. 인버터(INV6)의 입력단은, 인버터(INV7)의 출력단에 결합되고, 전송 게이트(TG3)를 통해 리드 데이터 신호(ADiT)를 수신한다. 인버터(INV7)의 입력단은, 인버터(INV6)의 출력단에 결합되고, 전송 게이트(TG4)를 통해 역상 리드 데이터 신호(ADiN)를 수신한다.
정정 회로(430)에서, 인버터(INV8)는, 에러 디코드 신호(SDi)를 수신하고, 인버터(INV9)는, 인버터(INV6)의 출력단에 결합되어 정정 비트 신호(CSi)를 출력한다. P형 트랜지스터(TP4)의 제1단은, 전원 전압(VDD)에 결합되고, 그 제2단은, P형 트랜지스터(TP5)의 제1단에 결합되고, 그 제어단은, 인버터(INV8)의 출력단에 결합된다. P형 트랜지스터(TP5)의 제2단은, 인버터(INV6)의 입력단에 결합되고, 그 제어단은, 리드 데이터 신호(ADiT)를 수신한다. P형 트랜지스터(TP6)의 제1단은, 마찬가지로 전원 전압(VDD)에 결합되고, 제2단은, P형 트랜지스터(TP7)의 제1단에 결합되고, 그 제어단은, 인버터(INV8)의 출력단에 결합된다. P형 트랜지스터(TP7)의 제2단은, 인버터(INV6)의 출력단에 결합되고, 그 제어단은, 역상 리드 데이터 신호(ADiN)를 수신한다.
출력 회로(440)에서, 인버터(INV10)의 입력단은, 출력 인에이블 신호(OE)에 결합된다. NAND 게이트(NAND1)의 제1 입력단은, P형 트랜지스터(TP5)의 제2단에 결합되고, 그 제2 입력단은, 출력 인에이블 신호(OE)를 수신한다. NOR 게이트(NOR1)의 제1 입력단은, P형 트랜지스터(TP5)의 제2단에 결합되고, 제2 입력단은, 인버터(INV10)의 출력단에 결합된다. P형 트랜지스터(TP8)의 제1단은, 전원 전압(VDD)에 결합되고, 그 제어단은, NAND 게이트(NAND1)의 출력단에 결합되고, N형 트랜지스터(TN1)의 제1단은, P형 트랜지스터(TP8)의 제2단에 결합되어, 정정 후의 데이터 출력 신호(RWBi)를 제공하고, 그 제어단은, NOR 게이트(NOR1)의 출력단에 결합되고, 그 제2단은, 그라운드 전압(GND)에 결합된다. 출력 회로(440)는, N형 트랜지스터(TN1)의 제1단에 결합되는 래치(442)를 더 포함할 수 있다. 래치(442)의 회로 구조는, 리드 비트 래치(420)와 동일하고, 2개의 인버터(INV)가 서로 결합해 형성된다.
도 3b를 다시 참조하고, 리드 래치 신호(LAR)가 하이 논리 레벨로 바뀌면, 리드 비트 래치(420)는, 리드 데이터(ADi)를 수신하여 그 비트 값을 래치하고, 대응하는 정(正) 래치 비트 신호(EiT) 및 역(逆) 래치 비트 신호(EiN)를 생성한다. 도 3b에서, 리드 래치 신호(LAR)의 하이 논리 레벨 기간에서, 정 래치 비트 신호(EiT)는 로우 논리 레벨로 변화하고, 역 래치 비트 신호(EiN)는, 하이 논리 레벨로 변화한다. 리드 래치 신호(LAR)가 로우 논리 레벨로 바뀐 후, 데이터(MD)의 i번째의 비트가 에러 비트인 경우, 신드롬 디코드 회로(160)로부터의 에러 디코드 신호(SDi)가 하이 논리 레벨로 바뀐다. 동일한 리드 사이클에서, 정정 회로(430)는, 에러 디코드 신호(SDi)에 근거해 리드 비트 래치(420)에 의해 래치된 에러의 비트 값을 반전하므로, 정 래치 비트 신호(EiT) 및 역 래치 비트 신호(EiN)가 반전을 발생하여 에러를 정정한다. 마지막으로, 출력 회로(440)는, 출력 인에이블 신호(OE)에 근거해 올바른 데이터 출력 신호(RWBi)를 출력한다.
도 5a를 참조하고, 데이터 라이트 회로(230)는, 인버터(INV11), 라이트 스위치(510), 라이트 스위치(520), 라이트 비트 래치(530) 및 출력 회로(540)를 포함한다. 인버터(INV11)의 입력단은, 대응하는 데이터 출력 신호(RWBi)를 수신한다. 라이트 스위치(510)의 입력단은, 인버터(INV11)의 출력단에 결합되고, 제1 라이트 래치 신호(LAWm)에 의해 온 또는 오프로 제어된다. 라이트 스위치(520)의 입력단은, 대응하는 정정 비트 신호(CSi)를 수신하고, 제2 라이트 래치 신호(LDWm)에 의해 온 또는 오프로 제어된다. 여기서, m은 0에서 7의 정수이며, 대응하는 마스크 비트를 나타낸다. 라이트 비트 래치(530)는, 라이트 스위치(510)의 출력단 및 라이트 스위치(520)의 출력단에 결합되고, 출력 회로(540)는, 라이트 스위치(520)의 출력단 및 라이트 비트 래치(530)의 출력단에 결합된다. 출력 회로(540)는, 라이트 인에이블 신호(WE)에 의해 제어되어, 데이터 출력 신호(RWBi) 또는 정정 비트 신호(CSi)를 메모리 셀 어레이(110)에 기입한다.
여기서, 출력 회로(540)가 출력하는 데이터 신호(MDiT) 및 역상 데이터 신호(MDiN)는, 데이터(MDi)를 새롭게 기입하기 위해, 각각 메모리 셀 어레이(110)의 비트라인 및 상보 비트라인으로 돌려 보내진다.
도 5a에서, 라이트 스위치(510)는, 전송 게이트(TG5) 방식으로 실시되고, 라이트 스위치(520)는, 전송 게이트(TG6)의 방식으로 실시된다. 전송 게이트(TG5)의 2개의 제어단은, 대응하는 제1 라이트 래치 신호(LAWm) 및 제1 라이트 래치 신호(LAWm)의 역상 신호(역상 제1 라이트 래치 신호로 약기한다)(LAWmB)를 각각 수신하고, 전송 게이트(TG6)의 2개의 제어단은, 각각 제2 라이트 래치 신호(LDWm) 및 제2 라이트 래치 신호(LDWm)의 역상 신호(역상 제2 라이트 래치 신호로 약기한다)(LDWmB)를 수신한다.
라이트 비트 래치(530)는, 인버터(INV12) 및 인버터(INV13)를 포함한다. 인버터(INV12)의 입력단은, 인버터(INV13)의 출력단에 결합되고, 인버터(INV13)의 입력단은, 인버터(INV12)의 출력단에 결합되고, 인버터(INV12)의 입력단은, 전송 게이트(TG5) 및 전송 게이트(TG6)의 출력단에 공통으로 결합된다.
출력 회로(540)에서, 인버터(INV14)는 인버터(INV15)와 직렬로 결합되고, 인버터(INV14)는 라이트 인에이블 신호(WE)에 의해 수취된다. NAND 게이트(NAND2)의 제1 입력단은 인버터(INV12)의 출력단에 결합되고, 제2 입력단은 인버터(INV15)의 출력단에 결합되고, NOR 게이트(NOR2)의 제1 입력단은 인버터(INV12)의 출력단에 결합되고, 그리고 제2 입력단은 인버터(INV14)의 출력단에 결합된다. P형 트랜지스터(TP9)의 제1단은 전원 전압(VDD)에 결합되고, 제어단은 NAND 게이트(NAND2)의 출력단에 결합되고, N형 트랜지스터(TN2)의 제1단은 P형 트랜지스터(TP9)의 제2단에 결합되어 대응하는 데이터 신호(MDiT)를 제공하고, 제어단은 NOR 게이트(NOR2)의 출력단에 결합되고, 제2단은 그라운드 전압(GND)에 결합된다. NAND 게이트(NAND3) 중 제1 입력단은, 인버터(INV13)의 출력단에 결합되고, 제2 입력단은, 인버터(INV15)의 출력단에 결합된다. NOR 게이트(NOR3) 중 제1 입력단은 인버터(INV13)의 출력단에 결합되고, 제2 입력단은 인버터(INV14)의 출력단에 결합된다. P형 트랜지스터(TP10)의 제1단은 전원 전압(VDD)에 결합되고, 제어단은 NAND 게이트(NAND3)의 출력단에 결합되고, N형 트랜지스터(TN3)의 제1단은 P형 트랜지스터(TP10)의 제2단에 결합되고, 대응하는 역상 데이터 신호(MDiN)를 제공하고, 제어단은 NOR 게이트(NOR3)의 출력단에 결합되고, 그 제2단은 그라운드 전압(GND)에 결합된다.
도 5b를 참조하고, 데이터 라이트 회로(230)는, 제어 신호 발생 회로(550)를 더 포함하고, 제어 신호 발생 회로(550)는, 초기 라이트 래치 신호(LAW) 및 라이트 마스크 신호(DM)에 근거해 제1 라이트 래치 신호(LAWm) 및 제2 라이트 래치 신호(LDWm)를 생성한다. 본 실시예에서, 라이트 마스크 신호(DM)는, 8비트의 신호이므로, 라이트 마스크 신호(DMm)는, m번째의 비트에 대응하는 신호를 나타내고, m은 0~7의 정수이다.
제어 신호 발생 회로(550)는, 패리티 라이트 래치 신호(LAWPT) 및 역상 패리티 라이트 래치 신호(LAWPB)를 패리티 데이터 읽기 쓰기 회로(140)에 제공하고, 대응하는 제1 라이트 래치 신호(LAWm) 및 제2 라이트 래치 신호(LDWm), 및 그 역상 신호를 데이터 라이트 회로(230)에 제공한다.
제어 신호 발생 회로(550)는, 인버터(INV16), 인버터(INV17), 인버터(INV18) 및 신호 생산 회로(610)를 포함한다. 인버터(INV16) 및 인버터(INV17)는, 직렬로 결합되고, 인버터(INV16)의 입력단은, 초기 라이트 래치 신호(LAW)를 수신하고, 인버터(INV17)는, 패리티 라이트 래치 신호(LAWPT)를 패리티 데이터 읽기 쓰기 회로(140)에 출력하고, 인버터(INV18)는, 초기 라이트 래치 신호(LAW)를 수신해 역상 패리티 라이트 래치 신호(LAWPB)를 출력한다.
보충 설명으로서, 리드 동작을 실행할 때, 라이트 인에이블 신호(WE), 초기 라이트 래치 신호(LAW)는, 로우 논리 레벨로 유지된다.
도 5b의 신호 생산 회로(610)에서, 인버터(INV19)의 출력단은, 대응하는 라이트 마스크 신호(DMm)를 수신한다. NAND 게이트(NAND4)의 제1 입력단은, 초기 라이트 래치 신호(LAW)를 수신하고, 그 제2 입력단은, 인버터(INV19)의 출력단에 결합되고, 그 출력단은, 대응하는 역상 제1 라이트 래치 신호(LAWmB)를 출력한다. 인버터(INV20)의 입력단은, NAND 게이트(NAND4)의 출력단에 결합되고, 그 출력단은, 대응하는 제1 라이트 래치 신호(LAWm)를 출력한다. NAND 게이트(NAND5)의 제1 입력단은, 초기 라이트 래치 신호(LAW)를 수신하고, 제2 입력단은, 대응하는 라이트 마스크 신호(DMm)를 수신하고, 그 출력단은, 대응하는 역상 제2 라이트 래치 신호(LDWmB)를 출력한다. 인버터(INV21)의 입력단은, NAND 게이트(NAND5)의 출력단에 결합되고, 그 출력단은, 대응하는 제2 라이트 래치 신호(LDWm)를 출력한다.
도 6a는, 본 발명의 일실시예에 따른 메모리 장치의 에러 비트를 발견하지 않은 경우의 라이트 동작의 파형 설명도이며, 도 6b는, 본 발명의 일실시예에 따른 메모리 장치의 에러 비트를 정정하는 경우의 라이트 동작의 파형 설명도이다. 상기의 실시예와 함께 도 6a 및 도 6b를 참조한다.
도 6a에서, 메모리 장치(100)가 데이터(MD)를 기입하고, 기입하는 비트가 정정할 필요가 없을 때, 메모리 셀의 선택 신호(CSL)를 선택하기 위한 인에이블 시간(예를 들면, 하이 논리 레벨을 유지하는 시간)을 통상 기입 시간으로 칭한다. 통상 기입 시간에서, 정정 비트 신호(CS) 및 라이트 마스크 신호(DM)는, 로우 논리 레벨을 계속 유지하고, 라이트 스위치(510)는 온이 되고, 라이트 스위치(520)는 오프가 되고, 데이터 라이트 회로(230)는, 데이터 출력 신호(RWBi)를 선택적으로 메모리 셀 어레이(110)에 기입한다.
도 6b에서, 메모리 장치(100)가 데이터(MD) 중에서 에러 비트를 발견한 후, 데이터 라이트 회로(230)가 올바른 데이터를 다시 기입할 때, 선택 신호(CSL)의 인에이블 시간을 정정 기입 시간으로 칭한다. 정정 기입 시간에서, 리드 래치 신호(LAR)가 로우 논리 레벨로 바뀐 후, 에러 비트 위치에 대응하는 에러 디코드 신호(SDi)의 논리 레벨이 하이 레벨이 되고, 대응해서 데이터 정정 회로(220)가 출력하는 정정 비트 신호(CSi)도 하이 논리 레벨로 바뀐다. 보충 설명으로서, 신드롬 발생 회로(150)도 대응해서 패리티 데이터 라이트 신호(NS)를 패리티 데이터 읽기 쓰기 회로(140)에 출력해, 패리티 데이터(PM)를 갱신한다.
다음으로, 데이터 라이트 회로(230)가 라이트 동작을 실시하고, 대응하는 제1 라이트 래치 신호(LAWm)가 라이트 스위치(510)를 오프로 하고, 대응하는 제2 라이트 래치 신호(LDWm)가 라이트 스위치(520)를 온으로 하고, 정정 비트 신호(CSi)로 데이터 출력 신호(RWBi)를 치환하여 출력 회로(540)에 입력시키고, 라이트 인에이블 신호(WE)의 인에이블 시간에 올바른 비트 값을 기입한다.
바꾸어 말하면, 기입하려는 비트가 원래 올바를 때, 데이터 라이트 회로(230)는, 데이터 출력 신호(RWBi)를 메모리 셀 어레이(110)에 기입하고, 기입하려는 비트가 에러 비트일 때, 데이터 라이트 회로(230)가 정정 비트 신호(CSi)를 메모리 셀 어레이(110)에 기입한다.
특히, 본 실시예에서, 선택 신호(CSL)의 인에이블 시간은, 변경할 수 있고, 정정 기입 시간은, 통상 기입 시간 보다 길게 된다. 메모리 장치(100)가 에러 비트를 발견했을 때, 선택 신호(CSL)의 인에이블 시간을 연장함으로써, 데이터 읽기 쓰기 회로(130) 및 패리티 데이터 읽기 쓰기 회로(140)는, 정정을 실시하는 동일한 하나의 사이클에서, 올바른 데이터를 메모리 셀 어레이(110)에 다시 기입해, 패리티 데이터(PM)를 갱신할 수 있다. 즉, 선택 신호(CSL)는, 1회 인에이블로 하는 것 만으로 검사 정정 및 갱신의 동작을 완성할 수 있다.
다음으로, 신드롬 발생 회로(150)의 회로 구조의 상세를 설명한다.
도 7a는, 본 발명의 일실시예에 따른 신드롬 발생 회로의 회로 설명도이며, 도 7b는, 본 발명의 일실시예에 따른 신드롬 발생 회로의 내부 연산 회로의 회로 설명도이며, 도 7c는, 본 발명의 일실시예에 따른 신드롬 발생 회로의 신드롬 제어 신호 발생 회로의 회로 설명도이다.
먼저, 도 7a를 참조하고, 신드롬 발생 회로(150)는, 내부 연산 회로(710) 및 복수 XOR 게이트(XOR2)를 포함하고, 내부 연산 회로(710)은, 복수의 전송 게이트(TG)(도 7b의 전송 게이트(TG7~TG9)) 및 복수의 제1 XOR 게이트(XOR1)를 포함한다.
도 7b에서, 내부 연산 회로(710)는, 복수의 전송 게이트(TG)를 제어하여 데이터 출력 신호(RWB), 정정 비트 신호(CS) 또는 리드 비트 신호(RD)를 복수의 XOR 게이트(XOR1)에 선택적으로 제공하고, 패리티 데이터 라이트 신호(NS)를 출력한다. 구체적으로는, 내부 연산 회로(710)는, 복수의 입력 회로(720)를 가진다. 각 입력 회로(720)는, 대응하는 데이터 출력 신호(RWBi)를 수신하는 것 외에, 또한, 데이터 리드 회로(210)로부터 대응하는 리드 비트 신호(RDi)를 수신하고, 데이터 정정 회로(220)로부터 대응하는 정정 비트 신호(CSi)를 수신할 수 있다. 내부 연산 회로(710)는, 입력 회로(720) 내의 복수의 전송 게이트(TG7~TG9)를 제어함으로써, 리드 비트 신호(RD), 데이터 출력 신호(RWB), 정정 비트 신호(CS) 중 하나의 신호를, 대응하는 XOR 게이트(XOR1)에 선택적으로 입력한다.
상세하게는, 전송 게이트(TG7)는, 대응하는 리드 비트 신호(RDi)를 수신하고, 라이트 데이터 제어 신호(WED) 및 라이트 데이터 제어 신호(WED)의 역상 신호(WEDB)에 의해 제어되고, 전송 게이트(TG8)는, 데이터 출력 신호(RWBi)를 수신하고, 라이트 데이터 선택 신호(WEm) 및 라이트 데이터 선택 신호(WEm)의 역상 신호(WEmB)에 의해 제어되고, 전송 게이트(TG9)는, 정정 비트 신호(CSi)를 수신하고, 라이트 마스크 선택 신호(DWm) 및 라이트 마스크 선택 신호(DWm)의 역상 신호(DWmB)에 의해 제어된다.
메모리 장치(100)가 리드 동작을 실행할 때, 입력 회로(720)는, 리드 비트 신호(RDi)를 선택적으로 수신하고, 전송 게이트(TG7)를 온으로 하고, 전송 게이트(TG8) 및 전송 게이트(TG9)를 오프로 한다. 메모리 장치(100)가 라이트 동작을 실행할 때, 입력 회로(720)는, 전송 게이트(TG7)를 오프로 하고, 라이트 마스크 신호(DM)에 근거해 전송 게이트(TG8) 또는 전송 게이트(TG9)를 온으로 하여 데이터 출력 신호(RWBi) 또는 정정 비트 신호(CSi)를 선택적으로 수신한다.
다단의 XOR 게이트(XOR1)의 연산을 거쳐, 내부 연산 회로(710)는, 최종적으로 패리티 데이터 라이트 신호(NSj)를 출력하고, 본 실시예의 패리티 비트는, 7 비트이므로, j는 0~6의 정수이며, 패리티 데이터 라이트 신호(NSj)는, 패리티 데이터 라이트 신호(NS)의 j번째의 비트에 대응하는 신호를 나타낸다.
도 7a에서, 복수의 XOR 게이트(XOR2)는, 내부 연산 회로(710)로부터 대응하는 패리티 데이터 라이트 신호(NSj)를 수신하고, 패리티 데이터 읽기 쓰기 회로(140)로부터 대응하는 패리티 리드 신호(PSj)를 수신한다. 신드롬 발생 회로(150)는, 패리티 리드 신호(PS) 및 패리티 데이터 라이트 신호(NS)를 비교하여 신드롬 신호(SY)를 출력한다. 신드롬 디코드 회로(160)는, 신드롬 신호(SY) 및 디코드 제어 신호(SDE)를 수신하고, 신드롬 신호(SY)에 대해 디코드 연산을 실행하고, 에러 디코드 신호(SD)를 데이터 읽기 쓰기 회로(130)의 데이터 정정 회로(220)에 출력한다.
신드롬 발생 회로(150)는, 상기 전송 게이트(TG)의 제어 신호를 생성하는 것에 이용되는 신드롬 제어 신호 발생 회로(730)를 더 포함한다. 도 7c의 신드롬 제어 신호 발생 회로(730)의 회로 구조는, 도 5b의 제어 신호 발생 회로(550)와 유사하므로, 신드롬 제어 신호 발생 회로(730)의 동작의 상세는, 여기에서는 재차 설명하지 않는다.
다음으로, 패리티 데이터 읽기 쓰기 회로(140)의 구체적인 회로 구조를 설명한다.
도 8은, 본 발명의 일실시예에 따른 패리티 데이터 읽기 쓰기 회로의 회로 설명도이며, 도 9는, 본 발명의 일실시예에 따른 패리티 데이터 라이트 회로의 회로 설명도이다.
먼저, 도 8을 참조하고, 패리티 데이터 읽기 쓰기 회로(140)는, 패리티 데이터 리드 회로(810) 및 패리티 데이터 라이트 회로(820)를 포함한다. 패리티 데이터 리드 회로(810)는, 패리티 데이터 메모리 셀 어레이(120) 및 신드롬 연산 회로(170)에 결합되어, 패리티 데이터 메모리 셀 어레이(120)로부터 패리티 데이터(PM)를 독출하고, 패리티 리드 신호(PS)를 신드롬 연산 회로(170)의 신드롬 발생 회로(150)에 출력하는 것에 이용된다. 패리티 데이터 라이트 회로(820)는, 패리티 데이터 메모리 셀 어레이(120) 및 신드롬 연산 회로(170)의 신드롬 발생 회로(150)에 결합되어, 정정 후의 패리티 데이터(PM)를 패리티 데이터 메모리 셀 어레이(120)에 쓰는 것에 이용된다.
메모리 장치(100)가 리드 동작을 실행할 때, 패리티 데이터 리드 회로(810)는, 패리티 데이터 메모리 셀 어레이(120)로부터 패리티 데이터(PM)를 독출하여 패리티 리드 신호(PS)를 신드롬 발생 회로(150)에 출력할 수 있다. 신드롬 발생 회로(150)는, 패리티 리드 신호(PS)에 근거해 리드 비트 신호(RD)에 에러 비트가 있는지 여부를 검사한다. 에러 비트가 존재하는 경우, 대응하는 에러 디코드 신호(SDi)가 논리 레벨을 변경한다. 본 실시예에서, 데이터(MD)의 i번째의 비트가 에러이면, 에러 디코드 신호(SDi)는, 도 3b에 도시한 것처럼, 하이 논리 레벨로 변화한다.
패리티 데이터 리드 회로(810)의 회로의 상세는, 도 3a를 참조할 수 있고, 당업자는, 데이터 리드 회로(210)로부터 충분한 제안, 교시 및 실시 방식을 얻을 수 있고, 여기에서는 재차 설명하지 않는다.
도 9는, 패리티 데이터 라이트 회로(820)의 회로 상세를 나타내고, 그 회로 구조는, 도 5a의 데이터 라이트 회로(230)와 유사하고, 당업자는, 데이터 라이트 회로(230)로부터 충분한 제안, 교시 및 실시 방식을 얻을 수 있고, 여기에서는 재차 설명하지 않는다.
도 6b를 참조하고, 신드롬 발생 회로(150)가 리드 비트 신호(RD)에 에러 비트가 있는 것을 검출할 때, 데이터 라이트 회로(230)는, 리드 비트 신호(RD)에 정정을 실시하고, 신드롬 발생 회로(150)는, 에러 비트 위치를 기록하는 정정 비트 신호(CS)에 근거해 새로운 패리티 데이터 라이트 신호(NS)를 출력한다. 패리티 데이터 라이트 회로(820)는, 새로운 패리티 데이터 라이트 신호(NS)를 패리티 데이터 메모리 셀 어레이(120)에 기입해, 패리티 데이터(PM)를 갱신한다. 도 9의 패리티 데이터(PM)는, 패리티 데이터 신호(PMjT) 및 역상 패리티 데이터 신호(PMjN)로 구성되는 차동 신호를 포함하고, j는, 0~6의 정수이며, 대응하는 패리티 비트를 나타낸다.
상기를 종합하여, 본 발명의 메모리 장치는, 하나의 리드 사이클에서 메모리 셀 어레이로부터 데이터를 독출해, 검사를 실시할 수 있고, 데이터 중에서 하나의 에러 비트가 있는 것을 발견했을 때, 본 발명의 메모리 장치는, 동일한 하나의 리드 사이클에서 에러를 정정해, 올바른 데이터를 출력할 수 있다. 또한, 본 발명의 메모리 장치는, 게다가 정정 비트 신호를 데이터 라이트 회로 및 신드롬 발생 회로에 동시에 출력할 수 있다. 선택 신호의 인에이블 시간을 연장하는 것에 의해, 데이터 라이트 회로는, 정정 후의 데이터를 메모리 셀 어레이에 다시 기입할 수 있고, 또한 신드롬 발생 회로는, 새로운 패리티 데이터 라이트 신호를 패리티 데이터 라이트 회로에 출력해, 패리티 데이터를 갱신할 수 있다. 이와 같이, 선택 신호는, 기입하는 메모리 셀에 대해, 1회의 인에이블 시간을 제공하는 것 만으로 데이터의 정정 및 갱신을 완성할 수 있어, 에러를 즉시 검사 및 정정하는 효과를 달성한다.
본 발명은, 상기와 같이 실시예를 개시했지만, 이는 본 발명을 한정하기 위한 것이 아니고, 당업자는, 본 발명의 정신 및 범위로부터 일탈하지 않고, 약간의 변경 및 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는, 후술하는 특허 청구의 범위가 정의하는 것을 기준으로 한다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 패리티 데이터 메모리 셀 어레이
130: 데이터 읽기 쓰기 회로
140: 패리티 데이터 읽기 쓰기 회로
150: 신드롬 발생 회로
160: 신드롬 디코드 회로
170: 신드롬 연산 회로
210: 데이터 리드 회로
220: 데이터 정정 회로
230: 데이터 라이트 회로
310: 리드 스위치
320: 프리차지 회로
330: 증폭 회로
332: 앰프
410: 정정 스위치
420: 리드 비트 래치
430: 정정 회로
440, 540: 출력 회로
442: 래치
510, 520: 라이트 스위치
530: 라이트 비트 래치
550: 제어 신호 발생 회로
610: 신호 생산 회로
710: 내부 연산 회로
720: 입력 회로
730: 신드롬 제어 신호 발생 회로
810: 패리티 데이터 리드 회로
820: 패리티 데이터 라이트 회로
AD, ADi: 리드 데이터
ADiT: 리드 데이터 신호
ADiN: 역상 리드 데이터 신호
BL: 비트라인
BLN: 상보 비트라인
CS: 정정 비트 신호
DE: 리드 인에이블 신호
DM: 라이트 마스크 신호
DWm: 라이트 마스크 선택 신호
DWmB: 역상 라이트 마스크 선택 신호
EiT: 정 래치 비트 신호
EiN: 역 래치 비트 신호
GND: 그라운드 전압
LAR: 리드 래치 신호
LAWIN: 초기 라이트 래치 신호
LAWm: 제1 라이트 래치 신호
LAWmB: 역상 제1 라이트 래치 신호
LDWm: 제2 라이트 래치 신호
LDWmB: 역상 제2 라이트 래치 신호
LAWPT: 패리티 라이트 래치 신호
LAWPB: 역상 패리티 라이트 래치 신호
MD: 데이터
MDiT: 데이터 신호
MDiN: 역상 데이터 신호
NAND1~NAND5: NAND 게이트
NOR1~NOR3: NOR 게이트
NS: 패리티 데이터 라이트 신호
INV, INV1~INV21: 인버터
OE: 출력 인에이블 신호
PB: 프리차지 신호
PM: 패리티 데이터
PS: 패리티 리드 신호
RWB, RWBi: 데이터 출력 신호
RD, RDi: 리드 비트 신호
SY: 신드롬 신호
SD, SDi: 에러 디코드 신호
SDE: 디코드 제어 신호
TG, TG1~TG9: 전송 게이트
T31, T32, TP1~TP10: P형 트랜지스터
T33, T34, T35, TN1~TN3: N형 트랜지스터
VDD: 전압 전원
VSS: 저전압
WE: 라이트 인에이블 신호
WED: 라이트 데이터 제어 신호
WEDB: 역상 라이트 데이터 제어 신호
WEm: 라이트 데이터 선택 신호
WEmB: 역상 라이트 데이터 선택 신호

Claims (17)

  1. 메모리 장치에 있어서,
    메모리 셀 어레이에 결합되고, 상기 메모리 셀 어레이의 데이터에 액세스하도록 구성된 데이터 읽기 쓰기 회로;
    패리티 데이터 메모리 셀 어레이에 결합되고, 상기 패리티 데이터 메모리 셀 어레이의 패리티 데이터에 액세스하도록 구성된 패리티 데이터 읽기 쓰기 회로; 및
    상기 데이터 읽기 쓰기 회로로부터 수신한 상기 데이터 및 상기 패리티 데이터 읽기 쓰기 회로로부터 수신한 상기 패리티 데이터에 근거하여, 에러 디코드 신호를 생성하도록 구성된 신드롬 연산 회로
    를 포함하고,
    상기 데이터를 독취하는 것과 동일한 하나의 리드 사이클에서, 상기 데이터 읽기 쓰기 회로는,
    상기 에러 디코드 신호에 근거하여 상기 데이터의 에러 비트를 정정해, 올바른 데이터 및 정정 비트 신호를 출력하고,
    상기 데이터 읽기 쓰기 회로는,
    정정 후의 데이터를 상기 메모리 셀 어레이에 다시 기입하고,
    상기 신드롬 연산 회로는,
    상기 정정 비트 신호에 근거하여 패리티 데이터 라이트 신호를 상기 패리티 데이터 읽기 쓰기 회로에 출력하고, 상기 패리티 데이터 메모리 셀 어레이 내의 상기 패리티 데이터를 갱신하고,
    상기 데이터 읽기 쓰기 회로는,
    상기 메모리 셀 어레이에 결합되어, 상기 메모리 셀 어레이로부터 상기 데이터를 독출하여 리드 데이터 및 대응하는 리드 비트 신호를 생성하도록 구성된 데이터 리드 회로,
    상기 데이터 리드 회로 및 상기 신드롬 연산 회로에 결합되어, 상기 리드 사이클에서 상기 리드 데이터를 래치하고, 상기 에러 디코드 신호에 근거하여 상기 리드 데이터의 에러 비트를 정정하여 데이터 출력 신호 및 상기 정정 비트 신호를 생성하도록 구성된 데이터 정정 회로 - 상기 데이터 출력 신호는, 상기 데이터 읽기 쓰기 회로가 상기 데이터를 독출 및 정정한 후의 출력 결과임 -, 및
    상기 데이터 정정 회로 및 상기 메모리 셀 어레이에 결합되어, 상기 정정 비트 신호를 상기 에러 비트에 대응하는 상기 데이터 출력 신호로 치환하여 올바른 데이터를 상기 메모리 셀 어레이에 다시 기입하도록 구성된 데이터 라이트 회로
    를 포함하고,
    상기 데이터 정정 회로는,
    입력단이 상기 데이터 리드 회로로부터 상기 리드 데이터를 수신하고, 리드 래치 신호에 의해 온 또는 오프 제어되는 정정 스위치,
    상기 정정 스위치에 결합되어, 상기 리드 데이터를 래치하도록 구성된 리드 비트 래치,
    상기 리드 비트 래치에 결합되어, 상기 에러 디코드 신호를 수신하고, 상기 에러 디코드 신호에 근거해 상기 리드 비트 래치에 기억된 비트를 정정하도록 구성된 정정 회로, 및
    상기 정정 회로 및 상기 리드 비트 래치에 결합되고, 출력 인에이블 신호에 의해 제어되어 상기 리드 비트 래치에 격납된 비트를 상기 데이터 출력 신호로서 출력하는 제1 출력 회로
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    정정 후의 상기 데이터가 상기 메모리 셀 어레이에 써질 때, 메모리 셀을 선택하기 위한 선택 신호의 인에이블 시간을 정정 기입 시간으로 칭하고,
    상기 에러 비트를 발견하지 않은 상기 데이터가 상기 메모리 셀 어레이에 써질 때, 상기 선택 신호의 인에이블 시간을 통상 기입 시간으로 칭하고,
    상기 정정 기입 시간은 상기 통상 기입 시간보다 긴
    메모리 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 데이터 리드 회로는,
    입력단이 상기 메모리 셀 어레이로부터 상기 데이터를 수신하고, 리드 인에이블 신호에 의해 온 또는 오프로 제어되는 리드 스위치,
    상기 리드 스위치의 입력단에 결합되고, 프리차지 신호에 의해 제어되어, 상기 리드 스위치의 입력단에 대해 예비 충전 동작을 실행하는 프리차지 회로, 및
    입력단이 상기 리드 스위치의 출력단에 결합되고, 상기 리드 인에이블 신호에 의해 제어되어, 상기 리드 데이터를 생성하고, 대응하는 상기 리드 비트 신호를 생성하는 증폭 회로
    를 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 리드 스위치는,
    제1 전송 게이트, 제2 전송 게이트, 제1 인버터 및 제2 인버터
    를 포함하고,
    상기 제1 전송 게이트는, 비트라인에 결합되어, 데이터 신호를 수신하고,
    상기 제2 전송 게이트는, 상보 비트라인에 결합되어, 역상 데이터 신호를 수신하고,
    상기 제1 전송 게이트 및 상기 제2 전송 게이트는,
    어느 쪽이나 상기 리드 인에이블 신호에 의해 제어되고,
    상기 데이터는,
    상기 데이터 신호 및 상기 역상 데이터 신호의 차동 신호를 포함하고,
    상기 제1 인버터의 입력단은, 상기 리드 인에이블 신호를 수신하고,
    상기 제1 인버터의 출력단은, 상기 제1 전송 게이트의 일방의 제어단 및 상기 제2 전송 게이트의 일방의 제어단에 공통으로 결합되고,
    상기 제2 인버터의 입력단은, 상기 제1 인버터의 출력단에 결합되고,
    상기 제2 인버터의 출력단은, 상기 제1 전송 게이트의 타방의 제어단 및 상기 제2 전송 게이트의 타방의 제어단에 공통으로 결합되고,
    상기 프리차지 회로는,
    상기 프리차지 신호를 수신하는 제3 인버터,
    제1단이 전원 전압에 결합되고, 제어단이 상기 제3 인버터의 출력단에 결합되고, 제2단이 상기 비트라인에 결합되는 제1 P형 트랜지스터,
    제1단이 상기 전원 전압에 결합되고, 제어단이 상기 제3 인버터의 출력단에 결합되고, 제2단이 상기 상보 비트라인에 결합되는 제2 P형 트랜지스터, 및
    상기 제1 P형 트랜지스터의 제2단 및 상기 제2 P형 트랜지스터의 제2단의 사이에 결합되고, 제어단이 상기 제3 인버터의 출력단에 결합되는 제3 P형 트랜지스터
    를 포함하고,
    상기 증폭 회로는,
    상기 리드 스위치에 결합되어 상기 데이터 신호 및 상기 역상 데이터 신호를 수신하고, 대응해서 리드 데이터 신호 및 역상 리드 데이터 신호를 출력하는 앰프 - 상기 리드 데이터는, 상기 리드 데이터 신호 및 상기 역상 리드 데이터 신호의 차동 신호를 포함함 -, 및
    상기 역상 리드 데이터 신호를 수신하여 상기 리드 비트 신호를 출력하는 제4 인버터
    를 포함하는 메모리 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 정정 스위치는, 제3 전송 게이트, 제4 전송 게이트 및 제5 인버터를 포함하고,
    상기 제3 전송 게이트는, 상기 데이터 리드 회로로부터 리드 데이터 신호를 수신하고,
    상기 제4 전송 게이트는 상기 데이터 리드 회로로부터 역상 리드 데이터 신호를 수신하고,
    상기 제3 전송 게이트 및 상기 제4 전송 게이트는, 어느 쪽이나 상기 리드 래치 신호에 의해 제어되고,
    상기 리드 데이터는, 상기 리드 데이터 신호 및 상기 역상 리드 데이터 신호의 차동 신호를 포함하고,
    상기 제5 인버터의 입력단은, 상기 리드 래치 신호를 수신하고,
    상기 제5 인버터의 출력단은, 상기 제3 전송 게이트의 일방의 제어단 및 상기 제4 전송 게이트의 일방의 제어단에 공통으로 결합되고,
    상기 리드 비트 래치는, 제6 인버터 및 제7 인버터를 포함하고,
    상기 제6 인버터의 입력단은, 상기 제7 인버터의 출력단에 결합되어, 상기 제3 전송 게이트를 통해 상기 리드 데이터 신호를 수신하고,
    상기 제7 인버터의 입력단은, 제6 인버터의 출력단에 결합되어, 상기 제4 전송 게이트를 통해 상기 역상 리드 데이터 신호를 수신하는
    메모리 장치.
  8. 제7항에 있어서,
    상기 정정 회로는,
    상기 에러 디코드 신호를 수신하는 제8 인버터,
    상기 제6 인버터의 출력단에 결합되어, 상기 정정 비트 신호를 출력하는 제9 인버터,
    제4 P형 트랜지스터 및 제5 P형 트랜지스터, 및
    제6 P형 트랜지스터 및 제7 P형 트랜지스터
    를 포함하고,
    상기 제4 P형 트랜지스터의 제1단은, 전원 전압에 결합되고,
    상기 제4 P형 트랜지스터의 제2단은, 상기 제5 P형 트랜지스터의 제1단에 결합되고,
    상기 제4 P형 트랜지스터의 제어단은, 상기 제8 인버터의 출력단에 결합되고,
    상기 제5 P형 트랜지스터의 제2단은, 상기 제6 인버터의 입력단에 결합되고,
    상기 제5 P형 트랜지스터의 제어단은, 상기 리드 데이터 신호를 수신하고,
    상기 제6 P형 트랜지스터의 제1단은, 상기 전원 전압에 결합되고,
    상기 제6 P형 트랜지스터의 제2단은, 상기 제7 P형 트랜지스터의 제1단에 결합되고,
    상기 제6 P형 트랜지스터의 제어단은, 상기 제8 인버터의 출력단에 결합되고,
    상기 제7 P형 트랜지스터의 제2단은, 상기 제6 인버터의 출력단에 결합되고,
    상기 제7 P형 트랜지스터의 제어단은, 상기 역상 리드 데이터 신호를 수신하는
    메모리 장치.
  9. 제8항에 있어서,
    상기 제1 출력 회로는,
    입력단이 출력 인에이블 신호에 결합되는 제10 인버터,
    제1 입력단이 상기 제5 P형 트랜지스터의 제2단에 결합되고, 제2 입력단이 상기 출력 인에이블 신호를 수신하는 제1 NAND 게이트,
    제1 입력단이 상기 제5 P형 트랜지스터의 제2단에 결합되고, 제2 입력단이 상기 제10 인버터의 출력단에 결합되는 제1 NOR 게이트,
    제1단이 상기 전원 전압에 결합되고, 제어단이 상기 제1 NAND 게이트의 출력단에 결합되는 제8 P형 트랜지스터, 및
    제1단이 상기 제8 P형 트랜지스터의 제2단에 결합되어, 정정 후의 상기 데이터 출력 신호를 제공하고, 제어단이 상기 제1 NOR 게이트의 출력단에 결합되고, 제2단이 그라운드 전압에 결합되는 제1 N형 트랜지스터
    를 포함하는 메모리 장치.
  10. 제1항에 있어서,
    상기 데이터 라이트 회로는,
    입력단이 대응하는 상기 데이터 출력 신호를 수신하는 제11 인버터,
    입력단이 상기 제11 인버터의 출력단에 결합되고, 제1 라이트 래치 신호에 의해 온 또는 오프로 제어되는 제1 라이트 스위치,
    입력단이 대응하는 상기 정정 비트 신호를 수신하고, 제2 라이트 래치 신호에 의해 온 또는 오프로 제어되는 제2 라이트 스위치,
    상기 제1 라이트 스위치의 출력단 및 상기 제2 라이트 스위치의 출력단에 결합되는 라이트 비트 래치, 및
    상기 제2 라이트 스위치의 출력단 및 상기 라이트 비트 래치의 출력단에 결합되고, 라이트 인에이블 신호에 의해 제어되어, 상기 데이터 출력 신호 또는 상기 정정 비트 신호를 상기 메모리 셀 어레이에 기입하는 제2 출력 회로
    를 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 라이트 스위치는, 제5 전송 게이트이고,
    상기 제2 라이트 스위치는, 제6 전송 게이트이고,
    상기 라이트 비트 래치는, 제12 인버터 및 제13 인버터를 포함하고,
    상기 제12 인버터의 입력단은, 상기 제13 인버터의 출력단에 결합되고,
    상기 제13 인버터의 입력단은, 상기 제12 인버터의 출력단에 결합되고,
    상기 제12 인버터의 입력단은, 제5 전송 게이트의 출력단 및 제6 전송 게이트의 출력단에 공통으로 결합되는
    메모리 장치.
  12. 제11항에 있어서,
    상기 제2 출력 회로는,
    상기 라이트 인에이블 신호를 수신하는 제14 인버터,
    상기 제14 인버터와 직렬로 결합하는 제15 인버터,
    제1 입력단이 상기 제12 인버터의 출력단에 결합되고, 제2 입력단이 상기 제15 인버터의 출력단에 결합되는 제2 NAND 게이트,
    제1 입력단이 상기 제12 인버터의 출력단에 결합되고, 제2 입력단이 상기 제14 인버터의 출력단에 결합되는 제2 NOR 게이트,
    제1단이 전원 전압에 결합되고, 제어단이 상기 제2 NAND 게이트의 출력단에 결합되는 제9 P형 트랜지스터,
    제1단이 상기 제9 P형 트랜지스터의 제2단에 결합되어, 대응하는 데이터 신호를 제공하고, 제어단이 상기 제2 NOR 게이트의 출력단에 결합되고, 제2단이 그라운드 전압에 결합되는 제2 N형 트랜지스터,
    제1 입력단이 제13 인버터의 출력단에 결합되고, 제2 입력단이 상기 제15 인버터의 출력단에 결합되는 제3 NAND 게이트,
    제1 입력단이 상기 제13 인버터의 출력단에 결합되고, 제2 입력단이 상기 제14 인버터의 출력단에 결합되는 제3 NOR 게이트,
    제1단이 상기 전원 전압에 결합되고, 제어단이 상기 제3 NAND 게이트의 출력단에 결합되는 제10 P형 트랜지스터, 및
    제1단이 제10 P형 트랜지스터의 제2단에 결합되어, 대응하는 역상 데이터 신호를 제공하고, 제어단이 상기 제3 NOR 게이트의 출력단에 결합되고, 제2단이 그라운드 전압에 결합되는 제3 N형 트랜지스터 - 상기 데이터는, 상기 데이터 신호 및 상기 역상 데이터 신호의 차동 신호를 포함함 -
    를 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 데이터 라이트 회로는, 제어 신호 발생 회로를 더 포함하고,
    상기 제어 신호 발생 회로는,
    초기 라이트 래치 신호 및 라이트 마스크 신호에 근거해 상기 제1 라이트 래치 신호와 상기 제2 라이트 래치 신호를 생성하고, 제16 인버터, 제17 인버터, 제18 인버터 및 신호 발생 회로를 포함하고,
    상기 제16 인버터는, 상기 제17 인버터와 직렬로 결합되고,
    상기 제16 인버터의 입력단은, 상기 초기 라이트 래치 신호를 수신하고,
    상기 제17 인버터는, 패리티 라이트 래치 신호를 상기 패리티 데이터 읽기 쓰기 회로에 출력하고,
    상기 제18 인버터는, 상기 초기 라이트 래치 신호를 수신하여 역상 패리티 라이트 래치 신호를 상기 패리티 데이터 읽기 쓰기 회로에 출력하고,
    상기 신호 발생 회로는,
    출력단이 대응하는 라이트 마스크 신호를 수신하는 제19 인버터,
    제1 입력단이 상기 초기 라이트 래치 신호를 수신하고, 제2 입력단이 상기 제19 인버터의 출력단에 결합되고, 출력단이 대응하는 상기 제1 라이트 래치 신호의 역상 신호를 출력하는 제4 NAND 게이트,
    입력단이 상기 제4 NAND 게이트의 출력단에 결합되고, 출력단이 대응하는 상기 제1 라이트 래치 신호를 출력하는 제20 인버터,
    제1 입력단이 상기 초기 라이트 래치 신호를 수신하고, 제2 입력단이 대응하는 상기 라이트 마스크 신호를 수신하고, 출력단이 대응하는 상기 제2 라이트 래치 신호의 역상 신호를 출력하는 제5 NAND 게이트, 및
    입력단이 상기 제5 NAND 게이트의 출력단에 결합되고, 출력단이 대응하는 상기 제2 라이트 래치 신호를 출력하는 제21 인버터
    를 포함하는 메모리 장치.
  14. 제1항에 있어서,
    상기 신드롬 연산 회로는,
    상기 데이터 읽기 쓰기 회로 및 상기 패리티 데이터 읽기 쓰기 회로에 결합되어, 리드 동작 또는 라이트 동작에 근거해 상기 데이터 리드 회로 또는 상기 데이터 정정 회로의 출력 신호를 선택적으로 수신하고, 상기 패리티 데이터 라이트 신호를 생성하고, 상기 패리티 데이터 라이트 신호 및 대응하는 상기 패리티 데이터를 비교하여 신드롬 신호를 생성하는 신드롬 발생 회로, 및
    상기 신드롬 발생 회로에 결합되어, 상기 신드롬 신호를 디코드하여 에러 디코드 신호를 생성하는 신드롬 디코드 회로
    를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 데이터 읽기 쓰기 회로가 상기 리드 동작을 실행할 때,
    상기 신드롬 발생 회로는,
    상기 리드 비트 신호에 근거해 상기 패리티 데이터 라이트 신호를 생성하고,
    상기 데이터 읽기 쓰기 회로가 상기 라이트 동작을 실행할 때,
    상기 신드롬 발생 회로는,
    상기 정정 비트 신호 또는 상기 데이터 출력 신호에 근거해 상기 패리티 데이터 라이트 신호를 생성하는
    메모리 장치
  16. 제14항에 있어서,
    상기 패리티 데이터 읽기 쓰기 회로는,
    상기 패리티 데이터를 독출해, 패리티 리드 신호를 상기 신드롬 발생 회로에 출력하고,
    상기 신드롬 발생 회로는,
    복수의 전송 게이트 및 복수의 제1 XOR 게이트를 포함하고,
    상기 복수의 전송 게이트를 제어해 상기 데이터 출력 신호, 상기 정정 비트 신호 또는 상기 리드 비트 신호를 상기 복수의 제1 XOR 게이트에 선택적으로 제공하고, 상기 패리티 데이터 라이트 신호를 출력하는 내부 연산 회로, 및
    상기 내부 연산 회로로부터 상기 패리티 데이터 라이트 신호를 수신하고, 상기 패리티 데이터 읽기 쓰기 회로로부터 대응하는 상기 패리티 리드 신호를 수신하고, 상기 신드롬 신호를 출력하는 복수의 제2 XOR 게이트
    를 포함하는 메모리 장치.
  17. 제1항에 있어서,
    상기 패리티 데이터 읽기 쓰기 회로는,
    상기 패리티 데이터 메모리 셀 어레이 및 상기 신드롬 연산 회로에 결합되어, 상기 패리티 데이터 메모리 셀 어레이로부터 상기 패리티 데이터를 독출해, 패리티 리드 신호를 상기 신드롬 연산 회로에 출력하도록 구성된 패리티 데이터 리드 회로, 및
    상기 패리티 데이터 메모리 셀 어레이 및 상기 신드롬 연산 회로에 결합되어, 정정 후의 상기 패리티 데이터를 상기 패리티 데이터 메모리 셀 어레이에 기입하도록 구성된 패리티 데이터 라이트 회로
    를 포함하는 메모리 장치.
KR1020190072313A 2019-06-18 2019-06-18 메모리 장치 KR102145688B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190072313A KR102145688B1 (ko) 2019-06-18 2019-06-18 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190072313A KR102145688B1 (ko) 2019-06-18 2019-06-18 메모리 장치

Publications (1)

Publication Number Publication Date
KR102145688B1 true KR102145688B1 (ko) 2020-08-19

Family

ID=72265429

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190072313A KR102145688B1 (ko) 2019-06-18 2019-06-18 메모리 장치

Country Status (1)

Country Link
KR (1) KR102145688B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140126225A (ko) * 2013-04-18 2014-10-30 삼성전자주식회사 마스크드 라이트 동작을 수행하는 메모리 장치
KR101873526B1 (ko) * 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101873526B1 (ko) * 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법
KR20140126225A (ko) * 2013-04-18 2014-10-30 삼성전자주식회사 마스크드 라이트 동작을 수행하는 메모리 장치

Similar Documents

Publication Publication Date Title
US11604694B2 (en) Error correction in row hammer mitigation and target row refresh
CN107799155B (zh) 包括列冗余的存储装置
US7200780B2 (en) Semiconductor memory including error correction function
US8560931B2 (en) Low power retention random access memory with error correction on wake-up
US20100157693A1 (en) Semiconductor memory device
US8213253B2 (en) Semiconductor memory
US20190304516A1 (en) Apparatuses and methods for coupling data lines in memory devices
US8854898B2 (en) Apparatuses and methods for comparing a current representative of a number of failing memory cells
JP2015082333A (ja) 半導体記憶装置
TW202139203A (zh) 用於半導體記憶體的錯誤更正寫碼與資料匯流反轉的裝置與方法
US11010243B2 (en) Memory apparatus with error bit correction in data reading period
JP2008135136A (ja) 強誘電体メモリおよび強誘電体メモリの動作方法
JP2003151297A (ja) 誤り訂正回路を備えた半導体記憶装置
JP2669303B2 (ja) ビットエラー訂正機能付き半導体メモリ
CN112131037B (zh) 存储器装置
KR20160019595A (ko) 기준 전압 발생기를 포함하는 메모리 장치
US11417413B2 (en) Semiconductor memory apparatus and method for reading the same
JP2006004476A (ja) 半導体装置
US6967882B1 (en) Semiconductor memory including static memory
JP6907265B2 (ja) メモリ装置
KR102145688B1 (ko) 메모리 장치
CN107154271B (zh) 静态存储器装置及其静态存储器胞
TWI691964B (zh) 記憶體裝置
US20050166134A1 (en) Semiconductor integrated circuit device
CN116030850B (zh) 数据传输电路、方法及存储装置

Legal Events

Date Code Title Description
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant