TWI691964B

TWI691964B - 記憶體裝置

Info

Publication number: TWI691964B
Application number: TW108118908A
Authority: TW
Inventors: 中岡裕司
Original assignee: 華邦電子股份有限公司
Priority date: 2019-05-31
Filing date: 2019-05-31
Publication date: 2020-04-21
Also published as: TW202046329A

Abstract

一種記憶體裝置。資料讀寫電路用以存取記憶胞陣列的資料。校正資料讀寫電路用以存取校正資料記憶胞陣列的校正資料。校驗子運算電路根據從資料讀寫電路接收的資料以及從校正資料讀寫電路接收的校正資料產生錯誤解碼信號。在讀取資料的同一個讀取週期中，資料讀寫電路根據錯誤解碼信號校正資料中的錯誤位元且輸出正確的資料與校正位元信號。校驗子運算電路還根據校正位元信號輸出校正資料寫入信號至校正資料讀寫電路以更新校正資料記憶胞陣列中的校正資料。資料讀寫電路也將校正後的資料寫回記憶胞陣列。

Description

記憶體裝置

本發明是有關於一種記憶體裝置，且特別是有關於一種具有錯誤檢查和糾正錯誤功能的記憶體裝置。

隨著科技的進步，消費者對儲存媒體的需求也急速增加，其中動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）具有結構簡單、高密度、低成本的優點，因此被廣泛地應用於各種電子裝置。為了提升DRAM的資料可靠度，某些DRAM會具備修正錯誤記憶體（Error-correcting code memory，ECC memory）來偵測儲存資料中的錯誤位元並且修正此錯誤位元。目前DRAM主要採用單錯誤校正（Single Error Correcting）技術，但單錯誤校正技術一次只能糾正一位元的錯誤。如果儲存資料同時具有2位元以上的錯誤，ECC電路的錯誤校正功能就會失效。然而DRAM操作時可能會因高溫、刷新等因素發生軟錯誤（Soft error）而產生錯誤位元。如果不能及時校正錯誤位元，可能會讓儲存資料累積兩個錯誤位元而降低記憶體的資料可靠度。因此，如何對儲存資料進行及時的校正以避免累積到2個以上的錯誤位元而維持DRAM的資料正確性成為一個待克服的問題。

本發明提供一種記憶體裝置，可在資料的讀取週期中，即時校正錯誤位元並且更新儲存的資料與錯誤檢查校正用的校正資料。

本發明的一種記憶體裝置，包括：資料讀寫電路、校正資料讀寫電路與校驗子運算電路。資料讀寫電路耦接記憶胞陣列，用以存取記憶胞陣列的資料。校正資料讀寫電路耦接校正資料記憶胞陣列，用以存取校正資料記憶胞陣列的校正資料。校驗子運算電路根據從資料讀寫電路接收的資料以及從校正資料讀寫電路接收的校正資料產生錯誤解碼信號，其中，在讀取資料的同一個讀取週期中，資料讀寫電路根據錯誤解碼信號校正資料中的錯誤位元且輸出正確的資料與校正位元信號，其中資料讀寫電路將校正後的資料寫回記憶胞陣列，其中校驗子運算電路還根據校正位元信號輸出校正資料寫入信號至校正資料讀寫電路以更新校正資料記憶胞陣列中的校正資料。

基於上述，本發明的記憶體裝置可以在一個讀取週期中從記憶胞陣列讀取資料並完成檢查與校正。當發現資料中有一個錯誤位元時，本發明的記憶體裝置能夠在同一個讀取週期中即時校正錯誤以輸出正確的資料，並且對應地在一個連續的期間中將校正後的資料寫回記憶胞陣列以及將更新的校正資料寫回校正資料記憶胞陣列。藉此，本發明的記憶體裝置可以提高資料的可靠度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一實施例的一種記憶體裝置的方塊圖。請參照圖1，記憶體裝置100包括記憶胞陣列110、校正資料記憶胞陣列120、資料讀寫電路130、校正資料讀寫電路140與校驗子運算電路170，其中校驗子運算電路170包括校驗子產生電路150以及校驗子解碼電路160。資料讀寫電路130耦接記憶胞陣列110以存取記憶胞陣列110的資料MD。校正資料讀寫電路140耦接校正資料記憶胞陣列120以存取校正資料記憶胞陣列120的校正資料PM。校正資料PM是用以對資料MD進行檢查與校正的錯誤檢查和校正碼，例如對資料MD進行漢明碼（Hamming code）等ECC編碼程序而產生。校正資料PM的位元數取決於資料MD的位元數。在本實施例中，資料MD的大小以64位元為例，校正資料PM的大小則對應設定為7位元，但本發明並不限制資料MD與校正資料PM的大小。

校驗子運算電路170根據從資料讀寫電路130接收的資料MD（資料讀寫電路130讀取資料MD後輸出讀取位元信號RD）以及從校正資料讀寫電路140接收的校正資料PM（校正資料讀寫電路140讀取校正資料PM後輸出校正讀取信號PS）產生錯誤解碼信號SD，其中，在讀取資料MD的同一個讀取週期中，資料讀寫電路130根據錯誤解碼信號SD校正資料MD中的錯誤位元且輸出正確的資料（即資料輸出信號RWB）與校正位元信號CS。資料讀寫電路130會將校正後的資料寫回記憶胞陣列110，並且校驗子運算電路170還根據校正位元信號CS輸出校正資料寫入信號NS至校正資料讀寫電路140以更新校正資料記憶胞陣列120中的校正資料PM。

換句話說，在本實施例中，在讀取資料MD與校正資料PM後，可以通過校驗子運算電路170的校驗子編碼（Syndrome encoding）與校驗子解碼（Syndrome decoding）來檢查資料MD中是否有錯誤位元。如果存在錯誤位元，資料讀寫電路130可以在同一個讀取周期中即時地根據錯誤解碼信號SD修正錯誤位元以輸出正確的資料輸出信號RWB，還可以一併輸出校正位元信號CS到校驗子運算電路170來使校正資料讀寫電路140更新校正資料PM。特別一提的是，在讀取資料MD到輸出正確的資料輸出信號RWB之間，記憶體裝置100不需要再次選擇記憶胞陣列110的記憶胞，可以在同一個讀取周期中完成上述動作，並且還可以更新校正資料PM。

以下進一步說明本實施例的電路結構與實施方式。圖2是依照本發明的一實施例的資料讀寫電路的電路方塊示意圖。請參照圖2，資料讀寫電路130包括資料讀取電路210、資料校正電路220與資料寫入電路230。資料讀取電路210耦接記憶胞陣列110，用以從記憶胞陣列110讀取資料MD以產生讀取資料AD與對應的讀取位元信號RD。資料校正電路220耦接資料讀取電路210與校驗子運算電路170的校驗子解碼電路160，用以在讀取週期中鎖存讀取資料AD，以及根據錯誤解碼信號SD校正讀取資料AD的錯誤位元以產生正確的資料輸出信號RWB與校正位元信號CS，其中資料輸出信號RWB是資料讀寫電路130讀取與校正資料MD後的輸出結果。資料寫入電路230耦接資料校正電路220與記憶胞陣列110，用以使用校正位元信號CS取代對應錯誤位元的資料輸出信號RWB以將正確的資料MD寫回記憶胞陣列110。

請再參照圖1，校驗子運算電路170包括校驗子產生電路150與校驗子解碼電路160。校驗子產生電路150耦接資料讀寫電路130與校正資料讀寫電路140，並根據讀取操作或寫入操作選擇接收資料讀取電路210或資料校正電路220的輸出信號產生校正資料寫入信號NS。更具體來說，資料讀寫電路130進行讀取操作時，校驗子產生電路150根據讀取位元信號RD產生校正資料寫入信號NS，且在資料讀寫電路130進行寫入操作時，校驗子產生電路150根據校正位元信號CS或資料輸出信號RWB產生校正資料寫入信號NS。

校驗子產生電路150比較校正資料寫入信號NS與對應的校正資料PM（校正資料讀寫電路140讀取校正資料PM以提供校正讀取信號PS給校驗子產生電路150）來產生校驗子信號SY。校驗子解碼電路160耦接校驗子產生電路150以對校驗子信號SY進行解碼而產生錯誤解碼信號SD。資料讀寫電路130根據錯誤解碼信號SD校正資料MD中的錯誤位元。

接著說明資料讀寫電路130的具體實施方式。圖3A是依照本發明的一實施例的資料讀取電路的電路示意圖，圖3B是依照本發明一實施例的記憶體裝置的讀取操作的波形示意圖。圖4是依照本發明的一實施例的資料校正電路的電路示意圖，圖5A是依照本發明的一實施例的資料寫入電路的電路示意圖，圖5B是依照本發明的一實施例的資料寫入電路的控制信號產生電路的電路示意圖。請搭配圖1與圖2參照圖3A至圖5B以具體說明資料讀寫電路130的實施細節。

在圖3A中，資料讀取電路210包括讀取開關310、預充電路320與放大電路330。讀取開關310的輸入端從記憶胞陣列110接收資料MD，並受控於讀取致能信號DE而導通或斷開。預充電路320耦接讀取開關310的輸入端，受控於預充信號PB以對讀取開關310的輸入端執行預充電動作。放大電路330的輸入端耦接讀取開關310的輸出端，受控於讀取致能信號DE以產生讀取資料AD，並產生對應的讀取位元信號RD。

具體來說，記憶胞陣列110中的感測放大器以差分信號（Differential signal）的方式來輸出儲存於記憶胞中的資料MD，因此資料MD會包括資料信號MDiT與反相資料信號MDiN的差分信號，其中資料MD以64位元為例，在本說明書中以MDi表示資料MD的其中一個位元，i是0到63的整數（i=0, 1, 2…, 63），例如MD0、MD1、…MD63。同理，讀取資料AD也是包括讀取資料信號ADiT與反相讀取資料信號ADiN的差分信號。本說明書中的i是指對應的位元，例如，讀取位元信號RDi、資料輸出信號RWBi與校正位元信號CSi是表示讀取位元信號RD、資料輸出信號RWB跟校正位元信號CS中對應的位元，請以此類推。

在讀取開關310中，傳輸閘TG1耦接位元線BL以接收資料信號MDiT，傳輸閘TG2耦接互補位元線BLN以接收反相資料信號MDiN，並且傳輸閘TG1與傳輸閘TG2都受控於讀取致能信號DE。圖3A中的反相器INV1的輸入端接收讀取致能信號DE，其輸出端共同耦接傳輸閘TG1與傳輸閘TG2的其中一控制端（例如傳輸閘TG1與傳輸閘TG2中的N型電晶體的控制端）。反相器INV2的輸入端耦接反相器INV1的輸出端，其輸出端共同耦接傳輸閘TG1與傳輸閘TG2的另一控制端（例如傳輸閘TG1與傳輸閘TG2中的P型電晶體的控制端）。

在預充電路320中，反相器INV3接收預充信號PB。P型電晶體TP1的第一端耦接電源電壓VDD，其控制端耦接反相器INV3的輸出端，其第二端耦接位元線BL。P型電晶體TP2其第一端耦接電源電壓VDD，其控制端耦接反相器INV3的輸出端，其第二端耦接互補位元線BLN。P型電晶體TP3耦接於P型電晶體TP1的第二端與P型電晶體TP2的第二端之間，其控制端耦接反相器INV3的輸出端。

在放大電路330中，放大器332耦接讀取開關310以接收資料信號MDiT與反相資料信號MDiN，且對應地輸出讀取資料信號ADiT與反相讀取資料信號ADiN。反相器INV4接收反相讀取資料信號ADiN以輸出讀取位元信號RDi。

在本實施例中，放大器332包括P型電晶體T31~T32以及N型電晶體T33~T35。P型電晶體T31與N型電晶體T33串接於電壓電源VDD與N型電晶體T35的第一端之間，P型電晶體T32與N型電晶體T34同樣串接於電壓電源VDD與N型電晶體T35的第一端之間，其中P型電晶體T31與N型電晶體T33的控制端共同耦接N型電晶體T34的第一端，P型電晶體T32與N型電晶體T34的控制端共同耦接N型電晶體T33的第一端。N型電晶體T35的第二端耦接接地電壓GND，其控制端耦接讀取致能信號DE。

在圖3B中，在讀取操作前，預充信號PB導通讀取開關310以對位元線BL跟互補位元線BLN進行預充電動作。當要開始讀取操作時，預充信號PB會關閉讀取開關310以結束預充電動作。同時，用以選擇記憶胞陣列110的記憶胞的選擇信號CSL會由低邏輯位準（Low）變為高邏輯位準（High），以讀取所選擇的記憶胞的資料MD。接著，讀取致能信號DE切換到高邏輯位準（High）以導通讀取開關310與啟動放大器332來放大資料信號MDiT與反相資料信號MDiN以輸出讀取資料信號ADiT、反相讀取資料信號ADiN與讀取位元信號RDi。圖3B中的低電壓VSS在此以接地電壓GND為例。

請參照圖4，資料校正電路220包括校正開關410、讀取位元鎖存器420、校正電路430與輸出電路440。校正開關410的輸入端從資料讀取電路210接收讀取資料ADi，並受控於讀取鎖存信號LAR而導通或斷開。讀取位元鎖存器420耦接校正開關410，用以鎖存讀取資料ADi。校正電路430耦接讀取位元鎖存器420且接收對應的錯誤解碼信號SDi，用以根據錯誤解碼信號SDi校正讀取位元鎖存器420所儲存的位元。輸出電路440耦接校正電路430與讀取位元鎖存器420，受控於輸出致能信號OE將讀取位元鎖存器420所儲存的位元輸出為資料輸出信號RWBi。

在圖4的校正開關410中，傳輸閘TG3從資料讀取電路210接收讀取資料信號ADiT，傳輸閘TG4從資料讀取電路210接收反相讀取資料信號ADiN，且傳輸閘TG3與傳輸閘TG4都受控於讀取鎖存信號LAR。反相器INV5輸入端接收讀取鎖存信號LAR，其輸出端共同耦接傳輸閘TG3與傳輸閘TG4的其中一控制端以提供讀取鎖存信號LAR的反相信號。

讀取位元鎖存器420包括反相器INV6與反相器INV7。反相器INV6的輸入端耦接反相器INV7的輸出端且通過傳輸閘TG3接收讀取資料信號ADiT。反相器INV7的輸入端耦接反相器INV6的輸出端且通過傳輸閘TG4接收反相讀取資料信號ADiN。

在校正電路430中，反相器INV8接收錯誤解碼信號SDi，反相器INV9耦接反相器INV6的輸出端以輸出校正位元信號CSi。P型電晶體TP4的第一端耦接電源電壓VDD，其第二端耦接P型電晶體TP5的第一端，其控制端耦接反相器INV8的輸出端。P型電晶體TP5的第二端耦接反相器INV6的輸入端，其控制端接收讀取資料信號ADiT。P型電晶體TP6的第一端同樣耦接電源電壓VDD，其第二端耦接P型電晶體TP7的第一端，其控制端耦接反相器INV8的輸出端。P型電晶體TP7的第二端耦接反相器INV6的輸出端，其控制端接收反相讀取資料信號ADiN。

在輸出電路440中，反相器INV10的輸入端耦接輸出致能信號OE。反及閘NAND1的第一輸入端耦接P型電晶體TP5的第二端，其第二輸入端接收輸出致能信號OE。反或閘NOR1的第一輸入端耦接P型電晶體TP5的第二端，其第二輸入端耦接反相器INV10的輸出端。P型電晶體TP8的第一端耦接電源電壓VDD，其控制端耦接反及閘NAND1的輸出端，並且N型電晶體TN1的第一端耦接P型電晶體TP8的第二端並提供校正後的資料輸出信號RWBi，其控制端耦接反或閘NOR1的輸出端，其第二端耦接接地電壓GND。輸出電路440還可以包括耦接於N型電晶體TN1的第一端的鎖存器442。鎖存器442的電路架構與讀取位元鎖存器420相同，由兩個反相器INV互接所形成。

請再次參照圖3B，當讀取鎖存信號LAR切換至高邏輯位準，讀取位元鎖存器420接收讀取資料ADi以鎖存其位元值，並產生對應的正鎖存位元信號EiT以及反鎖存位元信號EiN。在圖3B中，在讀取鎖存信號LAR的高邏輯位準期間中，正鎖存位元信號EiT改變至低邏輯位準，反鎖存位元信號EiN改變至高邏輯位準。在讀取鎖存信號LAR切換至低邏輯位準後，如果資料MD的第i個位元是錯誤位元，來自校驗子解碼電路160的錯誤解碼信號SDi會切換至高邏輯位準。在同一個讀取週期內，校正電路430會根據錯誤解碼信號SDi反轉讀取位元鎖存器420所鎖存的錯誤的位元值，因此正鎖存位元信號EiT以及反鎖存位元信號EiN發生反轉以糾正錯誤。最後，輸出電路440根據輸出致能信號OE輸出正確的資料輸出信號RWBi。

請參照圖5A，資料寫入電路230包括反相器INV11、寫入開關510、寫入開關520、寫入位元鎖存器530與輸出電路540。反相器INV11的輸入端接收對應的資料輸出信號RWBi。寫入開關510的輸入端耦接反相器INV11的輸出端並受控於第一寫入鎖存信號LAWm而進行導通或斷開。寫入開關520的輸入端接收對應的校正位元信號CSi並受控於第二寫入鎖存信號LDWm而進行導通或斷開。在此m是0~7的整數，表示對應的遮罩（Mask）位元。寫入位元鎖存器530耦接寫入開關510的輸出端以及寫入開關520的輸出端，輸出電路540耦接寫入開關520的輸出端以及寫入位元鎖存器530。輸出電路540受控於寫入致能信號WE且將資料輸出信號RWBi或校正位元信號CSi寫入記憶胞陣列110。

在此，輸出電路540所輸出的資料信號MDiT與反相資料信號MDiN可以分別被傳送回記憶胞陣列110的位元線與互補位元線以重新寫入資料MDi。

在圖5A中，寫入開關510是以傳輸閘TG5的方式實施，寫入開關520是以傳輸閘TG6的方式實施。傳輸閘TG5的兩個控制端分別接收對應的第一寫入鎖存信號LAWm與第一寫入鎖存信號LAWm的反相信號（簡稱反相第一寫入鎖存信號）LAWmB，傳輸閘TG6的兩個控制端分別接收第二寫入鎖存信號LDWm與第二寫入鎖存信號LDWm的反相信號（簡稱反相第二寫入鎖存信號）LDWmB。

寫入位元鎖存器530包括反相器INV12與反相器INV13。反相器INV12的輸入端耦接反相器INV13的輸出端，反相器INV13的輸入端耦接反相器INV12的輸出端，其中反相器INV12的輸入端共同耦接傳輸閘TG5與傳輸閘TG6的輸出端。

在輸出電路540中，反相器INV14串接反相器INV15，且反相器INV14接收寫入致能信號WE。反及閘NAND2的第一輸入端耦接反相器INV12的輸出端，其第二輸入端耦接反相器INV15的輸出端，反或閘NOR2的第一輸入端耦接反相器INV12的輸出端，其第二輸入端耦接反相器INV14的輸出端。P型電晶體TP9的第一端耦接電源電壓VDD，其控制端耦接反及閘NAND2的輸出端，並且N型電晶體TN2的第一端耦接P型電晶體TP9的第二端並提供對應的資料信號MDiT，其控制端耦接反或閘NOR2的輸出端，其第二端耦接接地電壓GND。反及閘NAND3的第一輸入端耦接反相器INV13的輸出端，其第二輸入端耦接反相器INV15的輸出端。反或閘NOR3的第一輸入端耦接反相器INV13的輸出端，其第二輸入端耦接反相器INV14的輸出端。P型電晶體TP10的第一端耦接電源電壓VDD，其控制端耦接反及閘NAND3的輸出端，且N型電晶體TN3的第一端耦接P型電晶體TP10的第二端並提供對應的反相資料信號MDiN，其控制端耦接反或閘NOR3的輸出端，其第二端耦接接地電壓GND。

請參照圖5B，資料寫入電路230還包括控制信號產生電路550，控制信號產生電路550根據初始寫入鎖存信號LAW與寫入遮罩信號DM產生第一寫入鎖存信號LAWm與第二寫入鎖存信號LDWm。在本實施例中，寫入遮罩信號DM是8位元的信號，因此寫入遮罩信號DMm是表示對應第m個位元的信號，m是0到7的整數。

控制信號產生電路550提供校驗寫入鎖存信號LAWPT與反相校驗寫入鎖存信號LAWPB至校正資料讀寫電路140，並且提供對應的第一寫入鎖存信號LAWm與第二寫入鎖存信號LDWm，以及其反相信號至資料寫入電路230。

控制信號產生電路550包括反相器INV16、反相器INV17、反相器INV18與信號產生電路610。反相器INV16與反相器INV17串接且反相器INV16的輸入端接收初始寫入鎖存信號LAW，反相器INV17輸出校驗寫入鎖存信號LAWPT至校正資料讀寫電路140，其中反相器INV18接收初始寫入鎖存信號LAW以輸出反相校驗寫入鎖存信號LAWPB。

補充說明的是，在進行讀取操作時，寫入致能信號WE、初始寫入鎖存信號LAW會保持在低邏輯位準。

在圖5B的信號產生電路610中，反相器INV19的輸出端接收對應的寫入遮罩信號DMm。反及閘NAND4的第一輸入端接收初始寫入鎖存信號LAW，其第二輸入端耦接反相器INV19的輸出端，其輸出端輸出對應的反相第一寫入鎖存信號LAWmB。反相器INV20的輸入端耦接反及閘NAND4的輸出端以輸出對應的第一寫入鎖存信號LAWm。反及閘NAND5的第一輸入端接收初始寫入鎖存信號LAW，其第二輸入端接收對應的寫入遮罩信號DMm，其輸出端輸出對應的反相第二寫入鎖存信號LDWmB。反相器INV21的輸入端耦接反及閘NAND5的輸出端以輸出對應的第二寫入鎖存信號LDWm。

圖6A是依照本發明一實施例的記憶體裝置在未發現錯誤位元情況下的寫入操作的波形示意圖，圖6B是依照本發明一實施例的記憶體裝置在校正錯誤位元情況下的寫入操作的波形示意圖。請同時搭配上述實施例參照圖6A與圖6B。

在圖6A中，當記憶體裝置100要寫入資料MD且要寫入的位元不需要校正時，用以選擇記憶胞的選擇信號CSL的致能時間（例如保持在高邏輯位準的時間）稱為正常寫入時間。在正常寫入時間中校正位元信號CS與寫入遮罩信號DM會一直保持低邏輯位準，寫入開關510被導通而寫入開關520被關閉，資料寫入電路230選擇將資料輸出信號RWBi寫入記憶胞陣列110。

在圖6B中，記憶體裝置100在資料MD中發現錯誤位元後，且資料寫入電路230要寫回正確的資料時，選擇信號CSL的致能時間稱為校正寫入時間。在校正寫入時間中，讀取鎖存信號LAR被切換到低邏輯位準後，對應錯誤位元位置的錯誤解碼信號SDi的邏輯位準轉變成高位準，對應地，資料校正電路220輸出的校正位元信號CSi也會切換至高邏輯位準。補充說明的是，校驗子產生電路150也會對應地輸出校正資料寫入信號NS至校正資料讀寫電路140以更新校正資料PM。

接著資料寫入電路230進行寫入操作，對應的第一寫入鎖存信號LAWm會關閉寫入開關510並且對應的第二寫入鎖存信號LDWm會導通寫入開關520，讓校正位元信號CSi取代資料輸出信號RWBi輸入至輸出電路540以在寫入致能信號WE的致能時間中寫入正確的位元值。

簡言之，當要寫入的位元原本就是正確時，資料寫入電路230將資料輸出信號RWBi寫入記憶胞陣列110，當要寫入的位元是錯誤位元的位置時，資料寫入電路230將校正位元信號CSi寫入記憶胞陣列110。

特別說明的是，在本實施例中，選擇信號CSL的致能時間可以改變，校正寫入時間會大於正常寫入時間。當記憶體裝置100發現有錯誤位元時，可以通過延長選擇信號CSL的致能時間，資料讀寫電路130與校正資料讀寫電路140就可以在進行校正的同一期間內將正確的資料寫回記憶胞陣列110以及更新校正資料PM。也就是說，選擇信號CSL只需要致能一次就可以完成檢查校正與更新的動作。

接著說明校驗子產生電路150的電路架構細節。圖7A是依照本發明的一實施例的校驗子產生電路的電路示意圖，圖7B是依照本發明的一實施例的校驗子產生電路的內部運算電路的電路示意圖，圖7C是依照本發明的一實施例的校驗子產生電路的校驗子控制信號產生電路的電路示意圖。

請先參照圖7A，校驗子產生電路150包括內部運算電路710與多個互斥或閘XOR2，其中內部運算電路710包括多個傳輸閘TG（如圖7B中的傳輸閘TG7~TG9）與多個互斥或閘XOR1。

在圖7B中，內部運算電路710通過控制多個傳輸閘TG以選擇提供資料輸出信號RWB、校正位元信號CS或讀取位元信號RD至多個互斥或閘XOR1以輸出校正資料寫入信號NS。具體來說，內部運算電路710具有多個輸入電路720。每個輸入電路720除了接收對應的資料輸出信號RWBi，還可以從資料讀取電路210接收對應的讀取位元信號RDi，從資料校正電路220接收對應的校正位元信號CSi。內部運算電路710通過控制輸入電路720中的多個傳輸閘TG7～TG9以選擇輸入讀取位元信號RD、資料輸出信號RWB與校正位元信號CS的其中一個信號至對應的互斥或閘XOR1。

詳言之，傳輸閘TG7接收對應的讀取位元信號RDi且受控於寫入資料控制信號WED以及寫入資料控制信號WED的反相信號WEDB，傳輸閘TG8接收資料輸出信號RWBi且受控於寫入資料選擇信號WEm以及寫入資料選擇信號WEm的反相信號WEmB，傳輸閘TG9接收校正位元信號CSi且受控於寫入遮罩選擇信號DWm以及寫入遮罩選擇信號DWm的反相信號DWmB。

在記憶體裝置100進行讀取操作時，輸入電路720選擇接收讀取位元信號RDi，導通傳輸閘TG7並關閉傳輸閘TG8與傳輸閘TG9；在記憶體裝置100進行寫入操作時，輸入電路720關閉傳輸閘TG7，並根據寫入遮罩信號DM導通傳輸閘TG8或傳輸閘TG9以選擇接收資料輸出信號RWBi或校正位元信號CSi。

經過多級的互斥或閘XOR1運算，內部運算電路710最終輸出校正資料寫入信號NSj，其中，因為本實施例的校驗位元是7位元，因此j是0到6的整數，校正資料寫入信號NSj表示校正資料寫入信號NS中對應第j個位元的信號。

在圖7A中，多個互斥或閘XOR2從內部運算電路710接收對應的校正資料寫入信號NSj以及從校正資料讀寫電路140接收對應的校正讀取信號PSj。校驗子產生電路150對校正讀取信號PS與校正資料寫入信號NS進行比較以輸出校驗子信號SY。校驗子解碼電路160接收校驗子信號SY與解碼控制信號SDE並對校驗子信號SY進行解碼運算以輸出錯誤解碼信號SD給資料讀寫電路130的資料校正電路220。

校驗子產生電路150還包括校驗子控制信號產生電路730，用以產生上述傳輸閘TG的控制信號。圖7C中校驗子控制信號產生電路730的電路架構與圖5B的控制信號產生電路550相似，因此校驗子控制信號產生電路730的運作細節在此不再贅述。

接著說明校正資料讀寫電路140的具體電路架構。圖8是依照本發明的一實施例的校正資料讀寫電路的電路示意圖，圖9是依照本發明的一實施例的校正資料寫入電路的電路示意圖。

請參照圖8，校正資料讀寫電路140包括校正資料讀取電路810與校正資料寫入電路820。校正資料讀取電路810耦接校正資料記憶胞陣列120與校驗子運算電路170，用以從校正資料記憶胞陣列120讀取校正資料PM以輸出校正讀取信號PS至校驗子運算電路170的校驗子產生電路150。校正資料寫入電路820耦接校正資料記憶胞陣列120與校驗子運算電路170的校驗子產生電路150，用以將校正後的校正資料PM寫入校正資料記憶胞陣列120。

當記憶體裝置100進行讀取操作時，校正資料讀取電路810可以從校正資料記憶胞陣列120讀取校正資料PM以輸出校正讀取信號PS至校驗子產生電路150。校驗子產生電路150根據校正讀取信號PS檢查讀取位元信號RD是否有錯誤位元。如果存在錯誤位元，對應的錯誤解碼信號SDi就會改變邏輯位準。在本實施例中，如果資料MD的第i個位元錯誤，錯誤解碼信號SDi會改變至高邏輯位準，如圖3B所顯示。

校正資料讀取電路810的電路細節可以參考圖3A，本領域具有通常知識者可從的資料讀取電路210獲致足夠的建議、教示與實施方式，在此不再加以贅述。

圖9顯示校正資料寫入電路820的電路細節，其電路架構與圖5A的資料寫入電路230相似，本領域具有通常知識者可從的資料寫入電路230獲致足夠的建議、教示與實施方式，在此不再加以贅述。

請再參考圖6B，當校驗子產生電路150檢查出讀取位元信號RD有錯誤位元時，資料寫入電路230對讀取位元信號RD進行糾錯，校驗子產生電路150會根據記錄錯誤位元位置的校正位元信號CS輸出新的校正資料寫入信號NS。校正資料寫入電路820將新的校正資料寫入信號NS寫入至校正資料記憶胞陣列120以更新校正資料PM。圖9中的校正資料PM是包括由校正資料信號PMjT與反相校正資料信號PMjN組成的差分信號，j是0到6的整數，代表對應的校驗位元。

綜上所述，本發明的記憶體裝置可以在一個讀取週期中從記憶胞陣列讀取資料並進行檢查，其中當發現資料中有一個錯誤位元時，本發明的記憶體裝置能夠在同一個讀取週期中即時校正錯誤並且輸出正確的資料。此外，本發明的記憶體裝置還可以同時輸出校正位元信號至資料寫入電路與校驗子產生電路。藉由延長選擇信號的使能期間，資料寫入電路可以把校正後的資料寫回記憶胞陣列並且校驗子產生電路能夠提供新的校正資料寫入信號至校正資料寫入電路以更新校正資料。如此一來，選擇信號只需要對要寫入的記憶胞提供一次使能期間就可以完成資料的校正與更新，達到即時檢查與糾正錯誤的功效。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:記憶體裝置 110:記憶胞陣列 120:校正資料記憶胞陣列 130:資料讀寫電路 140:校正資料讀寫電路 150:校驗子產生電路 160:校驗子解碼電路 170:校驗子運算電路 210:資料讀取電路 220:資料校正電路 230:資料寫入電路 310:讀取開關 320:預充電路 330:放大電路 332:放大器 410:校正開關 420:讀取位元鎖存器 430:校正電路 440、540:輸出電路 442:鎖存器 510、520:寫入開關 530:寫入位元鎖存器 550:控制信號產生電路 610:信號產生電路 710:校驗子運算電路 720:輸入電路 730:校驗子控制信號產生電路 810:校正資料讀取電路 820:校正資料寫入電路 AD、ADi:讀取資料 ADiT:讀取資料信號 ADiN:反相讀取資料信號 BL:位元線 BLN:互補位元線 CS:校正位元信號 DE:讀取致能信號 DM:寫入遮罩信號 DWm:寫入遮罩選擇信號 DWmB:反相寫入遮罩選擇信號 EiT:正鎖存位元信號 EiN:反鎖存位元信號 GND:接地電壓 LAR:讀取鎖存信號 LAWIN:初始寫入鎖存信號 LAWm:第一寫入鎖存信號 LAWmB:反相第一寫入鎖存信號 LDWm:第二寫入鎖存信號 LDWmB:反相第二寫入鎖存信號 LAWPT:校驗寫入鎖存信號 LAWPB:反相校驗寫入鎖存信號 MD:資料 MDiT:資料信號 MDiN:反相資料信號 NAND1～NAND5:反及閘 NOR1～NOR3:反或閘 NS:校正資料寫入信號 INV、INV1～INV21:反相器 OE:輸出致能信號 PB:預充信號 PM:校正資料 PS:校正讀取信號 RWB、RWBi:資料輸出信號 RD、RDi:讀取位元信號 SY:校驗子信號 SD、SDi:錯誤解碼信號 SDE:解碼控制信號 TG、TG1～TG9:傳輸閘 T31、T32、TP1～TP10:P型電晶體 T33、T34、T35、TN1~TN3:N型電晶體 VDD:電壓電源 VSS:低電壓 WE:寫入致能信號 WED:寫入資料控制信號 WEDB:反相寫入資料控制信號 WEm:寫入資料選擇信號 WEmB:反相寫入資料選擇信號

圖1是依照本發明一實施例的一種記憶體裝置的方塊圖。圖2是依照本發明的一實施例的資料讀寫電路的電路方塊示意圖。圖3A是依照本發明的一實施例的資料讀取電路的電路示意圖。圖3B是依照本發明一實施例的記憶體裝置的讀取操作的波形示意圖。圖4是依照本發明的一實施例的資料校正電路的電路示意圖。圖5A是依照本發明的一實施例的資料寫入電路的電路示意圖。圖5B是依照本發明的一實施例的資料寫入電路的控制信號產生電路的電路示意圖。圖6A是依照本發明一實施例的記憶體裝置在未發現錯誤位元情況下的寫入操作的波形示意圖。圖6B是依照本發明一實施例的記憶體裝置在校正錯誤位元情況下的寫入操作的波形示意圖。圖7A是依照本發明的一實施例的校驗子產生電路的電路示意圖。圖7B是依照本發明的一實施例的校驗子產生電路的內部運算電路的電路示意圖。圖7C是依照本發明的一實施例的校驗子產生電路的校驗子控制信號產生電路的電路示意圖。圖8是依照本發明的一實施例的校正資料讀寫電路的電路示意圖。圖9是依照本發明的一實施例的校正資料寫入電路的電路示意圖。

100:記憶體裝置

110:記憶胞陣列

120:校正資料記憶胞陣列

130:資料讀寫電路

140:校正資料讀寫電路

150:校驗子產生電路

160:校驗子解碼電路

170:校驗子運算電路

CS:校正位元信號

MD:資料

NS:校正資料寫入信號

PM:校正資料

PS:校正讀取信號

RD:讀取位元信號

RWB:資料輸出信號

SY:校驗子信號

SD:錯誤解碼信號

Claims

一種記憶體裝置，包括：資料讀寫電路，耦接記憶胞陣列，用以存取所述記憶胞陣列的資料；校正資料讀寫電路，耦接校正資料記憶胞陣列，用以存取所述校正資料記憶胞陣列的校正資料；以及校驗子運算電路，用以根據從所述資料讀寫電路接收的所述資料以及從所述校正資料讀寫電路接收的所述校正資料產生錯誤解碼信號，其中，在讀取所述資料的同一個讀取週期中，所述資料讀寫電路根據所述錯誤解碼信號校正所述資料中的錯誤位元且輸出正確的所述資料與校正位元信號，其中所述資料讀寫電路將校正後的所述資料寫回所述記憶胞陣列，其中所述校驗子運算電路還根據所述校正位元信號輸出校正資料寫入信號至所述校正資料讀寫電路以更新所述校正資料記憶胞陣列中的所述校正資料，其中所述資料讀寫電路包括：資料讀取電路，耦接所述記憶胞陣列，用以從所述記憶胞陣列讀取所述資料以產生讀取資料以及對應的讀取位元信號；資料校正電路，耦接所述資料讀取電路與所述校驗子運算電路，用以在所述讀取週期中鎖存所述讀取資料，以及根據所述錯誤解碼信號校正所述讀取資料的錯誤位元以產生資料輸出信號與所述校正位元信號，其中所述資料輸出信號是所述資料讀寫電路讀取與校正所述資料後的輸出結果；以及資料寫入電路，耦接所述資料校正電路與所述記憶胞陣列，用以將所述校正位元信號取代對應所述錯誤位元的所述資料輸出信號以將正確的所述資料寫回所述記憶胞陣列，其中所述資料校正電路包括：校正開關，其輸入端從所述資料讀取電路接收所述讀取資料，並受控於讀取鎖存信號而導通或斷開；讀取位元鎖存器，耦接所述校正開關，用以鎖存所述讀取資料；校正電路，耦接所述讀取位元鎖存器且接收所述錯誤解碼信號，用以根據所述錯誤解碼信號校正所述讀取位元鎖存器所儲存的位元；以及第一輸出電路，耦接所述校正電路與所述讀取位元鎖存器，受控於輸出致能信號將所述讀取位元鎖存器所儲存的位元輸出為所述資料輸出信號。
如申請專利範圍第1項所述的記憶體裝置，其中，當校正後的所述資料要被寫入所述記憶胞陣列時，用以選擇記憶胞的選擇信號的致能時間稱為校正寫入時間，且當未被發現所述錯誤位元的所述資料要被寫入所述記憶胞陣列時，所述選擇信號的致能時間稱為正常寫入時間，其中所述校正寫入時間大於所述正常寫入時間。
如申請專利範圍第1項所述的記憶體裝置，其中所述資料讀取電路包括：讀取開關，其輸入端從所述記憶胞陣列接收所述資料，並受控於讀取致能信號而導通或斷開；預充電路，耦接所述讀取開關的輸入端，受控於預充信號以對所述讀取開關的輸入端執行預充電動作；以及放大電路，其輸入端耦接所述讀取開關的輸出端，受控於所述讀取致能信號以產生所述讀取資料，並產生對應的所述讀取位元信號。
如申請專利範圍第3項所述的記憶體裝置，其中，所述讀取開關包括：第一傳輸閘與第二傳輸閘，其中所述第一傳輸閘耦接位元線以接收資料信號，所述第二傳輸閘耦接互補位元線以接收反相資料信號，且所述第一傳輸閘與所述第二傳輸閘都受控於所述讀取致能信號，其中所述資料是包括所述資料信號與所述反相資料信號的差分信號；以及第一反相器與第二反相器，其中所述第一反相器的輸入端接收所述讀取致能信號，其輸出端共同耦接所述第一傳輸閘與所述第二傳輸閘的其中一控制端，所述第二反相器的輸入端耦接所述第一反相器的輸出端，其輸出端共同耦接所述第一傳輸閘與所述第二傳輸閘的另一控制端；所述預充電路包括：第三反相器，接收所述預充信號；第一P型電晶體，其第一端耦接電源電壓，其控制端耦接所述第三反相器的輸出端，其第二端耦接所述位元線；第二P型電晶體，其第一端耦接所述電源電壓，其控制端耦接所述第三反相器的輸出端，其第二端耦接所述互補位元線；以及第三P型電晶體，耦接於所述第一P型電晶體的第二端與所述第二P型電晶體的第二端之間，其控制端耦接所述第三反相器的輸出端；以及所述放大電路包括：放大器，耦接所述讀取開關以接收所述資料信號與所述反相資料信號，且對應地輸出讀取資料信號與反相讀取資料信號，其中所述讀取資料是包括所述讀取資料信號與所述反相讀取資料信號的差分信號；以及第四反相器，接收所述反相讀取資料信號以輸出所述讀取位元信號。
如申請專利範圍第1項所述的記憶體裝置，其中，所述校正開關包括：第三傳輸閘與第四傳輸閘，其中所述第三傳輸閘從所述資料讀取電路接收讀取資料信號，所述第四傳輸閘從所述資料讀取電路接收反相讀取資料信號，且所述第三傳輸閘與所述第四傳輸閘都受控於所述讀取鎖存信號，其中所述讀取資料是包括所述讀取資料信號與所述反相讀取資料信號的差分信號；以及第五反相器，輸入端接收所述讀取鎖存信號，其輸出端共同耦接所述第三傳輸閘與所述第四傳輸閘的其中一控制端；以及所述讀取位元鎖存器包括：第六反相器與第七反相器，其中所述第六反相器的輸入端耦接所述第七反相器的輸出端且通過所述第三傳輸閘接收所述讀取資料信號，以及所述第七反相器的輸入端耦接所述第六反相器的輸出端且通過所述第四傳輸閘接收所述反相讀取資料信號。
如申請專利範圍第5項所述的記憶體裝置，其中，所述校正電路包括：第八反相器，接收所述錯誤解碼信號；第九反相器，耦接所述第六反相器的輸出端以輸出所述校正位元信號；第四P型電晶體與第五P型電晶體，其中所述第四P型電晶體的第一端耦接電源電壓，其第二端耦接所述第五P型電晶體的第一端，其控制端耦接所述第八反相器的輸出端，以及所述第五P型電晶體的第二端耦接所述第六反相器的輸入端，其控制端接收所述讀取資料信號；以及第六P型電晶體與第七P型電晶體，其中所述第六P型電晶體的第一端耦接所述電源電壓，其第二端耦接所述第七P型電晶體的第一端，其控制端耦接所述第八反相器的輸出端，以及所述第七P型電晶體的第二端耦接所述第六反相器的輸出端，其控制端接收所述反相讀取資料信號。
如申請專利範圍第6項所述的記憶體裝置，其中所述第一輸出電路包括：第十反相器，其輸入端耦接所述輸出致能信號；第一反及閘，其第一輸入端耦接所述第五P型電晶體的第二端，其第二輸入端接收所述輸出致能信號；第一反或閘，其第一輸入端耦接所述第五P型電晶體的第二端，其第二輸入端耦接所述第十反相器的輸出端；第八P型電晶體，其第一端耦接所述電源電壓，其控制端耦接所述第一反及閘的輸出端；以及第一N型電晶體，其第一端耦接所述第八P型電晶體的第二端並提供校正後的所述資料輸出信號，其控制端耦接所述第一反或閘的輸出端，其第二端耦接一接地電壓。
如申請專利範圍第1項所述的記憶體裝置，其中所述資料寫入電路包括：第十一反相器，其輸入端接收對應的所述資料輸出信號；第一寫入開關，其輸入端耦接所述第十一反相器的輸出端，並受控於第一寫入鎖存信號而進行導通或斷開；第二寫入開關，其輸入端接收對應的所述校正位元信號，並受控於第二寫入鎖存信號而進行導通或斷開；寫入位元鎖存器，耦接所述第一寫入開關的輸出端以及所述第二寫入開關的輸出端；以及第二輸出電路，耦接所述第二寫入開關的輸出端以及所述寫入位元鎖存器，受控於寫入致能信號且將所述資料輸出信號或所述校正位元信號寫入所述記憶胞陣列。
如申請專利範圍第8項所述的記憶體裝置，其中，所述第一寫入開關為第五傳輸閘，所述第二寫入開關為第六傳輸閘；以及所述寫入位元鎖存器包括：第十二反相器與第十三反相器，其中所述第十二反相器的輸入端耦接所述第十三反相器的輸出端，所述第十三反相器的輸入端耦接所述第十二反相器的輸出端，其中所述第十二反相器的輸入端共同耦接所述第五傳輸閘與所述第六傳輸閘的輸出端。
如申請專利範圍第9項所述的記憶體裝置，其中所述第二輸出電路包括：第十四反相器與第十五反相器，所述第十四反相器串接所述第十五反相器，且所述第十四反相器接收所述寫入致能信號；第二反及閘，其第一輸入端耦接所述第十二反相器的輸出端，其第二輸入端耦接所述第十五反相器的輸出端；第二反或閘，其第一輸入端耦接所述第十二反相器的輸出端，其第二輸入端耦接所述第十四反相器的輸出端；第九P型電晶體，其第一端耦接電源電壓，其控制端耦接所述第二反及閘的輸出端；第二N型電晶體，其第一端耦接所述第九P型電晶體的第二端並提供對應的資料信號，其控制端耦接所述第二反或閘的輸出端，其第二端耦接接地電壓；第三反及閘，其第一輸入端耦接所述第十三反相器的輸出端，其第二輸入端耦接所述第十五反相器的輸出端；第三反或閘，其第一輸入端耦接所述第十三反相器的輸出端，其第二輸入端耦接所述第十四反相器的輸出端；第十P型電晶體，其第一端耦接所述電源電壓，其控制端耦接所述第三反及閘的輸出端；以及第三N型電晶體，其第一端耦接所述第十P型電晶體的第二端並提供對應的反相資料信號，其控制端耦接所述第三反或閘的輸出端，其第二端耦接所述接地電壓，其中所述資料是包括所述資料信號與所述反相資料信號的差分信號。
如申請專利範圍第10項所述的記憶體裝置，其中，所述資料寫入電路還包括控制信號產生電路，所述控制信號產生電路根據初始寫入鎖存信號與寫入遮罩信號產生所述第一寫入鎖存信號與所述第二寫入鎖存信號，包括：第十六反相器、第十七反相器與第十八反相器，其中所述第十六反相器與所述第十七反相器串接且所述第十六反相器的輸入端接收所述初始寫入鎖存信號，所述第十七反相器輸出校驗寫入鎖存信號至所述校正資料讀寫電路，其中所述第十八反相器接收所述初始寫入鎖存信號以輸出反相校驗寫入鎖存信號至所述校正資料讀寫電路；以及信號產生電路，包括：第十九反相器，其輸出端接收對應的所述寫入遮罩信號；第四反及閘，其第一輸入端接收所述初始寫入鎖存信號，其第二輸入端耦接所述第十九反相器的輸出端，其輸出端輸出對應的所述第一寫入鎖存信號的反相信號；第二十反相器，其輸入端耦接所述第四反及閘的輸出端以輸出對應的所述第一寫入鎖存信號；第五反及閘，其第一輸入端接收所述初始寫入鎖存信號，其第二輸入端接收對應的所述寫入遮罩信號，其輸出端輸出對應的所述第二寫入鎖存信號的反相信號；以及第二十一反相器，其輸入端耦接所述第五反及閘的輸出端以輸出對應的所述第二寫入鎖存信號。
如申請專利範圍第1項所述的記憶體裝置，其中所述校驗子運算電路包括：校驗子產生電路，耦接所述資料讀寫電路與所述校正資料讀寫電路，根據讀取操作或寫入操作來選擇接收所述資料讀取電路或所述資料校正電路的輸出信號以產生所述校正資料寫入信號，並且比較所述校正資料寫入信號與對應的所述校正資料來產生校驗子信號；以及校驗子解碼電路，耦接所述校驗子產生電路，對所述校驗子信號進行解碼以產生所述錯誤解碼信號。
如申請專利範圍第12項所述的記憶體裝置，其中，在所述資料讀寫電路進行所述讀取操作時，所述校驗子產生電路根據所述讀取位元信號產生所述校正資料寫入信號，且在所述資料讀寫電路進行所述寫入操作時，所述校驗子產生電路根據所述校正位元信號或所述資料輸出信號產生所述校正資料寫入信號。
如申請專利範圍第12項所述的記憶體裝置，其中，所述校正資料讀寫電路讀取所述校正資料以輸出校正讀取信號至所述校驗子產生電路，並且所述校驗子產生電路包括：內部運算電路，包括多個傳輸閘與多個第一互斥或閘，通過控制所述多個傳輸閘以選擇提供所述資料輸出信號、所述校正位元信號或所述讀取位元資料至所述多個第一互斥或閘以輸出所述校正資料寫入信號；以及多個第二互斥或閘，從所述內部運算電路接收所述校正資料寫入信號且從所述校正資料讀寫電路接收對應的所述校正讀取信號以輸出所述校驗子信號。
如申請專利範圍第1項所述的記憶體裝置，其中，所述校正資料讀寫電路包括：校正資料讀取電路，耦接所述校正資料記憶胞陣列與所述校驗子運算電路，用以從所述校正資料記憶胞陣列讀取所述校正資料以輸出校正讀取信號至所述校驗子運算電路；以及校正資料寫入電路，耦接所述校正資料記憶胞陣列與所述校驗子運算電路，用以將校正後的所述校正資料寫入所述校正資料記憶胞陣列。