JP2002175697A - 半導体記憶装置及びこれを用いた情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体メモリに書き込む情報を誤り検出符
号を用いて符号化し、誤り検出回路とパリティ記憶セル
を用いることで、強誘電体メモリに書き込んだ情報にデ
ータ破壊が起こったか否かの判定を高速に行うことを目
的とする。 【解決手段】 情報を記憶するメモリセル３と、このメ
モリセル３に記憶された情報が伝達されるビット線ＢＬ
と、このビット線ＢＬに伝達される情報を外部に伝達
し、かつ、外部から入力される情報をこのビット線ＢＬ
に伝達するデータ線ＤＱと、前記ビット線ＢＬ上に現れ
るメモリセル３に記憶された情報を用いて誤り検出処理
を行い、誤りを検出した場合は誤り検出信号を出力する
第１誤り検出回路７とを有する半導体記憶装置を提供す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に係
り、特に半導体記憶装置とそれを組み込んだ情報処理シ
ステムに関するものである。

【０００２】

【従来の技術】近年、電源を切ってもデータを保存でき
る不揮発性を持ち、プログラムの実行に十分な高速な読
み書きを可能にする強誘電体メモリなど不揮発性メモリ
の開発が進んでいる。

【０００３】このような不揮発性メモリの大容量化が進
むと図２６に示すフラッシュメモリ４２と強誘電体半導
体記憶装置４１とＣＰＵ４３とをバス４４で接続して、
実装基板４０上に搭載して、記憶装置として用いる情報
処理装置が実用化される。このような情報処理装置では
基本ソフト、アプリケーションソフトなどの、電源を切
られても保存しなくてはいけない情報を強誘電体メモリ
に記憶させ、かつ、データを高速に読み書きできる点を
利用して強誘電体メモリのメモリ空間でプログラムを実
行することができる。

【０００４】しかし、強誘電体メモリは読み出し後の再
書き込みを行っているときに、電源の揺れなどが起こる
とデータの再書き込みが正常に行われず、データ破壊が
起こりうる。システムの基本的な動作を制御する基本ソ
フトにこのようなデータ破壊が起こるとシステムが正常
に動作しなくなってしまう。

【０００５】この問題を防ぐためにフラッシュメモリに
基本ソフトなどのデータ破壊が起こっては困る情報をバ
ックアップとして記憶しておき、起動時などにフラッシ
ュメモリに記憶した基本ソフトの情報と強誘電体メモリ
に記憶した情報を比較し、データ破壊が起きていないか
検証する必要がある。

【０００６】検証の結果、強誘電体メモリ内の記憶デー
タとフラッシュメモリ内のデータとの不一致が確認され
た場合には、フラッシュメモリから正しいデータを強誘
電体メモリに転送して、書き込みを行う。

【０００７】強誘電体半導体記憶装置としては、例えば
図２７に示すセルトランジスタ（Ｔ）のソース・ドレイ
ン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これ
をユニットセルとし、このユニットセルを複数直列に接
続した強誘電体メモリ（以下「ＴＣ並列ユニット直列接
続型強誘電体メモリ」という）が用いられる。

【０００８】ＴＣ並列ユニット直列接続型強誘電体メモ
リは図２７に示されるようにメモリセルがビット線BL
0、BL1に接続されていて、ワード線WL1、・・・、WL
_nー₁、ＷＬ _nで選択されたメモリセルの記憶情報がセンス
アンプで増幅されて、ビット線に読み出され、データ線
DQ、／DQへ出力される。

【０００９】ＴＣ並列ユニット直列接続型強誘電体メモ
リは図２７に示されるようにトランジスタ1と強誘電体
キャパシタ2からなるメモリセル３と、ブロック選択ト
ランジスタ５と、センスアンプ６と、カラム選択トラン
ジスタ８、９とを有している。ここで、図２７に示され
るメモリセルのブロックは、数十万組設けられている。

【００１０】なお、特開平１０−９７４７２号公報の図
１などには、強誘電体メモリの書き込み禁止領域にパリ
ティビットを設けて、情報記憶ビットの誤りを訂正する
構成が記載されている。

【００１１】

【発明が解決しようとする課題】以上のような従来の半
導体記憶装置では、以下の課題が生じる。

【００１２】基本ソフトなど起動時に照合を必要とする
情報を記憶している強誘電体メモリとフラッシュメモリ
内の領域のワード線がX本、カラムの数がY本で、強誘電
体メモリとフラッシュメモリとがZ個のカラムからの出
力を同時にチップ外に出力でき、強誘電体メモリ、フラ
ッシュメモリから同時にデータを読み出せるバス幅があ
るとすると、データ破壊の有無のチェックにはＸＹ／Ｚ
回のデータの読み出しとほぼ同じ回数の読み出しデータ
の比較といった計算量の多い処理を行うことが必要で、
システムを起動して使用できるようになるまでの時間を
増加させる。

【００１３】しかし、図２６に示すシステムは携帯電
話、PDAなどへ搭載した場合、これらの機器ではいずれ
も起動時間の短縮が必須になる。

【００１４】複雑な処理を行う場合、基本ソフトの情報
量が増えて、記録される情報の正確性を照合する必要の
ある情報量も増大する。そのため、照合計算時間が増大
する。特に電源投入時において、照合計算時間が増加す
ると、装置が起動するまでに要する時間が多大にかかっ
てしまう。

【００１５】なお、特開平１０−９７４７２号公報記載
の構成では、基本ソフトを強誘電体メモリに記憶し、記
憶した基本ソフトに誤り訂正を行っているが、誤り検出
できる誤りの数は訂正できる誤りの数より多いため、誤
動作を防止できる確率が比較的低い。

【００１６】さらに、特開平１０−９７４７２号公報記
載の構成では、誤り訂正プログラムをROM部に持たせて
いるため、誤り訂正プログラムの変更ができないので、
誤り検出プログラムの変更に対して対応できない。

【００１７】本発明の目的は、上述のような課題を解決
することを目的とし、特に記憶された情報の誤りの有無
を高速に判断することを可能とし、かつ、高集積化され
た半導体記憶装置を提供することである。本発明のさら
なる目的は初期動作が高速で行える情報処理装置を提供
することである。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に、本発明は情報を記憶するメモリセルと、このメモリ
セルに記憶された情報が伝達されるビット線と、このビ
ット線に伝達される情報を外部に伝達し、かつ、外部か
ら入力される情報をこのビット線に伝達するデータ線
と、前記ビット線上に現れる、前記メモリセルに記憶し
た情報を用いて誤り検出処理を行い、誤りを検出した場
合に誤り検出信号を出力する第１誤り検出回路とを有す
る半導体記憶装置である。

【００１９】また、本発明の別の特徴によれば、情報を
記憶する第１不揮発性半導体記憶装置と、情報を記憶す
るメモリセルと、このメモリセルに記憶された情報が伝
達されるビット線と、このビット線に伝達される情報を
外部に伝達し、かつ、前記第１不揮発性半導体記憶装置
に記憶された情報をこのビット線に伝達するデータ線
と、前記ビット線上に現れる前記メモリセルに記憶され
た情報を用いて誤り検出処理を行い、誤りを検出した場
合に誤り検出信号を出力する第１誤り検出回路とを有す
る第２不揮発性半導体記憶装置と、前記第１誤り検出回
路が誤り検出信号を出力した場合に前記第１不揮発性半
導体記憶装置の情報を前記第２不揮発性半導体記憶装置
に書き込む動作を行う演算処理装置と、前記第１不揮発
性半導体記憶装置と、前記第２不揮発性半導体記憶装置
と、前記演算処理装置との間を相互に接続し、情報が伝
送されるバスとを具備する情報処理装置としている。

【００２０】また、本発明の別の特徴によれば、情報を
記憶するメモリセルと、誤り検出符号を用いて符号化し
た情報のパリティビットを記憶したパリティ記憶セル
と、このメモリセル及びパリティ記憶セルに記憶された
情報が伝達されるビット線と、このビット線に伝達され
る情報を外部に伝達し、かつ、外部から入力された情報
をこのビット線に伝達するデータ線と、前記ビット線上
に現れる前記メモリセルに記憶された情報と前記パリテ
ィ記憶セルに記憶された情報とを用いて誤り検出処理を
行い、誤りを検出した場合に誤り検出信号を出力する第
１誤り検出回路とを有する半導体記憶装置と、この半導
体記憶装置に接続され、情報が伝送されるバスと、外部
からの情報を受信し、前記バスに情報を伝送する受信機
と、前記半導体記憶装置において誤り検出信号が発生さ
れた場合に前記受信機から入力された情報を前記半導体
記憶装置に書き込む動作を行う演算処理装置とを具備す
る情報処理装置としている。

【００２１】また、本発明の別の特徴によれば、情報を
記憶する第１不揮発性半導体記憶装置と、情報を記憶す
るメモリセルと、誤り検出符号を用いて符号化した情報
のパリティビットを記憶するパリティ記憶セルと、この
メモリセル及びパリティ記憶セルに記憶された情報が伝
達されるビット線と、このビット線に伝達される情報を
外部に伝達し、かつ、前記第１不揮発性半導体記憶装置
に記憶された情報をこのビット線に伝達するデータ線
と、前記ビット線上に現れる前記メモリセルに記憶され
た情報を用いて誤り検出処理を行い、誤りを検出した場
合に誤り検出信号を出力する第１誤り検出回路とを有す
る第２不揮発性半導体記憶装置と、前記第１誤り検出回
路が誤り検出信号を出力した場合に前記第１不揮発性半
導体記憶装置の情報を前記第２不揮発性半導体記憶装置
に書き込む動作を行う演算処理装置と、前記第１不揮発
性半導体記憶装置と、前記第２不揮発性半導体記憶装置
と、前記演算処理装置との間を相互に接続し、情報が伝
送されるバスとを具備する情報処理装置としている。

【００２２】また、本発明の別の特徴によれば、情報が
伝送されるバスと、外部からの情報を受信し、前記バス
に情報を伝送する受信機と、情報を記憶するメモリセル
と、このメモリセルに記憶された情報が伝達されるビッ
ト線と、このビット線に伝達される情報を外部に伝達
し、かつ、外部から入力された情報をこのビット線に伝
達するデータ線と、前記ビット線上に現れる前記メモリ
セルに記憶された情報と前記受信機から読み込んだパリ
ティビット情報とを用いて誤り検出処理を行い、誤りを
検出した場合に誤り検出信号を出力する第１誤り検出回
路とを有し、前記バスに接続された半導体記憶装置と、
前記半導体記憶装置において誤り検出信号が発生された
場合に前記受信機から入力された情報を前記半導体記憶
装置に書き込む動作を行う演算処理装置とを具備する情
報処理装置としている。

【００２３】

【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。

【００２４】（第１の実施の形態）図１に示される本実
施の形態では、強誘電体半導体記憶装置はトランジスタ
1と強誘電体キャパシタ2からなるメモリセル３と、パリ
ティ記憶セル４と、ブロック選択トランジスタ５と、セ
ンスアンプ６と、第１誤り検出回路７と、カラム選択ト
ランジスタ８、９とを有している。

【００２５】メモリセル３は直列に複数個接続されてブ
ロックを構成し、両端のセルにはそれぞれプレート線Ｐ
Ｌ０またはＰＬ１、パリティ記憶セル４が接続されてい
る。図１には図示されないが、ビット線には複数のブロ
ックが接続されて１つのカラムを構成し、複数のカラム
が用いられているため、実際には図１中の上下方向にさ
らに多数のメモリセルが配置され、プレート線はブロッ
クの数に応じて複数本設けられる。

【００２６】メモリセル３を構成するトランジスタ１の
ゲートはそれぞれワード線ＷＬｉ（ｉ＝１、． ． ．
、ｎ−１、ｎ）に接続される。

【００２７】パリティ記憶用セル４を構成するトランジ
スタ１０のゲートはワード線PWLに接続される。ワード
線PWLは通常動作時において選択されることはなく、フ
ラッシュメモリに記憶した情報との比較時のみ選択され
るため、通常動作時にデータ破壊は起こらない。

【００２８】パリティ記憶セル４はトランジスタ１０の
ソース・ドレイン間に強誘電体キャパシタ１１が接続さ
れている。このパリティ記憶セル４の強誘電体キャパシ
タ１１はメモリセル３中の強誘電体キャパシタ２と同一
の構成を有している。

【００２９】パリティ記憶セル４はブロック選択トラン
ジスタ５を介してビット線ＢＬ０又はＢＬ１に接続され
ている。

【００３０】ビット線にはセンスアンプ６と第１誤り検
出回路７が接続されている。ここで、ビット線は隣接す
る２本ずつが互いに共通のセンスアンプ６と第１誤り検
出回路７に接続されている。

【００３１】また、ビット線ＢＬ０はカラム選択トラン
ジスタ８を介してデータ線／ＤＱと接続されている。ビ
ット線ＢＬ１はカラム選択トランジスタ９を介してデー
タ線ＤＱと接続されている。隣接した２つのカラム選択
トランジスタ８，９は互いにそのゲートが接続され、カ
ラム選択信号線ＣＳＬに接続されている。

【００３２】ここで、第１誤り検出回路７はメモリセル
からの出力が入力され、選択された入力情報を出力する
マルチプレクサ１２と、メモリセルからの出力が入力さ
れ、情報を保持するラッチ回路１４と、このラッチ回路
１４からの出力と、マルチプレクサ１３からの出力とが
入力されて、このラッチ回路１４に出力を行うエクスク
ルーシブオア回路１３と有する。

【００３３】マルチプレクサ１２の入力はそれぞれビッ
ト線ＢＬ０とＢＬ１に接続され、強誘電体半導体記憶装
置内で発生された制御信号ＳＬ０、ＳＬ１によって選択
されたビット線の値を第１誤り検出回路７内のノードＮ
１に出力する。

【００３４】ラッチ回路１４は強誘電体半導体記憶装置
内で発生された制御信号ＣＴＬ２と／ＣＴＬ２によりエ
クスクルーシブオア回路１３の出力であるノードＮ２の
値をラッチするか否か、制御信号ＣＴＬ０によりビット
線ＢＬ０の値の取り込みとラッチした値のビット線ＢＬ
０への出力、制御信号ＣＴＬ１によりＢＬ１の値の取り
込み、制御信号ＣＴＬ３によりラッチした値のビット線
ＢＬ１への出力を制御される。

【００３５】なお制御信号ＳＬ０、ＳＬ１、ＣＴＬ０、
ＣＴＬ１、ＣＴＬ２、ＣＴＬ３、／ＣＴＬ２は強誘電体
半導体記憶装置内部で発生するだけでなく、強誘電体半
導体記憶装置外部から入力されてもよい。図１では、表
記上、制御信号ＳＬ０、ＳＬ１をＳＬ＜０：１＞と表記
し、制御信号ＣＴＬ０、ＣＴＬ１、ＣＴＬ２、ＣＴＬ３
をＣＴＬ＜０：３＞のように表記している。

【００３６】なお、以下において、信号名＜ｉ：ｎ＞の
表記は、ｉからｎまでの添え数字の付いた信号名を表す
ものとする（ｉ、ｎは整数）。

【００３７】次に誤り検出について説明する。強誘電体
半導体記憶装置にｋビットのランダムパターンを記憶す
るとき、そのkビットのみを記憶したのでは強誘電体半
導体記憶装置には記憶したｋビットのブロックにデータ
破壊が起こったかどうか判別できない。

【００３８】記憶したブロックにデータ破壊が起こっ
て、誤りが生じたか否かを判定するにはそのブロックに
何らかの性質を与え、その性質が変わった場合にはデー
タの破壊が起こったということを示すようにしなくては
ならない。

【００３９】このようにするために、強誘電体半導体記
憶装置に記憶する前に記憶する情報を、例えば、長さが
k+1ビットでパリティが0のブロックに変換する。記憶す
るビット群のパリティは１の個数によって求めることが
でき、１の個数が奇数ならばパリティは１となり、１の
個数が偶数ならばパリティは０となる。

【００４０】強誘電体半導体記憶装置はk+1ビットのブ
ロックのパリティをチェックし、１なら誤りがあると判
定することが出来る。ビット群のパリティはエクスクル
ーシブオア演算で求めることが出来る。

【００４１】ここで、パリティビット数は１に限られる
ものではなく、パリティビットを１ビットより多く設定
してもよく、そのように設定することで、誤り検出の精
度を向上させたり、検出できる誤りの個数を増加させ
る。

【００４２】以下、簡単に誤り検出の例を示す。本実施
の形態ではエクスクルーシブオア演算を和として表記す
る。４ビットの情報１０１０を記憶する場合、パリティ
ビットとして末尾に0を付加し、５ビットの情報を生成
する。

【００４３】ここで、記憶情報とパリティビットとの和
が０の時、正しい情報であると定義され、１の時、誤っ
た情報であると定義される。

【００４４】このパリティは、“１”と“０”と“１”
と“０”と“０”との和となり、“０”になる。

【００４５】この情報は２ビット目に誤りが生じて、記
憶した値が反転すると、パリティは１になり誤りが生じ
たことが判定できる。

【００４６】この場合、“１”と“１”と“０”と
“１”と“０”との和となり、“１”として、パリティ
が求められる。

【００４７】このようにして記憶した情報のパリティを
求めることで、記憶した情報の誤りを検出することがで
きる。

【００４８】次に第１の実施の形態を用いて誤り検出を
行い、データ破壊の有無を調べる動作について説明す
る。

【００４９】最初に、ラッチ回路１４を初期化する。初
期化する時には、選択するブロックのブロック選択信号
ＢＳ０とＢＳ１を選択して（２T／２C動作時）、ブロッ
クを選択し、カラム選択信号ＣＳＬを“Ｌ”レベルにし
てＤＱ線から入力するデータを誤り検出回路のラッチに
入力しないようにする。

【００５０】ラッチ回路１４の制御信号ＣＳＬ２と／Ｃ
ＳＬ２でラッチがエクスクルーシブオア回路１３からの
入力をラッチに取り込まず、ビット線の値がラッチに取
り込めるようにする。この後、ワード線ＷＬｎを選択し
て、プレート線を駆動して強誘電体キャパシタに電位差
を生じさせ、セルに記憶した値をビット線に出力する。
この値はセンスアンプ６によって増幅され、ラッチ回路
１４に取り込まれる。

【００５１】初期化が終わると次に、ワード線ＷＬｎ−
１を選択し、セルに記憶した値を読み出す。読み出した
セルの値はセンスアンプ６により増幅され、マルチプレ
クサ1２を介してエクスクルーシブオア回路１３に入力
する。

【００５２】ラッチ回路１４に記憶している値とマルチ
プレクサ１２を通して入力した信号とのエクスクルーシ
ブオア演算をエクスクルーシブオア回路１３で行い、出
力された値をラッチ回路１４に取り込む。

【００５３】この後、順次ワード線を選択していき、読
み出したセルの値とラッチ回路１４に記憶した値とのエ
クスクルーシブオア演算を行うことを繰り返す。

【００５４】通常動作時に動くワード線に接続されたセ
ルの値についてエクスクルーシブオア演算を行った後、
パリティ記憶セル４に記憶された値とラッチ回路１４に
記憶した値とのエクスクルーシブオア演算を行うと、そ
のカラムについてのパリティを求めることができる。

【００５５】最後に、ブロック選択信号ＢＳを“Ｌ”レ
ベルにし、最終的にラッチ回路１４に記憶された値をビ
ット線に読み出し、ＣＳＬを各行について順次“H”レ
ベルにして、各行のラッチ回路１４に記憶された値をデ
ータ線ＤＱ，／ＤＱへ出力していく。

【００５６】記憶されたデータにデータ破壊による誤り
がなければ全ての行において０が出力される。データに
誤りがあれば１が出力されるので、このときはフラッシ
ュメモリから強誘電体半導体記憶装置に情報を書き込
む。

【００５７】本実施の形態により、データ破壊の有無の
判定に要する処理は、（Ｘ回のエクスクルーシブオア演
算）＋（Ｙ／Ｚ回のエクスクルーシブオア演算結果読み
出し）のオーダーになる。

【００５８】すなわち、メモリセルの行数と列数の和で
規定される分だけ、読み出し処理を行えば良く、従来は
行数と列数の積で読み出し処理の処理回数が規定されて
いたことと比較して、読み出し処理回数は飛躍的に削減
される。

【００５９】特に、記憶される情報量が多くなるほど、
行数、列数が増加するので、従来の行数、列数の積によ
り決定される処理回数に比べて、和により決定されるこ
との処理回数削減効果は顕著である。

【００６０】このように本実施の形態では、行数とパリ
ティを求める処理は各行について並列に処理ができるた
めに照合に要する計算時間を削減することができる。

【００６１】また、図1に示す実施の形態ではパリティ
記憶セル４をビット線に最も近い位置に接続したが、パ
リティ記憶セル４はメモリセルが配置されたカラムにお
いて、どこに置いても良く、プレート線に最も近い側
や、任意のメモリセルの間に配置しても良く、複数個の
パリティ記憶セル４を用いても良い。

【００６２】また、上記説明ではパリティを求めるとき
にプレート側のメモリセルから値を読み出したが、エク
スクルーシブオア演算はどのメモリセルに記憶された値
から始めても良い。

【００６３】本説明ではパリティビットが１ビット、情
報ビットがｋビットのパリティ符号を用いたが、他の符
号を用いることも可能である。

【００６４】図２にマルチプレクサ１２の具体的構成例
を示す。マルチプレクサ１２は少なくとも第１ＮＭＯＳ
トランジスタ２１、第２ＮＭＯＳトランジスタ２２で構
成される。第１ＮＭＯＳトランジスタ２１のゲートは制
御信号線ＳＬ０、ソースはビット線ＢＬ０、ドレインは
出力ノードＮ１に接続されている。同様に第２ＮＭＯＳ
トランジスタ２２のゲートは制御信号線ＳＬ１、ソース
はビット線ＢＬ１、ドレインは出力ノードN1に接続され
ている。

【００６５】制御信号線ＳＬ０が“Ｈ”レベルの時はビ
ット線ＢＬ０の値を出力ノードＮ１に出力し、制御信号
線ＳＬ１が“H”レベルの時はビット線ＢＬ１の値を出
力ノードN1に出力する。

【００６６】このようにマルチプレクサを構成すること
で、少ない素子数で回路を構成でき、高集積度が得られ
る。

【００６７】図３にラッチ回路１４の具体的構成例を示
す。ラッチ回路１４は少なくともクロックドインバータ
３１と第１インバータ３２と第２インバータ３３と第３
ＮＭＯＳトランジスタ３４、第４ＮＭＯＳトランジスタ
３５、及び第５ＮＭＯＳトランジスタ３６とで構成され
る。

【００６８】クロックドインバータ３１にはエクスクル
ーシブオア回路１３の出力ノードＮ２の値が入力する。
クロックドインバータ３１は制御信号ＣＴＬ２とＣＴＬ
２の反転信号／ＣＴＬ２で制御され、ＣＴＬ２が“H”
レベルの時にノードＮ２の反転信号を出力する。

【００６９】クロックドインバータ３１の出力は第１イ
ンバータ３２の入力と第２インバータ３３の出力に接続
される。第１インバータ３２と第２インバータ３３はラ
ッチを構成する。

【００７０】第１インバータ３２の出力はラッチ回路１
４の出力ノードＮ３と第３ＮＭＯＳトランジスタ３４と
第４ＮＭＯＳトランジスタ３５のソースに接続される。
第３ＮＭＯＳトランジスタ３４のゲートには制御信号Ｃ
ＴＬ０が入力し、ドレインにはビット線ＢＬ０が接続さ
れる。

【００７１】第３ＮＭＯＳトランジスタ３４は制御信号
ＣＴＬ０が“H”レベルの時、ビット線ＢＬ０の値のラ
ッチへの取り込みやラッチに記憶した値をビット線ＢＬ
０に出力する。

【００７２】第４ＮＭＯＳトランジスタ３５のゲートに
は制御信号ＣＴＬ１が入力し、ドレインにはビット線Ｂ
Ｌ１が接続される。制御信号ＣＴＬ１が“H”レベルの
時、ビット線ＢＬ１の値のラッチへの取り込みを行う。

【００７３】第２インバータ３３の出力には第５ＮＭＯ
Ｓトランジスタ３６が接続され、第５ＮＭＯＳトランジ
スタ３６のゲートには制御信号ＣＴＬ３が入力し、ＣＴ
Ｌ３が“Ｈ”レベルの時、ラッチした値の反転信号をビ
ット線ＢＬ１に出力する。

【００７４】誤り検出を行うにあたり、ラッチの初期化
を行う時には制御信号ＣＴＬ０、ＣＴＬ１を“Ｈ”レベ
ルにして、ビット線ＢＬ０又はＢＬ１に読み出された信
号をラッチに取り込む。ここで、ラッチに初期化を行う
時には制御信号ＣＴＬ２を“Ｌ”レベル、／ＣＴＬ２を
“Ｈ”レベルに設定して、クロックドインバータ３１が
エクスクルーシブオア回路１３の出力を取り込まないよ
うにする。

【００７５】エクスクルーシブオア演算を行う時には、
制御信号ＣＴＬ０とＣＴＬ１とＣＴＬ３は“Ｌ”レベル
に固定して、ビット線ＢＬ０とビット線ＢＬ１の値がラ
ッチに取り込まれないようにする。

【００７６】さらに、制御信号ＣＴＬ２を“Ｈ”レベ
ル、／ＣＴＬ２を“Ｌ”レベルにしてクロックドインバ
ータ３１がエクスクルーシブオア回路１３の出力の反転
信号を出力できるようにする。

【００７７】演算結果の出力時には制御信号ＣＴＬ０と
ＣＴＬ３を“Ｈ”レベルにする。

【００７８】ラッチに記憶された値がＢＬ０に、反転し
た値がＢＬ１に出力される。

【００７９】制御信号ＣＴＬ２を“Ｌ”レベル、／ＣＴ
Ｌ２を“Ｈ”レベルにして、クロックドインバータ３１
がエクスクルーシブオア回路１３の出力を取り込まない
ようにする。

【００８０】本実施の形態では、データが１つのビット
線に接続されるセルの個数以内の長さを持つ場合に有効
である。

【００８１】本実施の形態によれば、半導体記憶装置の
小型化を達成しつつ、高速なデータ転送が可能な半導体
記憶装置が得られる。

【００８２】本実施の形態の半導体記憶装置は、図４に
示される情報処理装置に組み込まれる。この情報処理装
置は、携帯機器や、ハードディスクを持たない家庭用デ
ジタル電気機器などに特に適している。

【００８３】情報処理装置は、１つの実装基板４０上に
強誘電体半導体記憶装置４１と、フラッシュメモリ４２
と、ＣＰＵ４３が搭載され、これらの間をバス４４が接
続している。このような機器に本実施の形態を適用する
ことで、情報処理装置の小型化、低消費電力化、高速動
作化が実現する。

【００８４】すなわち、本実施の形態の情報処理装置で
は、情報を記憶するフラッシュメモリ４２を備えてい
る。

【００８５】さらに、情報処理装置は、図１に示された
ような情報を記憶するメモリセル３と、このメモリセル
３に記憶された情報が伝達されるビット線ＢＬ０、ＢＬ
１と、このビット線ＢＬ０、ＢＬ１に伝達される情報を
外部に伝達し、かつ、フラッシュメモリ４２に記憶され
た情報をこのビット線ＢＬ０、ＢＬ１に伝達するデータ
線ＤＱ、／ＤＱと、ビット線ＢＬ０、ＢＬ１上に現れる
メモリセル３に記憶された情報を用いて誤り検出処理を
行い、誤りを検出した場合は誤り検出信号を出力する第
１誤り検出回路７とを有する強誘電体半導体記憶装置４
１を備えている。

【００８６】さらに、情報処理装置は、ＣＰＵ４３を備
える。フラッシュメモリ４２に記憶された誤り検出プロ
グラムを元に、ＣＰＵ４３は強誘電体メモリ内の誤り検
出回路に誤り検出を行わせ、誤りが検出された場合はフ
ラッシュメモリ４２に記憶した基本ソフトを強誘電体半
導体記憶装置４１に書き込む。

【００８７】さらに、情報処理装置は、フラッシュメモ
リ４２と、強誘電体半導体記憶装置４１と、ＣＰＵ４３
との間を相互に接続し、情報が伝送されるバス４４を備
えていて、各メモリやＣＰＵはそれぞれ個別の半導体装
置として実装基板上に配置されて情報処理装置を形成し
ている。

【００８８】フラッシュメモリ４２には、基本ソフトや
誤り検出プログラムなどの情報が記録され、強誘電体半
導体記憶装置４１には、基本ソフト、プログラム、デー
タ、作業領域などが設けられている。

【００８９】ここで、フラッシュメモリが必ずしも使用
される必要はなく、場合によりＥＥＰＲＯＭ、ＲＯＭな
どが利用できる。

【００９０】このように構成された本実施の形態では、
システムの電源投入時などの初期立ち上げ時に、強誘電
体メモリ内に記録された基本ソフトなどのデータが正し
く記録されているか否かを従来よりも高速判断処理を行
うことができ、システムの立ち上がり時間の高速化を図
ることができる。

【００９１】また、システムの立ち上がり動作時以外で
も強誘電体半導体記憶装置内に記憶された情報の正確性
を判断する場合においても、本実施の形態の構成によ
り、データの正確性判断の高速化が図られる。

【００９２】制御信号ＳＬ０、ＳＬ１、ＣＴＬ０、ＣＴ
Ｌ１，ＣＴＬ２、／ＣＴＬ２、ＣＴＬ３は半導体集積回
路内部で生成する。なお、半導体集積回路内でこれらの
制御信号の生成を行わない場合は、情報処理装置の実装
基板上にこれらの制御信号を転送するバスを設け、そこ
から各半導体記憶装置に入力することで、対応できる。

【００９３】本実施の形態によれば、強誘電体メモリに
基本ソフトを記憶し、書き換え可能なフラッシュメモリ
に基本ソフトをバックアップとして記憶し、強誘電体メ
モリに記憶した基本ソフトに誤り検出を行うことで、誤
動作を防止できる確率が高くなる。すなわち、誤り検出
できる誤りの数は、訂正できる誤りの数より多いため
に、訂正できる誤りの数を増やしている。

【００９４】また、本実施の形態によれば、誤り検出プ
ログラムを書き換え可能なフラッシュメモリに持たせて
いるため、誤り検出プログラムの変更に対しても対応で
きる柔軟性を持つ。

【００９５】（第１の実施の形態の変形例）また、図５
に示されるように実装基板４５上に、例えば、フラッシ
ュメモリが搭載されない形態が可能である。すなわち、
誤り検出プログラムと基本ソフトを記憶する部分が基地
局４７内の記憶装置に配置され、携帯機器などの情報処
理装置には設けられず、受信装置４６が実装基板４５に
設けられた形態が可能である。

【００９６】この場合、通信手段を用いて、必要なデー
タを基地局から携帯機器が取り寄せて、データの整合性
を判断する。

【００９７】すなわち、本実施の形態の変形例の情報処
理装置は、図１に示されたような情報を記憶するメモリ
セル３と、誤り検出符号を用いて符号化した情報を記憶
したパリティ記憶セル４と、このメモリセル３及びパリ
ティ記憶セル４に記憶された情報が伝達されるビット線
ＢＬ０，ＢＬ１と、このビット線ＢＬ０，ＢＬ１に伝達
される情報を外部に伝達し、かつ、外部から入力された
情報をこのビット線ＢＬ０，ＢＬ１に伝達するデータ線
と、ビット線ＢＬ０、ＢＬ１上に現れるメモリセル３に
記憶された情報を用いて、誤り検出処理を行い、誤りを
検出した場合は誤り検出信号を出力する第１誤り検出回
路７とを有する強誘電体半導体記憶装置４１を備えてい
る。

【００９８】さらに、情報処理装置は、この強誘電体半
導体記憶装置４１に接続され、情報が伝送されるバス４
４を備えている。

【００９９】さらに情報処理装置は外部からの情報を受
信し、バスに情報を伝送する受信装置４６を備えてい
る。

【０１００】さらに情報処理装置はＣＰＵ４３を備え
る。受信装置４６が受信した基地局４７に記憶された誤
り検出プログラムを元に、ＣＰＵ４３は強誘電体メモリ
に誤り検出を行わせ、誤りが検出された場合は基地局４
７に記憶した基本ソフトを強誘電体半導体記憶装置４１
に書き込む。

【０１０１】この形態においては、基本ソフトや誤り検
出プログラムの管理が容易になる。また、保管用の基本
ソフトなどを格納する不揮発性半導体記憶装置を携帯機
器内に設ける必要がないため、情報処理装置のより一層
の小型化が図られる。

【０１０２】（第２の実施の形態）次に、図６に第２の
実施の形態を示す。本実施の形態は誤り検出符号を用い
て符号化したい情報が１つのビット線に接続されるセル
の個数以上の長さを持つ時に用いる。

【０１０３】本実施の形態の強誘電体半導体記憶装置は
トランジスタ1と強誘電体キャパシタ2からなるメモリセ
ル３と、パリティ記憶セル４と、ブロック選択トランジ
スタ５と、センスアンプ６と、第１誤り検出回路７と、
カラム選択トランジスタ８、９と、第２誤り検出回路１
５とを有している。

【０１０４】ここで、メモリセル３と、パリティ記憶セ
ル４と、ブロック選択トランジスタ５と、センスアンプ
６と、第１誤り検出回路７と、カラム選択トランジスタ
８、９は、ブロック２０を形成し、ｍ個（ｍは自然数）
設けられて、データ線ＤＱの延伸方向に配置される。

【０１０５】第１の実施の形態とは第２誤り検出回路１
５を持つ点が異なる。第２誤り検出回路１５は複数のデ
ータ線ＤＱ１、／ＤＱ１、． ． ．、ＤＱｍ、／ＤＱ
ｍからなる出力バスに接続され、データ線から入力する
値についてエクスクルーシブオア演算を行う。また、ｍ
列目のパリティ記憶セル４にのみパリティを記憶する。
ここで、出力バスは隣接する１対のデータ線を１単位と
している。

【０１０６】このように本実施の形態では、一致信号及
び誤り信号が出力されるデータ線ＤＱ１、／ＤＱ１、．
． ．、ＤＱｍ、／ＤＱｍと、複数のデータ線からな
る出力バスごとに第２誤り検出回路１５を第１の実施の
形態の構成に加えて有している。

【０１０７】この第２誤り検出回路１５は図７に示され
るように構成されていて、データ線の情報が入力され、
情報を保持する複数個の第１データ線ラッチ回路１６−
１、１６−２、． ． ．、１６−ｍ、１６−ｍ＋１を
有している。

【０１０８】さらに、この第２誤り検出回路１５の出力
が入力され、情報を保持する第２データ線ラッチ回路１
７を有している。

【０１０９】さらにこの第１データ線ラッチ回路１６−
１、１６−２、． ． ．、１６−ｍ、１６−ｍ＋１及
びこの第２データ線ラッチ回路１７の出力が入力される
ｍ＋２の入力信号線があるデータ線エクスクルーシブオ
ア回路１８を有している。

【０１１０】この第１データラッチ回路の具体的回路構
成は図８に示される通りで、ここではデータ線ＤＱ１が
入力されている第１データラッチ回路１６−１を１例と
して示している。クロックドインバータ１９にデータ線
信号ＤＱ１が入力され、制御信号ＣＬＫ４、／ＣＬＫ４
により、動作が制御される。

【０１１１】このクロックドインバータ１９の出力がラ
ッチを形成する第１インバータ２３の入力ノードと、第
２インバータ２４の出力ノードに接続されている。第１
インバータ２３の出力及び第２インバータ２４の入力が
ノードＮ１として、エクスクルーシブオア回路１８に入
力されている。他のデータ線が接続されている第１デー
タラッチ回路もその入出力信号線がそれぞれ異なる以外
は図８の回路同様に構成される。

【０１１２】また、制御信号ＣＴＬ４に替えて制御信号
ＣＴＬ５が入力される第１データラッチ回路１６−ｍ＋
１もその回路構成は図８に示される回路において、制御
信号及びデータ線を変更する以外は同様に構成される。

【０１１３】また、第２データラッチ回路１７の具体的
回路構成は図８に示される回路において、制御信号ＣＴ
Ｌ４，／ＣＴＬ４に替えて、制御信号ＣＴＬ６、／ＣＴ
Ｌ６が入力され，データ線ＤＱに替えて、第２誤り検出
回路の出力ＯＵＴが入力される点が変更される以外は、
図８の回路の通りである。

【０１１４】次に第２の実施の形態の動作について説明
する。全ての行を順次選択して、第１誤り検出回路７を
用いて各列のパリティ記憶セル以外のセルに記憶された
値のエクスクルーシブオア演算を行う。

【０１１５】次に並列に出力できるm個の列のエクスク
ルーシブオア結果を出力し、第２誤り検出回路１５中の
ラッチ回路１６−１、． ． ．、１６−ｍに記憶す
る。

【０１１６】次にｍ列目のパリティ記憶セル４に記憶し
たパリティを出力し、ラッチ回路１６−ｍ＋１に記憶す
る。この後、第２誤り検出回路１５を構成するエクスク
ルーシブオア回路１８を用いてラッチ１６−１、． ．
．、１６−ｍ＋１の値のエクスクルーシブオア演算を
行う。

【０１１７】以下この作業を順次繰り返すことで誤り検
出を行い、データ破壊の有無を調べることができる。

【０１１８】本実施の形態はメモリセル１行にデータが
収まらない場合に、すなわち、複数カラムにまたがって
データが記録されている場合に有効である。

【０１１９】（第３の実施の形態）図９に第３の実施の
形態を示す。第３の実施の形態の強誘電体半導体記憶装
置はトランジスタ1と強誘電体キャパシタ2からなるメモ
リセル３と、ブロック選択トランジスタ５と、センスア
ンプ６と、第１誤り検出回路７と、カラム選択トランジ
スタ８、９とを有している。

【０１２０】第１の実施の形態とはパリティ記憶セル４
を持たない点が異なる。

【０１２１】本実施の形態ではパリティは図１０におけ
る実装基板４０上に設けられたフラッシュメモリ４２に
記憶している。強誘電体半導体記憶装置に記憶した情報
とフラッシュメモリ４２に記憶した情報を比較する時
に、各行の誤り検出回路７のラッチ回路１４にパリティ
の情報をフラッシュメモリ４２から読み出された情報を
書き込んでから誤り検出を行ってデータ破壊の有無を調
べる。

【０１２２】このように構成することで、強誘電体半導
体記憶装置の構成を簡略化して、より集積度の高い強誘
電体半導体記憶装置を提供することができる。

【０１２３】本実施の形態の半導体記憶装置は、図１０
に示される情報処理装置に組み込まれる。この情報処理
装置は、携帯機器や、ハードディスクを持たない家庭用
デジタル電気機器などに特に適している。

【０１２４】１つの実装基板４０上に強誘電体半導体記
憶装置４１と、フラッシュメモリ４２と、ＣＰＵ４３が
搭載され、これらの間をバス４４が接続している。この
ような機器に本実施の形態を適用することで、情報処理
装置の小型化、低消費電力化、高速動作化が実現する。

【０１２５】すなわち、本実施の形態の情報処理装置
は、情報を記憶するフラッシュメモリ４２を備えてい
る。

【０１２６】さらに、情報処理装置は図９に示されたよ
うな情報を記憶するメモリセル３と、このメモリセル３
に記憶された情報が伝達されるビット線ＢＬ０，ＢＬ１
と、このビット線ＢＬ０，ＢＬ１に伝達される情報を外
部に伝達し、かつ、フラッシュメモリ４２に記憶された
情報をこのビット線ＢＬ０、ＢＬ１に伝達するデータ線
ＤＱ、／ＤＱと、ビット線ＢＬ０、ＢＬ１上に現れるメ
モリセル３に記憶された情報を用いて誤り検出処理を行
い、誤りを検出した場合は誤り検出信号を出力する第１
誤り検出回路７とを有する強誘電体半導体記憶装置４１
を備えている。

【０１２７】さらに、情報処理装置はＣＰＵ４３を備え
る。フラッシュメモリ４２に記憶された誤り検出プログ
ラムを元に、ＣＰＵ４３は強誘電体半導体記憶装置に誤
り検出を行わせ、誤りが検出された場合はフラッシュメ
モリ４２に記憶した基本ソフトを強誘電体半導体記憶装
置４１に書き込む。

【０１２８】さらに情報処理装置はフラッシュメモリ４
２と、強誘電体半導体記憶装置４１と、ＣＰＵ４３との
間を相互に接続し、情報が伝送されるバス４４を備えて
いて、各メモリやＣＰＵはそれぞれ個別の半導体装置と
して実装基板上に配置されて情報処理装置を形成してい
る。

【０１２９】フラッシュメモリ４２には、基本ソフトや
誤り検出プログラムなどの情報が記録され、強誘電体半
導体記憶装置４１には、基本ソフト、プログラム、デー
タ、作業領域などが設けられている。

【０１３０】ここで、フラッシュメモリが必ずしも使用
される必要はなく、場合によりＥＥＰＲＯＭ、ＲＯＭな
どが利用できる。

【０１３１】このように構成された本実施の形態では、
システムの電源投入時などの初期立ち上げ時に、強誘電
体半導体記憶装置内に記録された基本ソフトなどのデー
タが正しく記録されているか否かを従来よりも高速判断
処理を行うことができ、システムの立ち上がり時間の高
速化を図ることができる。

【０１３２】また、システムの立ち上がり動作時以外で
も強誘電体半導体記憶装置内に記憶された情報の正確性
を判断する場合においても、本実施の形態の構成によ
り、データの正確性判断の高速化が図られる。

【０１３３】制御信号ＳＬ０、ＳＬ１、ＣＴＬ０、ＣＴ
Ｌ１，ＣＴＬ２、／ＣＴＬ２、ＣＴＬ３は半導体集積回
路内部で生成する。なお、半導体集積回路内でこれらの
制御信号の生成を行わない場合は、情報処理装置の実装
基板上にこれらの制御信号を転送するバスを設け、そこ
から各半導体記憶装置に入力することで、対応できる。

【０１３４】（第３の実施の形態の変形例）図１１に示
されるように実装基板４５に、例えば、フラッシュメモ
リが搭載されない形態が可能である。すなわち、誤り検
出プログラムと基本ソフトを記憶する部分が基地局４７
内の記憶装置に配置され、携帯機器などの情報処理装置
には設けられず、受信装置４６が設けられた形態が可能
である。

【０１３５】この場合、通信手段を用いて、必要なデー
タを基地局から携帯機器が取り寄せて、データの整合性
を判断する。

【０１３６】すなわち、本実施の形態の変形例の情報処
理装置は、図９に示されたような情報を記憶するメモリ
セル３と、誤り検出符号を用いて符号化した情報を記憶
したパリティ記憶セル４と、このメモリセル３及びパリ
ティ記憶セル４に記憶された情報が伝達されるビット線
ＢＬ０，ＢＬ１と、このビット線ＢＬ０，ＢＬ１に伝達
される情報を外部に伝達し、かつ、外部から入力された
情報をこのビット線ＢＬ０，ＢＬ１に伝達するデータ線
と、ビット線ＢＬ０、ＢＬ１上に現れるメモリセル３に
記憶された情報を用いて誤り検出処理を行い、誤りを検
出した場合は誤り検出信号を出力する第１誤り検出回路
７とを有する強誘電体半導体記憶装置４１を備えてい
る。

【０１３７】さらに、情報処理装置は、この強誘電体半
導体記憶装置４１に接続され、情報が伝送されるバス４
４を備えている。

【０１３８】さらに、情報処理装置は、外部からの情報
を受信し、バスに情報を伝送する受信装置４２を備えて
いる。

【０１３９】さらに、情報処理装置は、ＣＰＵ４３を備
える。フラッシュメモリ４２に記憶された誤り検出プロ
グラムを元に、ＣＰＵ４３は強誘電体半導体記憶装置に
誤り検出を行わせ、誤りが検出された場合はフラッシュ
メモリ４２に記憶した基本ソフトを強誘電体半導体記憶
装置４１に書き込む。

【０１４０】この形態においては、基本ソフトや誤り検
出プログラムの管理が容易になる。また、保管用の基本
ソフトなどを格納する不揮発性半導体記憶装置を携帯機
器内に設ける必要がないため、情報処理装置のより一層
の小型化が図られる。

【０１４１】（第４の実施の形態）図１２に第４の実施
の形態を示す。第４の実施の形態の強誘電体半導体記憶
装置はトランジスタ1と強誘電体キャパシタ2からなるメ
モリセル３と、ブロック選択トランジスタ５と、センス
アンプ６と、第１誤り検出回路７と、カラム選択トラン
ジスタ８、９と、第２誤り検出回路１５とを有してい
る。

【０１４２】ここで、メモリセル３と、ブロック選択ト
ランジスタ５と、センスアンプ６と、第１誤り検出回路
７と、カラム選択トランジスタ８、９は、ブロック３０
を形成し、ｍ個（ｍは自然数）設けられて、データ線Ｄ
Ｑの延伸方向に配置される。

【０１４３】第２の実施の形態とはパリティ記憶セル４
を持たない点が異なる。本実施の形態ではパリティは第
３の実施の形態同様にフラッシュメモリ４２に記憶して
おり、強誘電体メモリに記憶した情報とフラッシュメモ
リ４２に記憶した情報を比較する時に、各行の誤り検出
回路７のラッチ回路１４にパリティの情報を書き込んで
から誤り検出を行ってデータ破壊の有無を調べる。

【０１４４】このように構成することで、メモリセル１
行にデータが収まらない場合に、すなわち、複数行にま
たがってデータが記録されている場合であっても強誘電
体半導体記憶装置の構成を簡略化して、より集積度の高
い強誘電体半導体記憶装置を提供することができる。

【０１４５】（第５の実施の形態）図１３乃至図１６に
本実施の形態が示される。図１３は1メモリセルで1ビッ
トを記憶する１Ｔ／１Ｃ（１トランジスタ１メモリセ
ル）方式に対応しており、参照電位生成回路２５を持つ
点と、第１誤り検出回路７中にラッチ回路２６を用いる
点が第１の実施の形態と異なる。

【０１４６】参照電位生成回路の例を図１４に示す。第
１ＮＭＯＳトランジスタ２７、第２ＮＭＯＳトランジス
タ２８のドレインはそれぞれビット線ＢＬ０とＢＬ１に
接続され、ゲートにはそれぞれ制御信号ＤＷＬ１とＤＷ
Ｌ０が入力し、ソースは強誘電体キャパシタ２９に接続
されている。ビット線ＢＬ０に接続されたメモリセル３
の値を読み出すとき、制御信号ＤＷＬ０を“Ｈ”レベル
にして制御信号ＤＷＬ１を“Ｌ”レベルにし、制御信号
ＤＰＬに“Ｈ”レベルのパルスを加えるとビット線ＢＬ
１に参照電位が生成される。

【０１４７】また、図１５に示すように強誘電体キャパ
シタ２９の代わりに常誘電体キャパシタ３７を用いて参
照電位生成回路も構成してもよい。

【０１４８】図１３におけるラッチ回路２６の例を図１
６に示す。参照電位を利用できる場合、誤り検出の結果
を出力する際、ラッチに記憶した演算結果の反転信号を
生成する必要がないので図３に示すラッチ回路２６で用
いた第５ＮＭＯＳトランジスタ３６が不要になる。

【０１４９】このように本実施の形態によれば、１Ｔ１
Ｃ型の強誘電体半導体記憶装置においても第１の実施の
形態同様の効果を得ることができる。

【０１５０】また、第１の実施の形態の変形例、第２の
実施の形態、第３の実施の形態、第３の実施の形態の変
形例、及び第４の実施の形態においても第５の実施の形
態における第１の実施の形態との差異である特徴を持た
せるように変更することで、１Ｔ１Ｃ型の強誘電体半導
体記憶装置及び情報処理装置を構成できる。

【０１５１】(第６の実施の形態)次に図１７に第６の実
施の形態を示す。本実施の形態の強誘電体半導体記憶装
置はトランジスタ１と強誘電体キャパシタ２からなるメ
モリセル３とパリティ記憶セル４とブロック選択トラン
ジスタ５とセンスアンプ６とカラム選択トランジスタ
８、９からなるカラムブロック４８と、第１誤り検出回
路７とセンスアンプ６と選択トランジスタ５０,５１か
らなる第３誤り検出回路４９とＤＱ線遮断回路５２を有
する。

【０１５２】第1の実施の形態では各カラムごとに第１
誤り検出回路７を有していたが、本実施の形態では複数
カラムごとに一つの誤り検出回路を有する点が異なる。

【０１５３】次に本実施の形態の動作について説明す
る。まず最初に第１誤り検出回路７のラッチ回路の初期
化について説明する。ＤＱ線遮断回路５２を用いてＤＱ
線を遮断した後、ブロック選択信号ＢＳ０とＢＳ１を
“Ｈ”レベルにしてセルの値をビット線に読み出せるよ
うにする。

【０１５４】ワード線ＷＬｎを“Ｌ”レベルにし、さら
にプレート線を駆動して強誘電体キャパシタに電位差を
加えて、ワード線ＷＬｎに接続されたセルに記憶された
値を読み出し、センスアンプ６で増幅する。

【０１５５】カラム選択信号ＣＳＬ０を“Ｈ”レベルに
して０列目の列ブロックからの出力がＤＱ線に出力され
るようにする。選択信号ＤＳＬ０を“Ｈ”レベルにし、
読み出されたセルの値を第１誤り検出回路７のラッチに
取り込む。

【０１５６】ＤＱ線遮断回路５２により、読み出したセ
ルの値はｊ＋１列目以降には伝播しない。このため０列
目〜ｊ列目の誤り検出と、例えばｊ＋１列目〜２ｊ＋１
列目の誤り検出を同時に行うことが出来る。

【０１５７】次に０列目に接続されたセルの値を順次Ｄ
Ｑ線に読み出し、第３誤り検出回路４９を利用してエク
スクルーシブオア演算を行う。０列目に接続されたセル
の値を読み終えたら、カラム選択信号ＣＳＬ０を“Ｌ”
レベルにして、さらにカラム選択信号ＣＳＬ１を“Ｈ”
レベルにして1列目の列ブロックに含まれるセルの値を
用いてエクスクルーシブオア演算をする。このように０
列目からｊ列目に接続された全てのセルの値についてエ
クスクルーシブオア演算を行う。

【０１５８】０列目からｊ列目で誤り検出が終了した
ら、ＤＱ線遮断回路５２によって、遮断を解除させてＤ
Ｑ線を接続し、カラム選択信号ＣＳＬを全て“Ｌ”レベ
ルにし、選択信号ＤＳＬを順次選択して各誤り検出回路
に記憶した誤り検出処理の結果を出力していく。ここ
で、“Ｈ”レベルが出力されると、記憶したデータに誤
りが生じたことになる。

【０１５９】本実施の形態では、複数の列の誤り検出を
１つの誤り検出回路で行うため、誤り検出の処理時間は
第１の実施の形態に比べて遅くなるが、各行に誤り検出
回路を持たない分だけ半導体記憶装置全体の面積を小さ
くできる。

【０１６０】次に、図１８にＤＱ線遮断回路５２の一例
を示す。少なくとも２つのパスゲート５３で構成され、
制御信号ＣＴＬが“Ｈ”レベルの時、パスゲート５３が
導通して遮断が解除され、制御信号ＣＴＬが“Ｌ”レベ
ルの時、パスゲート５３が非導通になりＤＱ線が遮断さ
れる。

【０１６１】次に、図１９にＤＱ線遮断回路５２の他の
一例を示す。少なくとも２つのインバータ５４とクロッ
クドインバータ５５から構成され、制御信号ＣＴＬが
“Ｈ”レベルの時、クロックドインバータ５５が導通し
て遮断が解除され、制御信号ＣＴＬが“Ｌ”レベルの
時、クロックドインバータ５５が非導通になり、ＤＱ線
が遮断される。

【０１６２】また、第５の実施の形態における参照電位
発生回路２５を本実施の形態に組み合わせて構成するこ
とができる。このように変形して構成することで、本実
施の形態においても、１Ｔ／１Ｃ型の強誘電体半導体記
憶装置及び情報処理装置を構成することができる。

【０１６３】各実施の形態では記憶するkビットの情報
に１ビット加え、全体のパリティが０になるようにする
誤り検出符号を用いた。誤り検出をエクスクルーシブオ
ア演算で行う誤り検出符号は他にもあり、本発明ではこ
れら他の符号にも対応できる。

【０１６４】（第７の実施の形態）図２０に第１乃至第
６の実施の形態におけるワード線を制御するワード線制
御回路を示す。ワード線制御回路はワード線デコーダ５
６とパリティ記憶セル用ワード線デコーダ５７とから構
成される。ワード線デコーダ５６には選択するワード線
を指定するアドレス信号ＡＤ＜０:ｎ＞と，その反転信
号／ＡＤ＜０：ｎ＞が入力する。

【０１６５】パリティ記憶セル用ワード線デコーダ５７
にはパリティ記憶セル用のアドレス信号ＰＡＤ＜０：ｉ
＞と、その反転信号／ＰＡＤ＜０：ｉ＞と、制御信号Ｐ
ＣＴＬ＜０：ｉ＞とが入力し、パリティ記憶セル用ワー
ド線ＰＷＬ＜０：ｉ＞を制御する。制御信号ＰＣＴＬ＜
０：ｉ＞で，パリティ記憶セルを通常動作時に使うセル
としても使用できるように制御する。

【０１６６】ワード線デコーダ５６の回路例を図２１に
示す。ワード線デコーダ５６はｎ＋１入力ＮＡＮＤ回路
５８から構成され、各ＮＡＮＤ回路５８は、それぞれワ
ード線選択信号ＷＬ＜０：ｎ＞を出力する。

【０１６７】パリティ記憶セル用ワード線デコーダ５７
は、ｉ＋１入力ＮＡＮＤ回路５９とＯＲ回路６０とによ
って構成される。ｉ＋１入力ＮＡＮＤ回路５９はアドレ
ス信号ＰＡＤ＜０：ｉ＞とその反転信号／ＰＡＤ＜０：
ｉ＞が入力し、ｉ＋１入力ＮＡＮＤ回路５９の出力はＯ
Ｒ回路６０に入力している。

【０１６８】ＯＲ回路６０には制御信号ＰＣＴＬ＜０：
ｉ＞の一本が入力しており、通常の動作時に制御信号Ｐ
ＣＴＬを“Ｈ”レベルにすればパリティ記憶セル用ワー
ド線ＰＷＬ＜０：ｉ＞は“Ｈ”レベルに固定され、通常
動作時にはセルへの値の読み書きはできなくなるので、
パリティ記憶セル用ワード線ＰＷＬ＜０：ｉ＞で制御さ
れるセルをパリティ記憶用セルとして使用できる。

【０１６９】制御信号ＰＣＴＬ＜０：ｉ＞を“Ｌ”レベ
ルとして使えば、通常動作時はアドレス信号で指定され
たワード線を駆動でき、接続されたセルを通常のセルと
して使用できる。このような制御回路を使えば、パリテ
ィ記憶用セルを通常のセルとしても使用でき、誤り検出
で用いるパリティビットの数の変更にも対応できる。す
なわち、パリティビット数の変更があった時に、その変
更に対応して、制御回路によって、パリティ記憶セルの
個数を変更できる。

【０１７０】図２３にワード線制御回路の他の例を示
す。ワード線デコーダ５６とパリティ記憶セル用ワード
線デコーダ６１とで構成される。ワード線デコーダ５６
にはアドレス信号ＡＤ＜０：ｎ＞とその反転信号／ＡＤ
＜０：ｎ＞が入力し、ワード線選択信号ＷＬ＜０：ｎ＞
を出力する。パリティ記憶セル用ワード線デコーダ６１
はパリティ記憶セル用アドレス信号ＰＡＤ＜０：ｉ＞
と、その反転信号／ＰＡＤ＜０：ｉ＞とが入力し、パリ
ティ記憶セル用ワード線選択信号ＰＷＬ＜０：ｉ＞を出
力する。

【０１７１】図２４にパリティ記憶セル用ワード線デコ
ーダ６１の実施の形態を示す。ここでは、ｉ＋１入力の
ＮＡＮＤ回路６２が複数個形成されることで構成され
る。この制御回路を用いると、パリティ記憶セルを通常
のセルとしても使うことはできなくなるが、図２２に示
された回路よりは、面積を小さくすることができる。

【０１７２】図２５にはさらに別のワード線制御回路の
例を示す。ここでは、パリティ記憶セル用ワード線制御
回路の代わりにリピータ６３を用いている。パリティ記
憶用セルが１ビット固定の場合に、この回路が利用でき
る。この制御回路を用いると、パリティ記憶セルを通常
のセルとしても使うことはできなくなるが、図２２や図
２４に示された回路よりは、面積を小さくすることがで
きる。

【０１７３】なお、このリピータ６３は、入力した信号
を波形整形する回路である。

【０１７４】

【発明の効果】本発明は、記憶された情報の誤りの有無
を高速に判断することを可能とし、かつ、高集積化され
た半導体記憶装置を提供することが可能である。本発明
はさらに初期動作が高速で行える情報処理装置を提供す
ることが可能である。

【図面の簡単な説明】

【図１】 第１の実施の形態の構成を示す回路図。

【図２】 第１の実施の形態におけるマルチプレクサの
構成を示す回路図。

【図３】 第１の実施の形態におけるラッチ回路の構成
を示す回路図。

【図４】 第１の実施の形態における情報処理装置の構
成を示すブロック図

【図５】 第１の実施の形態の変形例における情報処理
装置の構成を示すブロック図。

【図６】 第２の実施の形態の構成を示す回路図。

【図７】 第２の実施の形態における第２誤り検出回路
の構成を示すブロック図。

【図８】 第２の実施の形態におけるラッチ回路の構成
を示す回路図。

【図９】 第３の実施の形態の構成を示す回路図。

【図１０】 第３の実施の形態における情報処理装置の
構成を示すブロック図。

【図１１】 第３の実施の形態の変形例における情報処
理装置の構成を示すブロック図。

【図１２】 第４の実施の形態の構成を示す回路図。

【図１３】 第５の実施の形態の構成を示す回路図。

【図１４】 第５の実施の形態における参照電位発生回
路の構成を示す回路図。

【図１５】 第５の実施の形態における参照電位発生回
路の構成を示す回路図。

【図１６】 第５の実施の形態におけるラッチ回路の構
成を示す回路図。

【図１７】 第６の実施の形態の構成を示す回路図。

【図１８】 第６の実施の形態におけるＤＱ線遮断回路
の一例の構成を示す回路図。

【図１９】 第６の実施の形態におけるＤＱ線遮断回
路の他の例の構成を示す回路図。

【図２０】 第７の実施の形態におけるワード線制御
回路の一例の構成を示すブロック回図。

【図２１】 第７の実施の形態におけるワード線デコ
ーダの構成を示す回路図。

【図２２】 第７の実施の形態におけるパリティ記憶
セル用ワード線デコーダの構成を示す回路図。

【図２３】 第７の実施の形態におけるワード線制御
回路の他の例の構成を示すブロック回図。

【図２４】 第７の実施の形態におけるパリティ記憶
セル用ワード線デコーダの構成を示す回路図。

【図２５】 第７の実施の形態におけるワード線制御
回路の他の例の構成を示すブロック図。

【図２６】 従来の情報処理装置の構成を示すブロック
図。

【図２７】 従来の半導体記憶装置の構成を示す回路
図。

【符号の説明】

１ セルトランジスタ ２，２９ 強誘電体キャパシタ ３ メモリセル ４ パリティ記憶セル ５ ブロック選択トランジスタ ６ センスアンプ ７，２６ 第１誤り検出回路 ８ 第１カラム選択トランジスタ ９ 第２カラム選択トランジスタ １０ パリティ用セルトランジスタ １１ パリティ用強誘電体キャパシタ １２ マルチプレクサ １３、１８ エクスクルーシブオア回路 １４ ラッチ回路 １５ 第２誤り検出回路 １６ 第１ラッチ回路 １７ 第２ラッチ回路 １９，３１、５５ クロックドインバータ ２０，３０ ブロック ２１，２７ 第１ＮＭＯＳトランジスタ ２２，２８ 第２ＮＭＯＳトランジスタ ２３，３２ 第１インバータ ２４，３３ 第２インバータ ２５ 参照電位発生回路 ３４ 第３ＮＭＯＳトランジスタ ３５ 第４ＮＭＯＳトランジスタ ３６ 第５ＮＭＯＳトランジスタ ３７ 常誘電体キャパシタ ４０，４５ 実装基板 ４１ 強誘電体半導体記憶装置 ４２ フラッシュメモリ ４３ ＣＰＵ ４４ バス ４６ 受信装置 ４７ 基地局 ４８ カラムブロック ４９ 第３誤り検出回路 ５０，５１ 選択トランジスタ ５２ ＤＱ線遮断回路 ５３ パスゲート ５４ インバータ ５６ ワード線デコーダ ５７，６１ パリティ記憶セル用ワード線デコーダ ５８ ｎ＋１入力ＮＡＮＤ回路 ５９，６２ ｉ＋１入力ＮＡＮＤ回路 ６０ ＯＲ回路 ６３ リピータ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B018 GA01 HA12 KA02 NA05 5B024 AA01 AA07 AA15 BA02 BA29 CA07 5L106 AA01 BB02 BB11 GG07

Claims (17)

【特許請求の範囲】
1. 【請求項１】情報を記憶するメモリセルと、 このメモリセルに記憶された情報が伝達されるビット線
   と、 このビット線に伝達される情報を外部に伝達し、かつ、
   外部から入力される情報をこのビット線に伝達するデー
   タ線と、 前記ビット線上に現れる、前記メモリセルに記憶した情
   報を用いて誤り検出処理を行い、誤りを検出した場合に
   誤り検出信号を出力する第１誤り検出回路とを有するこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】前記第１誤り検出回路は、外部から前記デ
   ータ線に入力された情報と前記メモリセルから読み出さ
   れ、ビット線上に現れた情報を用いて誤り検出処理を行
   うことを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】メモリセルに接続され、誤り検出符号を用
   いて符号化した情報のパリティビットを記憶するための
   パリティ記憶セルをさらに有し、前記第１誤り検出回路
   はメモリセルの１列以上ごとに１つずつ複数個設けられ
   ていることを特徴とする請求項１記載の半導体記憶装
   置。
4. 【請求項４】前記第１誤り検出回路は、前記メモリセル
   から前記ビット線に読み出された情報と、前記パリティ
   記憶セルから前記ビット線に読み出された情報とを用い
   て誤り検出処理を行うことを特徴とする請求項３記載の
   半導体記憶装置。
5. 【請求項５】複数のデータ線からなる出力バスごとに第
   ２誤り検出回路をさらに有することを特徴とする請求項
   １乃至４いずれか１項記載の半導体記憶装置。
6. 【請求項６】前記第１誤り検出回路は前記メモリセルか
   らの出力が入力され、選択された入力情報を出力するマ
   ルチプレクサと、前記メモリセルからの出力が入力さ
   れ、情報を保持するラッチ回路と、このラッチ回路から
   の出力と、前記マルチプレクサからの出力とが入力され
   て、このラッチ回路に出力を行うエクスクルーシブオア
   回路とを有することを特徴とする請求項１乃至５いずれ
   か１項記載の半導体記憶装置。
7. 【請求項７】前記第２誤り検出回路は前記データ線の情
   報が入力され、情報を保持する第１データ線ラッチ回路
   と、この第２誤り検出回路の出力が入力され、情報を保
   持する第２データ線ラッチ回路と、この第１データ線ラ
   ッチ回路及びこの第２データ線ラッチ回路の出力が入力
   されるデータ線エクスクルーシブオア回路とを有するこ
   とを特徴とする請求項５記載の半導体記憶装置。
8. 【請求項８】情報を記憶する第１不揮発性半導体記憶装
   置と、 情報を記憶するメモリセルと、このメモリセルに記憶さ
   れた情報が伝達されるビット線と、このビット線に伝達
   される情報を外部に伝達し、かつ、前記第１不揮発性半
   導体記憶装置に記憶された情報をこのビット線に伝達す
   るデータ線と、前記ビット線上に現れる前記メモリセル
   に記憶された情報を用いて誤り検出処理を行い、誤りを
   検出した場合に誤り検出信号を出力する第１誤り検出回
   路とを有する第２不揮発性半導体記憶装置と、 前記第１誤り検出回路が誤り検出信号を出力した場合に
   前記第１不揮発性半導体記憶装置の情報を前記第２不揮
   発性半導体記憶装置に書き込む動作を行う演算処理装置
   と、 前記第１不揮発性半導体記憶装置と、前記第２不揮発性
   半導体記憶装置と、前記演算処理装置との間を相互に接
   続し、情報が伝送されるバスとを具備することを特徴と
   する情報処理装置。
9. 【請求項９】情報を記憶するメモリセルと、誤り検出符
   号を用いて符号化した情報のパリティビットを記憶した
   パリティ記憶セルと、このメモリセル及びパリティ記憶
   セルに記憶された情報が伝達されるビット線と、このビ
   ット線に伝達される情報を外部に伝達し、かつ、外部か
   ら入力された情報をこのビット線に伝達するデータ線
   と、前記ビット線上に現れる前記メモリセルに記憶され
   た情報と前記パリティ記憶セルに記憶された情報とを用
   いて誤り検出処理を行い、誤りを検出した場合に誤り検
   出信号を出力する第１誤り検出回路とを有する半導体記
   憶装置と、 この半導体記憶装置に接続され、情報が伝送されるバス
   と、 外部からの情報を受信し、前記バスに情報を伝送する受
   信機と、 前記半導体記憶装置において誤り検出信号が発生された
   場合に前記受信機から入力された情報を前記半導体記憶
   装置に書き込む動作を行う演算処理装置とを具備するこ
   とを特徴とする情報処理装置。
10. 【請求項１０】情報を記憶する第１不揮発性半導体記憶
    装置と、 情報を記憶するメモリセルと、誤り検出符号を用いて符
    号化した情報のパリティビットを記憶するパリティ記憶
    セルと、このメモリセル及びパリティ記憶セルに記憶さ
    れた情報が伝達されるビット線と、このビット線に伝達
    される情報を外部に伝達し、かつ、前記第１不揮発性半
    導体記憶装置に記憶された情報をこのビット線に伝達す
    るデータ線と、前記ビット線上に現れる前記メモリセル
    に記憶された情報を用いて誤り検出処理を行い、誤りを
    検出した場合に誤り検出信号を出力する第１誤り検出回
    路とを有する第２不揮発性半導体記憶装置と、 前記第１誤り検出回路が誤り検出信号を出力した場合に
    前記第１不揮発性半導体記憶装置の情報を前記第２不揮
    発性半導体記憶装置に書き込む動作を行う演算処理装置
    と、 前記第１不揮発性半導体記憶装置と、前記第２不揮発性
    半導体記憶装置と、前記演算処理装置との間を相互に接
    続し、情報が伝送されるバスとを具備することを特徴と
    する情報処理装置。
11. 【請求項１１】情報が伝送されるバスと、 外部からの情報を受信し、前記バスに情報を伝送する受
    信機と、 情報を記憶するメモリセルと、このメモリセルに記憶さ
    れた情報が伝達されるビット線と、このビット線に伝達
    される情報を外部に伝達し、かつ、外部から入力された
    情報をこのビット線に伝達するデータ線と、前記ビット
    線上に現れる前記メモリセルに記憶された情報と前記受
    信機から読み込んだパリティビット情報とを用いて誤り
    検出処理を行い、誤りを検出した場合に誤り検出信号を
    出力する第１誤り検出回路とを有し、前記バスに接続さ
    れた半導体記憶装置と、 前記半導体記憶装置において誤り検出信号が発生された
    場合に前記受信機から入力された情報を前記半導体記憶
    装置に書き込む動作を行う演算処理装置とを具備するこ
    とを特徴とする情報処理装置。
12. 【請求項１２】前記第２不揮発性半導体記憶装置は複数
    のデータ線からなる出力バスごとに第２誤り検出回路を
    さらに有することを特徴とする請求項８又は１０いずれ
    か１項記載の情報処理装置。
13. 【請求項１３】前記半導体記憶装置は複数のデータ線か
    らなる出力バスごとに第２誤り検出回路をさらに有する
    ことを特徴とする請求項９又は１１いずれか１項記載の
    情報処理装置。
14. 【請求項１４】前記半導体記憶装置は、通常動作時には
    前記パリティ記憶セルを選択せず、パリティ記憶セルに
    読み出し及び書き込みを行わないことを特徴とするパリ
    ティ記憶セル用ワード線デコーダをさらに有することを
    特徴とする請求項９記載の情報処理装置。
15. 【請求項１５】前記第２不揮発性半導体記憶装置は、通
    常動作時には前記パリティ記憶セルを選択せず、パリテ
    ィ記憶セルに読み出し及び書き込みを行わないことを特
    徴とするパリティ記憶セル用ワード線デコーダをさらに
    有することを特徴とする請求項１０記載の情報処理装
    置。
16. 【請求項１６】前記第１不揮発性半導体記憶装置は誤り
    検出プログラムを記憶し、この誤り検出プログラムは変
    更可能であることを特徴とする請求項８又は１０いずれ
    か１項記載の情報処理装置。
17. 【請求項１７】前記受信機は、誤り検出プログラムを外
    部から受信し、この誤り検出プログラムは変更可能であ
    ることを特徴とする請求項９又は１１いずれか１項記載
    の情報処理装置。