CN107154271B - 静态存储器装置及其静态存储器胞 - Google Patents

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Abstract

静态存储器装置及其静态存储器胞。静态存储器胞包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及一第二三态输出反相电路。数据写入电路在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。

Description

静态存储器装置及其静态存储器胞
技术领域
本发明涉及一种静态存储器胞，且特别涉及一种可消除写入干扰的静态存储器胞。
背景技术
随着半导体的技术的进步，消费性电子产品成为人们生活中必备的工具。其中，在电子产品中，存储器装置扮演重要的角色，例如静态随机存取存储器。
在半导体工艺技术日益精进的今天，随着工艺的最小尺寸逐渐缩小，静态随机存取存储器的写入边界(write margin)以及最小操作电压的限制越来越严格，因此，在进列静态随机存取存储器中静态存储器胞的数据写入或读取的存取动作时，其中半选中的静态存储器胞可能产生读、写干扰现象而导致漏电的情况，并可能产生数据漏失的情形。所以要设计一个可稳定存取的静态存储器胞，成为本领域技术者重要的课题。
发明内容
本发明提供一种静态存储器装置及其静态存储器胞，可有效解决读写时所产生的读写干扰错误的现象。
本发明的静态存储器胞，包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及一第二三态输出反相电路，第一三态输出反相电路的输入端耦接至第二三态输出反相电路的输出端，第一三态输出反相电路的输出端耦接至第二三态输出反相电路的输入端。数据写入电路耦接至数据锁存电路，在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路耦接至第二三态输出反相电路的输出端，在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。
本发明的静态存储器装置包括多条第一写入位线、多条第二写入位线、多条写入字线以及多个静态存储器胞。多条第一写入位线分别传送多个第一写入位信号，多条第二写入位线分别传送多个第二写入位信号，多条写入字线分别传送多个写入字线信号。静态存储器胞排列成存储器胞阵列，存储器胞阵列具有多条静态存储器胞列以及多条静态存储器胞行，第一写入位线以及第二写入位线分别对应静态存储器胞列进行配置，写入字线分别对应静态存储器胞行进行配置。各静态存储器胞包括数据锁存电路、数据写入电路以及数据读出电路。数据锁存电路包括第一及第二三态输出反相电路，第一三态输出反相电路的输入端耦接至第二三态输出反相电路的输出端，第一三态输出反相电路的输出端耦接至第二三态输出反相电路的输入端。数据写入电路耦接至数据锁存电路，耦接对应的第一及第二写入位线以及写入字线，在数据写入时间周期中提供第一参考电压以作为第一及第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至选中三态输出反相电路的输入端。数据读出电路耦接至第二三态输出反相电路的输出端，在数据读出时间周期中依据第二三态输出反相电路的输出端上的电压以及第二参考电压以产生读出数据。
基于上述，本发明利用数据写入电路在数据写入时间周期中提供第一参考电压来做为数据锁存电路中的两个三态输出反相电路的其中之一的选中三态输出反相电路的操作电源，并切断两个三态输出反相电路的其中的另一的操作电源的接收路径，另外，数据写入电路并提供第二参考电压至选中三态输出反相电路的输入端来完成写入数据的写入动作。依据上述，当写入数据被写入数据锁存电路时，可能抵抗写入数据写入动作的非选中三态输出反相电路被禁能，如此一来，写入数据的写入动作可以有效的被完成，写入干扰现象可有效的被消除。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1绘示本发明一实施例的静态存储器胞的电路图。
图2绘示本发明另一实施例的静态存储器胞(static memory cell)的电路图。
图3绘示本发明一实施例的静态存储器装置(static memory apparatus)的示意图。
图4绘示的本发明实施例的半选中静态存储器胞的动作示意图。
【符号说明】
100、200、301～304：静态存储器胞
300：静态存储器装置
110、210：数据锁存电路
112、220：数据写入电路
113、230：数据读出电路
112-1、112-2、220-1、220-2：电路
M1、M2、M3、M4、MW1、MW2、M21～M23、M31、M32、M211、M221、M231、MW111、MW121、M311、M321：晶体管
TIV1、TIV21：第一三态反相电路
TIV2、TIV22：第二三态反相电路
IT1、IT2：输入端
OT1、OT2：输出端
VT1、VT2：电源接收端
SW1、SW2：数据写入开关
W1BL、W0BL：写入位信号
W1BL1、W0BL1、W1BL2、W0BL2：写入位线
VCC：电源电压(即第一参考电压)
GND：接地电压(即第二参考电压)
WWL：写入字线信号
WWL1、WWL2：写入字线
RWL、RWL1、RWL2：读取字线信号
RBL、RBL1、RBL2：读取位线
具体实施方式
请参见图1，图1绘示本发明一实施例的静态存储器胞(static memory cell)的电路图。静态存储器胞100包括数据锁存电路110、数据写入电路112以及数据读出电路113。数据写入电路112由电路112-1及112-2所构成。数据锁存电路110包括由晶体管M1及M2所构成的第一三态输出反相电路TIV1以及由晶体管M3及M4所构成的第二三态输出反相电路TIV2。第一三态输出反相电路TIV1的输入端IT1耦接至第二三态输出反相电路TIV2的输出端OT2，第一三态输出反相电路TIV1的输出端OT1耦接至第二三态输出反相电路TIV2的输入端IT2，其中，第一三态输出反相电路TIV1具有电源接收端VT1，第二三态输出反相电路TIV2则具有电源接收端VT2。此外，数据锁存电路110还包括由晶体管MW1构成的数据写入开关SW1以及由晶体管MW2构成的数据写入开关SW2。数据写入开关SW1耦接在第二三态输出反相电路TIV2的输入端IT2以及电路112-2间，并依据第一写入位信号W0BL以导通或断开。此外，数据写入开关SW2耦接在第一三态输出反相电路TIV1的输入端IT1以及电路112-2间，并依据第二写入位信号W1BL以导通或断开
数据写入电路112中，电路112-1中包括由晶体管M21、M22以及M23所分别构成的第一、第二及第三开关。其中，晶体管M21的第一端接收参考电压VCC，晶体管M21的第二端耦接至第一三态输出反相电路TIV1的电源接收端VT1，晶体管M21的控制端则接收第一写入位信号W0BL，晶体管M21并依据第一写入位信号W0BL以导通或断开。晶体管M22的第一端同样接收参考电压VCC，晶体管M22的第二端耦接至第二三态输出反相电路TIV2的电源接收端VT2，晶体管M22的控制端则接收第二写入位信号W1BL，晶体管M22并依据第一写入位信号W1BL以导通或断开。值得一提的，在本实施例中，在数据写入时间周期中第一及第二写入位信号W0BL以及W1BL是互补的。也就是说，当静态存储器胞100进行数据写入动作时，晶体管M21及M22其中之一被导通，其中的另一被断开。并且，在此同时，数据写入开关SW2及SW1的其中之一被导通，其中的另一被断开。
晶体管M23所形成的开关，其一端耦接至电源接收端VT1，其另一端耦接至电源接收端VT2，且其控制端接收写入字线信号WWL以导通或断开。其中，值得一提的，在当静态存储器胞100处于数据写入时间周期时，晶体管M23依据写入字线信号WWL而被断开，相对的，在静态存储器胞100处于非数据写入时间周期时，晶体管M23依据写入字线信号WWL而被导通。
在另一方面，在电路112-2中则包括由晶体管M24所建构的开关。晶体管M24的一端耦接至数据写入电路开关SW1以及数据写入电路开关SW2，晶体管M24的另一端则接收参考电压GND，并且，晶体管M24的控制端接收写入字线信号WWL，并依据写入字线信号WWL以被导通或断开。值得一提的是，晶体管M24的导通或断开状态与晶体管M23的导通或断开状态是互补的。
数据读出电路113则包括由晶体管M31及M32所形成的开关来建构。其中，晶体管M31的第一端接收参考电压GND，晶体管M31的第二端耦接至晶体管M32的第一端，晶体管M31依据第二三态输出反相电路TIV2的输出端OT2上的电压以导通或断开。此外，晶体管M32另耦接至读取位线RBL，并依据读取字线信号RWL以导通或断开。在当晶体管M32依据读取字线信号RWL以导通时，晶体管M31以及M32可依据第二三态输出反相电路TIV2的输出端OT2上的电压以提供读出数据至读取位线RBL。
关于静态存储器胞100的动作细节，当静态存储器胞100处于待机状态时，数据读取开关SW1及SW2分别依据第一、二写入位信号W0BL、W1BL而被断开(此时第一、二写入位信号W0BL、W1BL保持在相同的接地电压值)，并且，晶体管M21、M22分别依据第一、二写入位信号W0BL、W1BL而被导通，晶体管M23依据写入字线信号WWL而被导通，晶体管M24则依据写入字线信号WWL而被断开。在此时，第一、第二三态输出反相电路TIV1、TIV2的电源接收端VT1及VT2通过导通的晶体管M21及M22接收到参考电压VCC以做为操作电源，并维持第一、第二三态输出反相电路TIV1、TIV2中的数据的锁存状态。此外，此时的读取字线信号RWL使晶体管M32断开，数据读出电路113并不产生读出数据至读取位线RBL。
另外，当静态存储器胞100处于数据读出时间周期时，读取位线RBL可先被预充电至等于参考电压VCC，且数据写入开关SW1及SW2以及晶体管M24维持在被断开的状态，晶体管M21、M22及M23则维持在被导通的状态。另外，此时的读取字线信号RWL使晶体管M32被导通，若当晶体管M31依据第二三态输出反相电路TIV2的输出端OT2上的电压而导通时，参考电压GND可通过被导通的晶体管M31及M32被提供至读取位线RBL以作为读出数据。相对的，若当晶体管M31依据第二三态输出反相电路TIV2的输出端OT2上的电压而被断开时，读取位线RBL上维持等于参考电压VCC的电压则可被提供以作为读出数据。
接着，在数据写入时间周期中，第一、二写入位信号W0BL及W1BL的电压电平可依据写入数据来决定，且第一、二写入位信号W0BL及W1BL彼此互补。举例来说明，当写入数据为逻辑“1”时，第一、二写入位信号W0BL及W1BL可以分别为逻辑“0”以及“1”，当写入数据为逻辑“0”时，第一、二写入位信号W0BL及W1BL可以分别为逻辑“1”以及“0”。
承上述，当第一、二写入位信号W0BL及W1BL分别为逻辑“1”以及“0”时，晶体管M21以及数据写入开关SW2被断开，晶体管M22以及数据写入开关SW1则被导通。并且，在此同时，写入字线信号WWL使晶体管M23被断开，且晶体管M24被导通。此时，参考电压GND通过导通M24及数据写入开关SW1被传送至第二三态输出反相电路TIV2的输入端IT2，并在第二三态输出反相电路TIV2可通过晶体管M22接收参考电压VCC且第一三态输出反相电路TIV1没有接收作为操作电源的参考电压VCC的情况下，等于写入数据的参考电压GND(等于逻辑“0”)可以被顺利的写入数据锁存器110中的第二三态输出反相电路TIV2。从而实现写入数据“0”的写入动作。
在另一方面，当第一、二写入位信号W0BL及W1BL分别为逻辑“0”以及“1”时，晶体管M22以及数据写入开关SW1被断开，晶体管M21以及数据写入开关SW2则被导通。并且，在此同时，写入字线信号WWL使晶体管M23被断开，且晶体管M24被导通。此时，参考电压GND通过导通M24及数据写入开关SW2被传送至第一三态输出反相电路TIV1的输入端IT1，并在第一三态输出反相电路TIV1可通过晶体管M21接收参考电压VCC且第二三态输出反相电路TIV2没有接收作为操作电源的参考电压VCC的情况下，等于写入数据的参考电压GND(等于逻辑“0”)可以被顺利的写入数据锁存器110中的第一三态输出反相电路TIV1。从而实现写入数据“1”的写入动作。
由上述的说明可以得知，本发明实施例通过将参考电压GND通过数据写入开关SW1或SW2写入第二三态输出反相电路TIV2或第一三态输出反相电路TIV1，并藉以完成写入数据“0”或“1”的写入动作。并且，在当写入数据被写入第一三态输出反相电路TIV1及第二三态输出反相电路TIV2的其中之一时，数据写入电路112可切断第一三态输出反相电路TIV1及第二三态输出反相电路TIV2的其中的另一接收的操作电源的路径，如此，数据写入动作将可以顺利的被完成，并有效提升写入边界。
附带一提的，在本实施例中，晶体管M1、M3、M21、M22、M23为P型晶体管，晶体管M2、M4、MW1、MW2、M24、M32以及M31可为N型晶体管。参考电压GND可为接地电压，而参考电压VCC则可为操作电源。
以下请参照图2，图2绘示本发明另一实施例的静态存储器胞的电路图。图2中的静态存储器胞200为图1的静态存储器胞100的互补实施形态。其中，静态存储器胞200包括数据锁存电路210、数据写入电路220以及数据读出电路230。数据写入电路220由电路220-1及220-2所构成。在本实施例中，电路220-1耦接至等于接地电压的参考电压GND与数据锁存电路210间，并用以提供参考电压GND给数据锁存电路210中的第一、第二三态输出反相电路TIV21、TIV22的至少其中之一。其中，第一三态输出反相电路TIV21由晶体管M1、M2所构成，第二三态输出反相电路TIV22由晶体管M3、M4所构成。电路220-1中作为开关的晶体管M211、M221以及M231可均为N型晶体管，且在本实施例中，晶体管M1、M3为N型晶体管，晶体管M2、M4为P型晶体管。
在另一方面，电路220-2包括由晶体管M241所形成的开关。晶体管M241接收参考电压VCC并用来提供参考电压VCC至作为数据写入开关的晶体管MW111以及MW121。
关于数据读出电路230则包括由晶体管M311及M321所形成的开关来建构。其中，晶体管M311及M321为P型晶体管。晶体管M311的第一端接收参考电压VCC，晶体管M311的第二端耦接至晶体管M321的第一端，晶体管M311依据第二三态输出反相电路TIV22的输出端OT2上的电压以导通或断开。此外，晶体管M321另耦接至读取位线RBL，并依据读取字线信号RWL以导通或断开。在当晶体管M321依据读取字线信号RWL以导通时，晶体管M311以及M321可依据第二三态输出反相电路TIV22的输出端OT2上的电压以提供读出数据至读取位线RBL。
关于本实施例的静态存储器胞200的动作方面，当静态存储器胞200处于待机状态时，数据读取开关SW1及SW2分别依据第一、二写入位信号W1BL、W0BL而被断开(此时第一、二写入位信号W1BL、W0BL保持在相同的电源电压)。并且，晶体管M211、M221分别依据第一、二写入位信号W1BL、W0BL而被导通，晶体管M231依据写入字线信号WWL而被导通，晶体管M241则依据写入字线信号WWL而被断开。在此时，第一、第二三态输出反相电路TIV21、TIV22的通过导通的晶体管M211及M221耦接到参考电压GND(接地电压)，并维持第一、第二三态输出反相电路TIV21、TIV22中的数据的锁存状态。此外，此时的读取字线信号RWL使晶体管M321断开，数据读出电路230并不产生读出数据至读取位线RBL。
另外，当静态存储器胞200处于数据读出时间周期时，读取位线RBL可先被预充电至等于参考电压GND，且数据写入开关SW1及SW2以及晶体管M241维持在被断开的状态，晶体管M211、M221及M231则维持在被导通的状态。另外，此时的读取字线信号RWL使晶体管M321被导通，若当晶体管M311依据第二三态输出反相电路TIV22的输出端OT2上的电压而导通时，参考电压VCC可通过被导通的晶体管M311及M321被提供至读取位线RBL以作为读出数据。相对的，若当晶体管M311依据第二三态输出反相电路TIV22的输出端OT2上的电压而被断开时，读取位线RBL上维持等于参考电压GND的电压则可被提供以作为读出数据。
接着，在数据写入时间周期中，第一、二写入位信号W1BL及W0BL的电压电平可依据写入数据来决定，且第一、二写入位信号W1BL及W0BL彼此互补。举例来说明，当写入数据为逻辑“1”时，第一、二写入位信号W1BL及W0BL可以分别为逻辑“0”以及“1”，当写入数据为逻辑“0”时，第一、二写入位信号W1BL及W0BL可以分别为逻辑“1”以及“0”。
承上述，当第一、二写入位信号W1BL及W0BL分别为逻辑“1”以及“0”时，晶体管M211以及数据写入开关SW2被导通，晶体管M221以及数据写入开关SW1则被断开。并且，在此同时，写入字线信号WWL使晶体管M231被断开，且晶体管M241被导通。此时，参考电压VCC通过导通M241及数据写入开关SW2被传送至第一三态输出反相电路TIV21的输入端IT1，并在第一三态输出反相电路TIV21可通过晶体管M211接收参考电压GND的情况且第二三态输出反相电路TIV22没有接收作为接地电源的参考电压GND的条件下，等于写入数据的参考电压VCC(等于逻辑“1”)可以被顺利的写入数据锁存器210中的第一三态输出反相电路TIV21。从而实现写入数据“0”的写入动作。
在另一方面，当第一、二写入位信号W1BL及W0BL分别为逻辑“0”以及“1”时，晶体管M221以及数据写入开关SW1被导通，晶体管M211以及数据写入开关SW2则被断开。并且，在此同时，写入字线信号WWL使晶体管M231被断开，且晶体管M241被导通。此时，参考电压VCC通过导通M241及数据写入开关SW1被传送至第二三态输出反相电路TIV22的输入端IT2，并在第一三态输出反相电路TIV21可通过晶体管M211接收参考电压GND且第二三态输出反相电路TIV22没有接收作为接地电源的参考电压GND的情况下，等于写入数据的参考电压VCC(等于逻辑“1”)可以被顺利的写入数据锁存器210中的第二三态输出反相电路TIV22。从而实现写入数据“1”的写入动作。
以下请参照图3，图3绘示本发明一实施例的静态存储器装置的示意图。静态存储器装置300包括多条第一写入位线W0BL1、W0BL2、多条第二写入位线W1BL1、W1BL2、多条写入字线WWL1、WWL2以及多个静态存储器胞301～304。静态存储器胞301～304可以如本发明实施例的静态存储器胞100或200。
在本实施例中，静态存储器胞301～304排列成一个存储器胞阵列。静态存储器胞301、302形成静态存储器胞行，静态存储器胞303、304形成另一静态存储器胞行，静态存储器胞301、303可形成一静态存储器胞列，静态存储器胞302、304则可形成另一静态存储器胞列。
同一静态存储器胞行的静态存储器胞301、302接收相同的读取字线信号RWL1，同一静态存储器胞行的静态存储器胞303、304接收相同的读取字线信号RWL2，此外，同一静态存储器胞列的静态存储器胞301、303连接相同的读取位线RBL1，而同一静态存储器胞列的静态存储器胞302、304连接相同的读取位线RBL2。
在本实施例中，第一写入位线W0BL1、W0BL2以及第二写入位线W1BL1、W1BL2分别沿各静态存储器胞列的延伸方向进行配置，而写入字线WWL1、WWL2则沿着各静态存储器胞行的延伸方向进行配置。其中，第一写入位线W0BL1以及第二写入位线W1BL1耦接至静态存储器胞301、303，第一写入位线W0BL2以及第二写入位线W1BL2耦接至静态存储器胞302、304，写入字线WWL1耦接至静态存储器胞301及302，写入字线WWL2则耦接至静态存储器胞303及304。
在当针对静态存储器胞301～304的其中之一进行数据写入动作时，例如要针对静态存储器胞302执行数据写入(例如写入数据“0”)动作时，可使第一、第二写入位线W0BL1、W1BL1上的第一、第二写入位线信号皆为逻辑“0”，使第一、第二写入位线W0BL2、W1BL2上的第一、第二写入位线信号分别为逻辑“1”及“0”，并使写入字线WWL1、WWL2上的写入字线分别为逻辑“1”及“0”。如此一来，处于半选中状态的静态存储器胞301虽然写入字线WWL1＝"1”，但是因为第一、第二写入位线W0BL、W1BL2等于逻辑“0”使其写入数据开关关闭并提供电源的开关维持开启，因此数据可以维持不变。另外，静态存储器胞303此时处于待机状态，而静态存储器胞302会被选中以执行数据写入动作。
值得注意的，在上述的范例中，静态存储器胞304会处于半选中的状态。在此请参照图4绘示的本发明实施例的半选中静态存储器胞的动作示意图。在图4中，静态存储器胞304的晶体管M41会依据第一写入位线W0BL2上的第一写入位线信号而被断开，而晶体管M42及M43则分别依据第二写入位线W1BL2上的第二写入位线信号以及写入字线WWL2上的写入字线信号而被导通。如此一来，做为操作电源的参考电压VCC可以通过被导通的晶体管M42及M43被传送至第一及第二三态输出反相电路中，也就是说，静态存储器胞304中的数据锁存电路可以正常运作以维持其锁存住的数据。另外，晶体管M44则会依据写入字线WWL2上的写入字线信号而被断开，且晶体管MW24也会依据第二写入位线W1BL2上的第二写入位线信号被断开，因此，参考电压GND提供以写入至数据锁存电路的路径被切断，写入数据不会产生误写入静态存储器胞304的状态。
综上所述，本发明在数据写入时间周期通过数据写入电路来选择供应参考电压至数据锁存电路中的其中一个三态输出反相电路，且切断另一个三态输出反相电路接收操作电源的路径。如此一来，所进行的写入数据的写入动作不会受到干扰而可以轻易的被达成。并且，通过数据写入电路的动作，未被选中及半选中的静态存储器胞所存储的数据也不会因为外部信号线所提供的信号干扰而产生不正常的变化，维持静态存储器胞的数据正确性。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (10)

1.一种静态存储器胞，包括：
数据锁存电路，包括第一及第二三态输出反相电路，该第一三态输出反相电路的输入端耦接至该第二三态输出反相电路的输出端，该第一三态输出反相电路的输出端耦接至该第二三态输出反相电路的输入端；
数据写入电路，耦接至该数据锁存电路，在数据写入时间周期中提供第一参考电压以作为该第一及该第二三态输出反相电路的其中之一的一选中三态输出反相电路的电源接收端，并提供第二参考电压至该选中三态输出反相电路的输入端；以及
数据读出电路，耦接至该第二三态输出反相电路的输出端，在数据读出时间周期中依据该第二三态输出反相电路的输出端上的电压以及该第二参考电压以产生读出数据，
其中该数据写入电路包括：
第一开关，串接在该第一参考电压及该第一三态输出反相电路的电源接收端间，依据第一写入位信号以导通或断开；
第二开关，串接在该第一参考电压及该第二三态输出反相电路的电源接收端间，依据第二写入位信号以导通或断开；
第三开关，串接在该第一三态输出反相电路的电源接收端以及该第二三态输出反相电路的电源接收端间，依据写入字线信号以导通或断开；以及
第四开关，其第一端接收该第二参考电压，并依据该写入字线信号以决定是否在其第二端提供该第二参考电压至该第一、第二三态输出反相电路的输入端，
其中，在该数据写入时间周期，该第一写入位信号与该第二写入位信号互补。
2.如权利要求1所述的静态存储器胞，其中该第一参考电压为电源电压，该第二参考电压为接地电压。
3.如权利要求1所述的静态存储器胞，其中该第一参考电压为接地电压，该第二参考电压为电源电压。
4.如权利要求1所述的静态存储器胞，其中该第一、第二写入位信号依据写入数据的逻辑电平来决定。
5.如权利要求1所述的静态存储器胞，其中该数据锁存电路还包括：
第一数据写入开关，耦接在该第二三态输出反相电路的输入端以及该第四开关的第二端间，依据该第一写入位信号以导通或断开；以及
第二数据写入开关，耦接在该第一三态输出反相电路的输入端以及该第四开关的第二端间，依据该第二写入位信号以导通或断开。
6.如权利要求1所述的静态存储器胞，其中该数据读出电路包括：
第五开关，其第一端接收该第二参考电压，该第五开关依据第二三态输出反相电路的输出端上的电压以导通或断开；以及
第六开关，耦接在该第五开关的第二端以及读取位线间，该第六开关依据读取字线信号以导通或断开，并提供该读出数据至该读取位线。
7.一种静态存储器装置，包括：
多条第一写入位线，分别传送多个第一写入位信号；
多条第二写入位线，分别传送多个第二写入位信号；
多条写入字线，分别传送多个写入字线信号；以及
多个静态存储器胞，排列成存储器胞阵列，该存储器胞阵列具有多条静态存储器胞列以及多条静态存储器胞行，所述多个第一写入位线以及所述多个第二写入位线分别对应所述多个静态存储器胞列进行配置，所述多个写入字线分别对应所述多个静态存储器胞行进行配置，各该静态存储器胞包括：
一数据锁存电路，包括第一及第二三态输出反相电路，该第一三态输出反相电路的输入端耦接至该第二三态输出反相电路的输出端，该第一三态输出反相电路的输出端耦接至该第二三态输出反相电路的输入端；
数据写入电路，耦接至该数据锁存电路，耦接对应的第一及第二写入位线以及写入字线，在数据写入时间周期中提供第一参考电压以作为该第一及该第二三态输出反相电路的其中之一的选中三态输出反相电路的电源接收端，并提供第二参考电压至该选中三态输出反相电路的输入端；以及
数据读出电路，耦接至该第二三态输出反相电路的输出端，在数据读出时间周期中依据该第二三态输出反相电路的输出端上的电压以及该第二参考电压以产生读出数据，
其中该数据写入电路包括：
第一开关，串接在该第一参考电压及该第一三态输出反相电路的电源接收端间，依据对应的第一写入位信号以导通或断开；
第二开关，串接在该第一参考电压及该第二三态输出反相电路的电源接收端间，依据对应的第二写入位信号以导通或断开；
第三开关，串接在该第一三态输出反相电路的电源接收端以及该第二三态输出反相电路的电源接收端间，依据对应的写入字线信号以导通或断开；以及
第四开关，其第一端接收该第二参考电压，并依据该写入字线信号以决定是否在其第二端提供该第二参考电压至该第一、第二三态输出反相电路的输入端，
其中，在该数据写入时间周期，该第一写入位信号与该第二写入位信号互补。
8.如权利要求7所述的静态存储器装置，其中各该静态存储器胞对应的第一、第二写入位信号依据各该存储器胞的写入数据的逻辑电平来决定。
9.如权利要求7所述的静态存储器装置，其中该数据锁存电路还包括：
第一数据写入开关，耦接在该第二三态输出反相电路的输入端以及该第四开关的第二端间，依据对应的第一写入位信号以导通或断开；以及
第二数据写入开关，耦接在该第一三态输出反相电路的输入端以及该第四开关的第二端间，依据对应的第二写入位信号以导通或断开。
10.如权利要求7所述的静态存储器装置，其中该数据读出电路包括：
第五开关，其第一端接收该第二参考电压，该第五开关依据第二三态输出反相电路的输出端上的电压以导通或断开；以及
第六开关，耦接在该第五开关的第二端以及读取位线间，该第六开关依据读取字线信号以导通或断开，并提供该读出数据至该读取位线。
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