KR101825114B1 - 출력 버퍼와 상기 출력 버퍼를 포함하는 장치들 - Google Patents

Abstract

출력 버퍼 회로의 동작 방법이 개시된다. 상기 방법은 동작 전압을 나타내는 지시 신호들과 출력 데이터에 종속적인 제1소싱 제어 신호와, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 단계와, 상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 동작 전압을 출력 단자로 공급하는 단계를 포함한다. 상기 제1소싱 제어 신호는 상기 동작 전압과 기준 전압 사이에서 스윙하고, 상기 기준 전압은 상기 지시 신호들의 디코딩 결과에 따라 생성된 선택 신호들에 의해 내부 전압들 중에서 선택된 어느 하나이다.

Description

출력 버퍼와 상기 출력 버퍼를 포함하는 장치들{OUTPUT BUFFER, OPERATING METHOD THEREOF, AND DEVICES HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 출력 버퍼에 관한 것으로, 특히 넓은 동작 범위를 갖는 출력 버퍼, 이의 동작 방법, 및 상기 출력 버퍼를 포함하는 장치들에 관한 것이다.

CMOS 공정이 발전함에 따라, 집적 회로들(integrated circuits(ICs))의 전력 소모를 줄이기 위해 상기 IC들의 내부 공급 전압이 낮아지고 있다.

그러나, 상기 IC들을 포함하는 인쇄 회로 기판-기반 시스템(printed circuit board (PCB)-based system)에서, 상기 IC들 사이에서 데이터 통신 또는 인터페이싱 (interfacing)이 일어남에 따라, 상기 IC들의 내부 공급 전압이 낮아지는 것과 달리 입출력 버퍼의 공급 전압은 낮아지지 않고 있다.

또한, 상기 IC들 각각에 구현된 입출력 버퍼의 공급 전압이 서로 다를 때, 오동작(malfunction)이 유발될 수 있고, 입출력 버퍼들 사이에서 누설 전류 경로 (leakage current path)가 유발될 수 있고, 상기 입출력 버퍼가 파괴될 수 있다.

상기 입출력 버퍼에 사용되는 트랜지스터가 특정 전압에서 정상적으로 동작하도록 구현될 때, 상기 트랜지스터의 드레인(drain)과 게이트(gate) 사이의 전압 차이, 상기 게이트와 소스(source) 사이 전압 차이, 및/또는 상기 드레인과 상기 소스 사이의 전압 차이가 상기 트랜지스터의 신뢰성이 보장되는 전압보다 클 때, 상기 트랜지스터의 게이트 산화 막(gate oxide)이 파괴되거나 HCI(hot carrier injection)으로 인해 상기 트랜지스터가 파괴될 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 공급 전압 또는 동작 전압에 무관하게 신뢰성을 보장할 수 있는 출력 버퍼, 이의 동작 방법, 및 상기 출력 버퍼를 포함하는 장치들을 제공하는 것이다.

본 발명의 실시 예에 따른 출력 버퍼 회로의 동작 방법은 동작 전압을 나타내는 지시 신호들과 출력 데이터에 종속적인 제1소싱 제어 신호와, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 단계와, 상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 동작 전압을 출력 단자로 공급하는 단계를 포함한다.

상기 지시 신호들 각각과 상기 출력 데이터는 레벨 쉬프터에 의해 레벨 쉬프트된 신호일 수 있다.

상기 제1소싱 제어 신호는 상기 동작 전압과 기준 전압 사이에서 스윙하고, 상기 기준 전압은 상기 지시 신호들의 디코딩 결과에 따라 생성된 선택 신호들에 의해 내부 전압들 중에서 선택된 어느 하나일 수 있다.

상기 제1소싱 제어 신호를 생성하는 단계는 상기 지시 신호들을 디코드하고 선택 신호들을 생성하는 단계와, 상기 지시 신호들 중의 어느 하나와 상기 선택 신호들에 따라 다수의 내부 전압들 중에서 어느 하나를 기준 전압으로서 출력하는 단계와, 상기 지시 신호들 중의 상기 어느 하나, 상기 기준 전압, 및 상기 출력 데이터에 따라 상기 동작 전압과 상기 기준 전압 사이에서 스윙하는 상기 제1소싱 제어 신호를 생성하는 단계를 포함한다.

상기 제2소싱 제어 신호를 생성하는 단계는 상기 지시 신호들을 디코딩하여 생성된 선택 신호들과 상기 지시 신호들 중의 어느 하나에 따라 내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 생성할 수 있다.

상기 출력 버퍼 회로의 동작 방법은 상기 지시 신호들의 디코딩 결과에 따라 생성된 선택 신호들 중의 어느 하나와 상기 출력 데이터에 따라 싱킹 제어 신호를 생성하는 단계와, 상기 싱킹 제어 신호에 응답하여 접지 전압을 상기 출력 단자로 공급하는 단계를 더 포함할 수 있다.

상기 싱킹 제어 신호를 생성하는 단계는 상기 선택 신호들 중의 상기 어느 하나에 따라 서로 상보적인 제어 신호들을 생성하는 단계와, 상기 상보적인 제어 신호들에 따라 상기 출력 데이터를 상기 싱킹 제어 신호로서 출력하는 단계를 포함한다.

본 발명의 실시 예에 따른 출력 버퍼 회로는 제1전압의 DC 레벨을 나타내는 지시 신호들과 출력 데이터에 종속적인 제1소싱 제어 신호를 생성하고, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 소싱 제어 회로와, 상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 제1전압을 출력 단자로 공급하는 소싱 회로를 포함한다.

상기 소싱 제어 회로는 상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라 다수의 내부 전압들 중의 어느 하나를 기준 전압으로서 생성하고, 상기 제1전압과 상기 기준 전압에 따라 결정된 스윙 범위를 갖는 상기 제1소싱 제어 신호를 생성한다.

상기 소싱 제어 회로는 상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라 다수의 내부 전압들 중의 어느 하나를 상기 제2소싱 제어 신호로서 생성한다.

실시 예에 따라 상기 소싱 제어 회로는 상기 지시 신호들을 디코드하여 선택 신호들을 출력하는 디코딩 회로와, 상기 지시 신호들 중의 제1지시 신호와 상기 선택 신호들에 따라 제1내부 전압들 중에서 어느 하나를 기준 전압으로서 출력하는 기준 전압 생성 회로와, 상기 출력 데이터와 상기 제1지시 신호와 상기 기준 전압에 따라 결정된 스윙 범위를 갖는 상기 제1소싱 제어 신호를 생성하는 제1제어 신호 생성 회로와, 상기 제1지시 신호와 상기 선택 신호들에 따라 제2내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 생성하는 제2제어 신호 생성 회로를 포함한다.

상기 소싱 회로가 상기 제1소싱 제어 신호, 상기 제2소싱 제어 신호, 및 제3소싱 제어 신호에 응답하여 상기 제1전압을 상기 출력 단자로 공급할 때, 상기 소싱 제어 회로는 상기 지시 신호들에 따라 상기 제3소싱 제어 신호를 더 생성한다.

상기 출력 버퍼 회로는 상기 출력 데이터에 응답하여 접지 전압을 상기 출력 단자로 공급하는 제1싱킹 회로와, 싱킹 제어 신호에 응답하여 상기 접지 전압을 상기 출력 단자로 공급하는 제2싱킹 회로와, 상기 지시 신호들의 디코딩 결과에 따라 생성된 선택 신호들 중의 어느 하나와 상기 출력 데이터에 따라 상기 싱킹 제어 신호를 생성하는 싱킹 제어 회로를 더 포함한다.

상기 싱킹 제어 회로는 상기 선택 신호들 중의 상기 어느 하나에 따라 서로 상보적인 제어 신호들을 생성하는 제어 신호 생성 회로와, 상기 상보적인 제어 신호들에 따라 상기 출력 데이터를 상기 싱킹 제어 신호로서 출력하는 싱킹 제어 신호 생성 회로를 포함한다.

본 발명의 실시 예에 따른 시스템 온 칩은 코어 로직 회로와, 상기 코어 로직 회로로부터 출력된 출력 데이터를 버퍼링하기 위한 출력 버퍼 회로를 포함한다.

상기 출력 버퍼 회로는 동작 전압의 DC 레벨을 나타내는 지시 신호들과 상기 출력 데이터에 따라 상기 동작 전압과 기준 전압에 종속적인 스윙 범위를 갖는 제1소싱 제어 신호를 생성하고, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 소싱 제어 회로와, 상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 동작 전압을 출력 단자로 공급하는 소싱 회로를 포함한다.

상기 소싱 제어 회로는 상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라 다수의 제1내부 전압들 중에서 어느 하나를 상기 기준 전압으로서 생성하고, 상기 어느 하나와 상기 선택 신호들에 따라 다수의 제2내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 생성한다.

상기 시스템 온 칩은 상기 출력 데이터에 따라 접지 전압을 상기 출력 단자로 공급하는 제1싱킹 회로와, 싱킹 제어 신호에 따라 상기 접지 전압을 상기 출력 단자로 공급하는 제2싱킹 회로와, 상기 지시 신호들 중의 어느 하나와 상기 출력 데이터에 따라 상기 싱킹 제어 신호를 생성하는 싱킹 제어 신호 생성 회로를 더 포함한다.

실시 예에 따라 상기 시스템-온 칩은 상기 지시 신호들을 수신하기 위한 패드들을 더 포함할 수 있다.

다른 실시 예에 따라 상기 지시 신호들과 상기 출력 데이터는 상기 코어 로직 회로로부터 출력될 수 있다.

또 다른 실시 예에 따라 상기 시스템-온 칩은 상기 DC 레벨을 검출하여 상기 지시 신호들을 생성하는 레벨 검출 회로를 더 포함한다.

본 발명의 실시 예에 따른 휴대용 장치는 코어 로직 회로와, 상기 코어 로직 회로로부터 출력된 출력 데이터를 버퍼링하기 위한 출력 버퍼 회로를 포함하는 시스템-온 칩과, 디스플레이 컨트롤러의 제어에 따라 상기 출력 버퍼 회로에 의해서 버퍼링된 출력 데이터를 디스플레이하기 위한 디스플레이를 포함한다.

상기 출력 버퍼 회로는 동작 전압의 DC 레벨을 지시하는 지시 신호들과 상기 출력 데이터에 따라 상기 동작 전압과 기준 전압에 종속적인 스윙 범위를 갖는 제1소싱 제어 신호를 생성하고, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 소싱 제어 회로와, 상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 동작 전압을 출력 단자로 공급하는 소싱 회로와, 상기 출력 데이터에 따라 상기 출력 단자로 접지 전압을 공급하는 제1싱킹 회로와, 싱킹 제어 신호에 따라 상기 출력 단자로 상기 접지 전압을 공급하는 제2싱킹 회로와, 상기 지시 신호들 중의 어느 하나와 상기 출력 데이터에 따라 상기 싱킹 제어 신호를 생성하는 싱킹 제어 신호 생성 회로를 포함한다.

상기 소싱 제어 회로는 상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라 다수의 제1내부 전압들 중에서 어느 하나를 상기 기준 전압으로서 생성하고, 상기 어느 하나와 상기 선택 신호들에 따라 다수의 제2내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 출력한다.

상기 휴대용 장치는 스마트 폰 또는 태블릿 PC(personal computer)로 구현될 수 있다.

본 발명의 실시 예에 따른 출력 버퍼 회로는 공급 전압에 따라 출력 신호의 성능, 예컨대 천이 시간, 전파 지연 시간, 및/또는 듀티 비를 개선할 수 있는 효과가 있다.

본 발명의 실시 예에 따른 출력 버퍼 회로는 별도의 바이어스(bias) 회로를 요구하지 않는다.

본 발명의 실시 예에 따른 출력 버퍼 회로는 메인 드라이버(main driver)로서 사용되는 PMOS 트랜지스터의 게이트 산화물의 신뢰성을 보장하면서 고속으로 출력 데이터를 버퍼링할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 출력 버퍼를 포함하는 반도체 장치의 일 실시 예를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 출력 버퍼를 포함하는 반도체 장치의 다른 실시 예를 나타내는 블록도이다.
도 3a는 도 1 또는 도 2에 도시된 출력 버퍼의 일 실시 예를 나타내는 블록도이다.
도 3b는 도 1 또는 도 2에 도시된 출력 버퍼의 다른 실시 예를 나타내는 블록도이다.
도 3c는 도 1 또는 도 2에 도시된 출력 버퍼의 또 다른 실시 예를 나타내는 블록도이다.
도 4는 본 발명의 실시 예에 따른 출력 버퍼를 포함하는 반도체 장치의 또 다른 실시 예를 나타내는 블록도이다.
도 5a는 도 4에 도시된 출력 버퍼의 일 실시 예를 나타내는 블록도이다.
도 5b는 도 4에 도시된 출력 버퍼의 다른 실시 예를 나타내는 블록도이다.
도 5c는 도 4에 도시된 출력 버퍼의 또 다른 실시 예를 나타내는 블록도이다.
도 6a는 도 3a, 도 3b, 도 5a, 또는 도 5b에 도시된 소싱 제어 회로의 블록도를 나타낸다.
도 6b는 도 3c 또는 도 5c에 도시된 소싱 제어 회로의 블록도를 나타낸다.
도 7은 도 6a 또는 도 6b에 도시된 디코딩 회로의 회로도를 나타낸다.
도 8은 도 6a 또는 도 6b에 도시된 기준 전압 생성 회로의 일 실시 예를 나타내는 회로도를 나타낸다.
도 9는 도 6a 또는 도 6b에 도시된 기준 전압 생성 회로의 다른 실시 예를 나타내는 회로도를 나타낸다.
도 10은 도 6a 또는 도 6b에 도시된 제1제어 신호 생성 회로의 회로도를 나타낸다.
도 11은 도 6a 또는 도 6b에 도시된 제2제어 신호 생성 회로의 일 실시 예를 나타내는 회로도를 나타낸다.
도 12는 도 6a 또는 도 6b에 도시된 제2제어 신호 생성 회로의 다른 실시 예를 나타내는 회로도를 나타낸다.
도 13은 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 싱킹 제어 회로의 회로도를 나타낸다.
도 14는 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작에 관련된 신호들의 파형도의 일 실시 예를 나타낸다.
도 15는 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작에 관련된 신호들의 파형도의 다른 실시 예를 나타낸다.
도 16은 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작에 관련된 신호들의 파형도의 또 다른 실시 예를 나타낸다.
도 17은 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작을 설명하기 위한 흐름도이다.
도 18은 도 1에 도시된 반도체 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
도 19는 도 2에 도시된 반도체 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 출력 버퍼를 포함하는 반도체 장치의 일 실시 예를 나타내는 블록도이다.

도 1을 참조하면, 반도체 장치(10A)는 코어 로직 회로(20), 출력 버퍼(100), 및 다수의 패드들(10-1, 10-2, 10-3, 및 10-6)을 포함한다.

설명의 편의를 위하여, 본 명세서에서는 1-비트 출력 데이터(DATA)를 출력하기 위한 하나의 출력 버퍼(100)를 도시하나, 다수의 비트들을 병렬로 출력하기 위해서 각각이 출력 버퍼(100)와 동일한 구조를 갖는 다수의 출력 버퍼들이 반도체 장치(10A) 내에 구현될 수 있다.

코어 로직 회로(20)는 메모리 셀 어레이(21)와 리드/라이트 회로(22)를 포함한다. 이때 코어 로직 회로(20)는 제3패드(10-3)를 통하여 공급된 제3전압(VDD)을 내부 공급 전압으로서 사용한다.

메모리 셀 어레이(21)는 데이터를 저장하기 위한 다수의 메모리 셀들, 상기 다수의 메모리 셀들 각각을 액세스(access)하기 위한 다수의 워드 라인들과 다수의 비트 라인들을 포함한다.

상기 다수의 메모리 셀들 각각은 휘발성 메모리 셀 또는 불휘발성 메모리 셀로 구현될 수 있다.

상기 휘발성 메모리 셀은 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)으로 구현될 수 있다.

상기 불휘발성 메모리 셀은 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM(spin-transfer torque MRAM), CBRAM(conductive bridging RAM), FeRAM (Ferroelectric RAM), PRAM(Phase change RAM), 또는 저항 메모리(resistive RAM)으로 구현될 수 있다. 상기 불휘발성 메모리 셀은 1-비트 또는 그 이상의 비트들을 저장할 수 있다.

리드/라이트 회로(22)는, 리드 동작 동안, 메모리 셀 어레이(21)에 저장된 데이터를 리드하기 위해 필요한 주변 회로를 의미할 수 있다. 또한 리드/라이트 회로(22)는, 라이트 동작 동안, 데이터를 메모리 셀 어레이(21)에 라이트하기 위해 필요한 주변 회로를 의미할 수 있다.

리드 동작 동안, 리드/라이트 회로(22)는 제1전압(VDDO)의 DC 레벨을 나타내는 지시 신호들(SP0와 SP1)과 출력 데이터(DATA)를 출력 버퍼(100)로 전송할 수 있다. 예컨대, 리드/라이트 회로(22)는 지시 신호들(SP0와 SP1)을 생성할 수 있다.

출력 버퍼(100)는 제1패드(10-1)를 통하여 입력된 제1전압(VDDO), 제2패드 (10-2)를 통하여 입력된 제2전압(VDDP), 제3패드(10-3)를 통하여 입력된 제3전압 (VDD), 및 지시 신호들(SPO와 SP1)을 이용하여 코어 로직 회로(20)로부터 출력된 출력 데이터(DATA)를 버퍼링된 출력 데이터(OUT)로서 출력 패드(10-6)를 통하여 출력한다.

다수의 패드들(10-1, 10-2, 10-3, 및 10-6) 각각은 그 명칭에도 불구하고 전압 및/또는 신호를 전송하기 위해 사용되는 전기 접촉(electrical contact)을 의미할 수 있다.

설명의 편의를 위하여, 본 명세서에서 사용되는 출력 버퍼 회로(도 3a의 130A, 도 3b의 130B, 도 3c의 100C, 도 5a의 130A', 도 5b의 130B', 또는 도 5c의 100C')의 공급 전압, 즉 제1전압(VDDO)은 1.8V부터 3.3V까지 중에서 어느 하나의 전압, 예컨대, 1.8V, 2.5V, 3.0V, 또는 3.3V이고, 제2전압 (VDDP)은 1.8V이고, 제3전압(VDD)은 0.9V라고 가정한다.

도 7을 참조하여 설명될 지시 신호들(SPO와 SP1) 각각의 레벨은 제1전압 (VDDO)의 DC 레벨을 나타낼 수 있도록 설정될 수 있다.

도 2는 본 발명의 실시 예에 따른 출력 버퍼를 포함하는 반도체 장치의 다른 실시 예를 나타내는 블록도이다.

도 2를 참조하면, 반도체 장치(10B)는 코어 로직 회로(20), 출력 버퍼 (100), 레벨 검출 회로(101), 및 다수의 패드들(10-1, 10-2, 10-3, 및 10-6)을 포함한다.

도 2에 도시된 반도체 장치(10B)는 도 1에 도시된 반도체 장치(10A)와 달리 제1전압(VDDO)의 DC 레벨을 자동으로 검출하기 위한 레벨 검출 회로(101)를 포함한다.

예컨대, 각 반도체 장치(10A와 10B)는 SoC로 구현될 수 있다. 상기 SoC는 휴대용 장치(portable device)의 일부로서 구현될 수 있다.

레벨 검출 회로(101)는 제1패드(10-1)를 통하여 입력된 제1전압(VDDO)의 DC레벨을 검출하고 검출 결과에 따라 지시 신호들(SPO와 SP1)을 출력할 수 있다. 즉, 레벨 검출 회로(101)는 제1전압(VDDO)의 DC 레벨에 따라 지시 신호들(SPO와 SP1) 각각의 레벨을 자동으로 설정할 수 있다.

출력 버퍼(100)는 제1패드(10-1)를 통하여 입력된 제1전압(VDDO), 제2패드 (10-2)를 통하여 입력된 제2전압(VDDP), 제3패드(10-3)를 통하여 입력된 제3전압 (VDD), 및 레벨 검출 회로(101)로부터 출력된 지시 신호들(SPO와 SP1)을 이용하여 코어 로직 회로(20)로부터 출력된 출력 데이터(DATA)를 버퍼링하고 버퍼링된 출력 데이터(OUT)를 출력 패드(10-6)를 통하여 출력할 수 있다.

도 3a는 도 1 또는 도 2에 도시된 출력 버퍼의 일 실시 예를 나타내는 블록도이다.

도 3a를 참조하면, 출력 버퍼(100A)는 내부 프리-드라이버 로직 회로(110), 제1버퍼(111), 제2버퍼(112), 및 출력 버퍼 회로(130A)를 포함한다.

내부 프리-드라이버 로직 회로(110)는 각 지시 신호(SPO와 SP1)의 DC 레벨과 출력 데이터(DATA)의 레벨을 쉬프트하고, 레벨 쉬프트된 각 지시 신호(Ls_SPO와 Ls_SP1)와 레벨 쉬프트된 데이터(Ls_data)를 출력한다.

예컨대, 내부 프리-드라이버 로직 회로(110)는 레벨 쉬프터(level shifter)의 기능을 수행할 수 있다. 따라서, 각 신호(SP0, SP1, 및 DATA)가 제3전압(VDD)의 레벨을 가질 때, 각 신호(Ls_SP0, Ls_SP1, 및 Ls_data)는 제2전압(VDDP)의 레벨을 가질 수 있다.

제2전압(VDDP)을 공급 전압(또는 동작 전압)으로 사용하는 각 버퍼(111과 112)는 레벨 쉬프트된 데이터(Ls_data)를 버퍼링한다.

출력 버퍼 회로(130A)는 소싱 제어 회로(140), 소싱 회로(150), 제1싱킹 회로(160), 제2싱킹 회로(170), 및 싱킹 제어 회로(180)를 포함한다. 여기서, 소싱 (sourcing)은 풀-업(pull-up)을 의미할 수 있고, 싱킹(sinking)은 풀-다운(pull-down)을 의미할 수 있다.

소싱 제어 회로(140)는 전압들(VDD, VDDP, 및 VDDO)을 동작 전압들로서 사용한다. 소싱 제어 회로(140)는 출력 데이터(DATA)와 제1전압(VDDP)의 레벨, 예컨대 DC 레벨을 지시하는 지시 신호들(Ls_SP0와 Ls_SP1)에 따라 제1소싱 제어 신호(Pg0)를 생성할 수 있다. 또한, 소싱 제어 회로(140)는 지시 신호들(Ls_SP0와 Ls_SP1)에 따라 제2소싱 제어 신호(Pg_bias)를 생성할 수 있다.

소싱 회로(150)는 제1소싱 제어 신호(Pg0)와 제2소싱 제어 신호(Pg_bias)에 응답하여 제1전압(VDDO)을 출력 단자(151)로 공급한다.

실시 예에 따라, 소싱 회로(150)는 제1전압(VDDO)을 공급하는 제1전압 단자와 출력 단자(151) 사이에 직렬로 접속된 제1메인 드라이버(P0)와 제1바이어스 드라이버(P1)를 포함한다. 예컨대, 제1바이어스 드라이버(P1)는 제1메인 드라이버 (P0)의 두 개의 단자들 사이의 전압을 낮추기 위한 용도로서 사용될 수 있다.

각 드라이버(P0와 P1)는 PMOS 트랜지스터로 구현될 수 있다. 이때, 제1소싱 제어 신호(Pg0)는 제1PMOS 트랜지스터(P0)의 게이트로 공급되고, 제2소싱 제어 신호(Pg_bias)는 제2PMOS 트랜지스터(P1)의 게이트로 공급된다. 예컨대, 제2PMOS 트랜지스터(P1)는 HCI(hot carrier injection)을 감소시키기 위해 제1PMOS 트랜지스터(P0)와 적층(stack)될 수 있다. 실시 예에 따라, 각 드라이버(P0와 P1)는 NMOS 트랜지스터로 구현될 수 있다.

제1싱킹 회로(160)는 제2버퍼(112)로부터 출력된 데이터(Ng)의 레벨에 따라 출력 단자(151)로 접지 전압(VSS)을 공급할 수 있다.

실시 예에 따라, 제1싱킹 회로(160)는 출력 단자(151)와 접지 사이에 직렬로 접속된 제2바이어스 드라이버(N0)와 제2메인 드라이버(N1)를 포함할 수 있다.

각 드라이버(N0와 N1)는 NMOS 트랜지스터로 구현될 수 있다. 이때, 제2전압 (VDDP)은 제1NMOS 트랜지스터(N0)의 게이트로 공급되고, 제2버퍼(112)로부터 출력된 데이터(Ng)는 제2NMOS 트랜지스터(N1)의 게이트로 공급된다.

제2싱킹 회로(170)는 싱킹 제어 회로(180)로부터 출력된 싱킹 제어 신호 (Ng1)의 레벨에 따라 출력 단자(151)로 접지 전압(VSS)을 공급할 수 있다.

실시 예에 따라, 제2싱킹 회로(170)는 출력 단자(151)와 접지 사이에 직렬로 접속된 제3바이어스 드라이버(N2)와 제3메인 드라이버(N3)를 포함할 수 있다.

각 드라이버(N2와 N3)는 NMOS 트랜지스터로 구현될 수 있다. 이때, 제2전압 (VDDP)은 제3NMOS 트랜지스터(N2)의 게이트로 공급되고, 싱킹 제어 회로(180)로부터 출력된 싱킹 제어 신호(Ng1)는 제4NMOS 트랜지스터(N3)의 게이트로 공급된다.

싱킹 제어 회로(180)는 지시 신호들(Ls_SP0와 Ls_SP1)에 연관된 선택 신호 (Node_x)와 제2버퍼(112)로부터 출력된 데이터(Ng)에 따라 싱킹 제어 신호(Ng1)를 생성할 수 있다.

지시 신호들(Ls_SP0와 Ls_SP1)에 연관된 선택 신호(Node_x)는 지시 신호들 (Ls_SP0와 Ls_SP1)에 대한 디코딩 결과로서 생성된 선택 신호들 중의 어느 하나일 수 있다.

제2싱킹 회로(170)와 싱킹 제어 회로(180)는 패드(10-6)를 통하여 출력되는 버퍼링된 출력 데이터(OUT)의 안정성, 예컨대 출력 타이밍 및/또는 듀티 비율(duty ratio)을 조절하기 위해 제1전압(VDDO)의 레벨에 따라 동작할 수 있다.

도 3b는 도 1 또는 도 2에 도시된 출력 버퍼의 다른 실시 예를 나타내는 블록도이다.

도 3a와 도 3b를 참조하면, 제1싱킹 회로(160')와 제2싱킹 회로(170')를 제외하면 도 3a의 출력 버퍼 회로(130A)의 구조와 도 3b의 출력 버퍼 회로(130B)의 구조는 실질적으로 동일하다.

제1싱킹 회로(160')는 제2버퍼(112)로부터 출력된 데이터(Ng)의 레벨에 따라 출력 단자(151)로 접지 전압(VSS)을 공급할 수 있다.

실시 예에 따라, 제1싱킹 회로(160')는 출력 단자(151)와 접지 사이에 직렬로 접속된 다수의 드라이버들(N0, N0', 및 N1)을 포함한다.

각 드라이버(N0, N0', 및 N1)는 NMOS 트랜지스터로 구현될 수 있다. 이때, 제2전압(VDDP)은 각 NMOS 트랜지스터(N0와 N0')의 게이트로 공급되고, 제2버퍼 (112)로부터 출력된 데이터(Ng)는 제2NMOS 트랜지스터(N1)의 게이트로 공급된다.

제2싱킹 회로(170')는 싱킹 제어 회로(180)로부터 출력된 싱킹 제어 신호 (Ng1)의 레벨에 따라 출력 단자(151)로 접지 전압(VSS)을 공급할 수 있다.

실시 예에 따라, 제2싱킹 회로(170)는 출력 단자(151)와 접지 사이에 직렬로 접속된 다수의 드라이버들(N2, N2', 및 N3)을 포함한다.

각 드라이버(N2, N2', 및 N3)는 NMOS 트랜지스터로 구현될 수 있다. 이때, 제2전압(VDDP)은 각 NMOS 트랜지스터(N2와 N2')의 게이트로 공급되고, 싱킹 제어 회로(180)로부터 출력된 싱킹 제어 신호(Ng1)는 제4NMOS 트랜지스터(N3)의 게이트로 공급된다.

도 3c는 도 1 또는 도 2에 도시된 출력 버퍼의 또 다른 실시 예를 나타내는 블록도이다.

도 3b와 도 3c를 참조하면, 소싱 제어 회로(140')와 소싱 회로(150')를 제외하면 도 3b의 출력 버퍼 회로(130B)의 구조와 도 3c의 출력 버퍼 회로(130C)의 구조는 실질적으로 동일하다. 각 출력 버퍼(100A, 100B, 및 100C)는 도 1 또는 도 2에 도시된 출력 버퍼(100)의 서로 다른 실시 예이다.

소싱 제어 회로(140')는 출력 데이터(DATA)와 제1전압(VDDP)의 DC 레벨을 지시하는 지시 신호들(Ls_SP0와 Ls_SP1)에 따라 제1소싱 제어 신호(Pg0)를 생성한다. 또한, 소싱 제어 회로(140')는 지시 신호들(Ls_SP0와 Ls_SP1)에 따라 제2소싱 제어 신호(Pg_bias)와 제3소싱 제어 신호(Pg_bias2)를 생성한다.

소싱 회로(150')는 각 소싱 제어 신호(Pg0, Pg_bias, 및 Pg_bias2)에 응답하여 제1전압(VDDO)을 출력 단자(151)로 공급한다.

실시 예에 따라, 소싱 회로(150')는 제1전압(VDDO)을 공급하는 제1전압 단자와 출력 단자(151) 사이에 직렬로 접속된 다수의 드라이버들(P0, P1, 및 P1')을 포함한다.

각 드라이버(P0, P1, 및 P1')는 PMOS 트랜지스터로 구현될 수 있다. 이때, 제1소싱 제어 신호(Pg0)는 제1PMOS 트랜지스터(P0)의 게이트로 공급되고, 제2소싱 제어 신호(Pg_bias)는 제2PMOS 트랜지스터(P1)의 게이트로 공급되고, 제3소싱 제어 신호(Pg_bias2)는 제3PMOS 트랜지스터(P1')의 게이트로 공급된다. 예컨대, 소싱 제어 신호들(Pg_bias와 Pg_bias2)은 실질적으로 동일한 신호들일 수 있다. 실시 예에 따라 각 드라이버(P0, P1, 및 P1')는 NMOS 트랜지스터로 구현될 수 있다.

도 4는 본 발명의 실시 예에 따른 출력 버퍼를 포함하는 반도체 장치의 또 다른 실시 예를 나타내는 블록도이다.

도 1과 도 4를 참조하면, 반도체 장치(10C)는 지시 신호들(SP0와 SP1)을 수신하기 위한 다수의 패드들(10-4와 10-5)을 더 포함한다. 이때, 코어 로직 회로(20)는 출력 데이터(DATA)를 출력 버퍼(100)로 전송한다.

제1전압(VDDO)의 DC 레벨을 지시하는 지시 신호들(SPO와 SP1) 각각의 레벨은 다수의 스위치들(SW1과 SW2) 각각을 이용하여 설정될 수 있다.

예컨대, 제4패드(10-4)에 접속된 제1스위치(SW1)가 제2전압(VDDP)을 전송하는 라인에 접속될 때 제1지시 신호(SP0)는 로직 1 또는 하이 레벨을 나타내고, 제1스위치(SW1)가 접지 라인에 접속될 때 제1지시 신호(SP0)는 로직 0 또는 로우 레벨을 나타낸다. 또한, 제5패드(10-5)에 접속된 제2스위치(SW2)가 제2전압(VDDP)을 전송하는 라인에 접속될 때 제2지시 신호(SP1)는 로직 1 또는 하이 레벨을 나타내고, 제2스위치(SW2)가 접지 라인에 접속될 때 제2지시 신호(SP1)는 로직 0 또는 로우 레벨을 나타낸다.

실시 예에 따라, 각 스위치(SW1과 SW2)는 퓨즈(fuse), 안티퓨즈(antifuse), 또는 이퓨즈(efuse)로 구현될 수 있다. 따라서, 지시 신호들(SPO와 SP1) 각각의 레벨은 스위치, 퓨즈(fuse), 안티퓨즈(antifuse), 또는 이퓨즈(efuse)를 이용하여 수동으로 설정될 수 있다. 예컨대, 지시 신호들(SPO와 SP1) 각각의 레벨은 반도체 장치(10A)가 제조된 후 변경될 수 없도록 제조자에 의해 설정될 수도 있다.

도 5a는 도 4에 도시된 출력 버퍼의 일 실시 예를 나타내는 블록도이다.

도 3a, 도 4, 및 도 5a를 참조하면, 내부 프리-드라이버 로직 회로(110')는 출력 데이터(DATA)의 레벨만 쉬프트하고, 지시 신호들(SPO와 SP1)은 직접 소싱 제어 회로(140)로 입력된다. 즉, 내부 프리-드라이버 로직 회로(110')를 제외하면 도 3a의 출력 버퍼(100A)의 구조와 5a의 출력 버퍼(100A')의 구조는 실질적으로 동일하다.

도 5b는 도 4에 도시된 출력 버퍼의 다른 실시 예를 나타내는 블록도이다.

도 3b, 도 4, 및 도 5b를 참조하면, 내부 프리-드라이버 로직 회로(110')는 출력 데이터(DATA)의 레벨만 쉬프트하고, 지시 신호들(SPO와 SP1)은 직접 소싱 제어 회로(140)로 입력된다. 즉, 내부 프리-드라이버 로직 회로(110')를 제외하면 도 3b의 출력 버퍼(100B)의 구조와 5b의 출력 버퍼(100B')의 구조는 실질적으로 동일하다.

도 5c는 도 4에 도시된 출력 버퍼의 또 다른 실시 예를 나타내는 블록도이다. 도 3c, 도 4, 및 도 5c를 참조하면, 내부 프리-드라이버 로직 회로(110')는 출력 데이터(DATA)의 레벨만 쉬프트하고, 지시 신호들(SPO와 SP1)은 직접 소싱 제어 회로(140)로 입력된다. 즉, 내부 프리-드라이버 로직 회로(110')를 제외하면 도 3c의 출력 버퍼(100C)의 구조와 5c의 출력 버퍼(100C')의 구조는 실질적으로 동일하다.

도 6a는 도 3a, 도 3b, 도 5a, 또는 도 5b에 도시된 소싱 제어 회로의 블록도를 나타낸다.

이하 설명의 편의를 위하여, 각 지시 신호(SP0와 SP1)와 레벨 쉬프트된 각 지시 신호(Ls_SPO와 Ls_SP1)는 '지시 신호'로 총칭(generic name)하고, 출력 데이터(DATA)와 레벨 쉬프트된 데이터(Ls_data)는 '출력 데이터'로 총칭한다.

소싱 제어 회로(140)는 디코딩 회로(200), 기준 전압 생성 회로(300), 제1제어 신호 생성 회로(400), 및 제2제어 신호 생성 회로(500)를 포함한다.

디코딩 회로(200)는 제1전압(VDD0)의 DC 레벨을 나타내는 지시 신호들 (Ls_SP0와 Ls_SP1)을 디코드하여 선택 신호들(ABCD)을 생성한다.

도 7은 도 6a 또는 도 6b에 도시된 디코딩 회로의 회로도를 나타낸다.

도 7을 참조하면, 디코딩 회로(200)는 제1선택 신호 생성 회로(210)와 제2선택 신호 생성 회로(220)를 포함한다.

제1선택 신호 생성 회로(210)는 제1지시 신호(Ls_SP0)와 제2지시 신호 (Ls_SP1)에 응답하여 선택 신호들(ABCD)에 포함되며 서로 상보적인 제1선택 신호들 (AB)을 생성한다.

제1선택 신호 생성 회로(210)는 NAND 게이트(211)와 제1인버터(213)를 포함한다. 제2전압(VDDP)과 접지 전압을 동작 전압들로서 사용하는 NAND 게이트(211)는 제1지시 신호(Ls_SP0)와 제2지시 신호를 NAND 연산한다. 제2전압(VDDP)과 접지 전압을 동작 전압들로서 사용하는 제1인버터(213)는 NAND 게이트(211)의 출력 신호 (A)를 반전한다.

제2선택 신호 생성 회로(220)는 반전된 제1지시 신호(Ls_SP0B)와 제2지시 신호(Ls_SP1)에 응답하여 선택 신호들(ABCD)에 포함되며 서로 상보적인 제2선택 신호들(CD)을 생성한다.

제2선택 신호 생성 회로(220)는 제2인버터(221), NOR 게이트(223), 및 제3인버터(225)를 포함한다.

제2전압(VDDP)과 접지 전압을 동작 전압들로서 사용하는 제2인버터(221)는 제1지시 신호(Ls_SP0)를 반전시켜 반전된 제1지시 신호(Ls_SP0B)를 생성한다.

제2전압(VDDP)과 접지 전압을 동작 전압들로서 사용하는 NOR 게이트(223)는 반전된 제1지시 신호(Ls_SP0B)와 제2지시 신호를 NOR 연산한다. 제2전압(VDDP)과 접지 전압을 동작 전압들로서 사용하는 제3인버터(225)는 NOR 게이트(223)의 출력 신호(D)를 반전한다.

제1전압(VDD0)의 DC 레벨이 제1레벨(V1)일 때, 제1지시 신호(SP0)는 로직 0으로 설정되고 제2지시 신호(SP1)는 로직 0과 로직 1 중에서 어느 것으로도 설정될 수 있다. 이때, 제2지시 신호(SP1)는 돈-케어(don't care; X)다.

제1전압(VDD0)의 DC 레벨이 제2레벨(V2)일 때, 제1지시 신호(SP0)는 로직 1로 설정되고 제2지시 신호(SP1)는 로직 0으로 설정된다.

제1전압(VDD0)의 DC 레벨이 제3레벨(V3)일 때, 제1지시 신호(SP0)는 로직 1로 설정되고 제2지시 신호(SP1)는 로직 1로 설정된다.

예컨대, 제1레벨(V1)은 1.8V이고, 제2레벨(V2)은 2.5V 또는 3.0V이고, 제3레벨(V3)은 3.3V일 수 있다.

각 지시 신호(SP0와 SP1)의 로직 또는 레벨에 따라, 각 선택 신호 생성 회로 (210과 220)에 의해 생성된 선택 신호들(ABCD) 각각은 기능 테이블(function table; 230)에 도시된 바와 같다. 선택 신호들(ABCD) 중에서 어느 하나, 예컨대 선택 신호(C)는 싱킹 제어 회로(180)로 전송된다. 즉, Node_x=C이다.

셀프-게이트 바이어스 트래킹 회로(self-gate bias tracking circuit)라고도 불릴 수 있는 기준 전압 생성 회로(300)는 지시 신호들(Ls_SPO) 중의 어느 하나, 예컨대 반전된 제1지시 신호(Ls_SP0B)와 선택 신호들(ABCD)에 따라 다수의 내부 전압들 중에서 어느 하나를 기준 전압(VREF)으로서 출력한다.

도 8은 도 6a 또는 도 6b에 도시된 기준 전압 생성 회로의 일 실시 예를 나타내는 회로도를 나타낸다.

제1전압(VDDO)의 DC 레벨이 제3레벨(V3)일 때, 기준 전압 생성 회로(300A)는 제1선택 신호들(AB)에 응답하여 제2전압(VDDP)에 연관된 내부 전압(REF1)을 기준 전압(VREF)으로서 출력한다.

제1전압(VDDO)의 DC 레벨이 제2레벨(V2)일 때, 기준 전압 생성 회로(300A)는 제2선택 신호들(CD)에 응답하여 제3전압(VDD)에 연관된 내부 전압(REF2)을 기준 전압(VREF)으로서 출력한다.

제1전압(VDDO)의 DC 레벨이 제1레벨(V1)일 때, 기준 전압 생성 회로(300A)는 반전된 제1지시 신호(Ls_SP0B)에 따라 접지 전압(VSS)을 기준 전압(VREF)으로서 출력한다.

기준 전압 생성 회로(300A)는 제1전압 생성 회로(310), 제2전압 생성 회로 (320), 제3전압 생성 회로(330), 및 커패시터(C1)를 포함한다.

제1전압 생성 회로(310)는 제1전압(VDDO)과 제1선택 신호들(AB) 중의 어느 하나, 예컨대 C에 응답하여 내부 전압들(REF1과 REF2)을 생성한다.

제1전압 생성 회로(310)는 제1선택 신호들(AB)에 응답하여 제2전압(VDDP)에 연관된 내부 전압(REF1)을 기준 전압(VREF)으로서 출력한다.

제1전압 생성 회로(310)는 제1전압 생성기(311)와 제1전송 회로(313)를 포함한다.

제1전압 생성기(311)는 제2전압(VDDP)에 연관된 내부 전압(REF1)을 생성하고, 제1전송 회로(313)는 제1선택 신호들(AB)에 응답하여 내부 전압(REF1)을 출력 단자(TM1)로 전송한다.

제1전압 생성기(311)는 제2전압(VDDP)을 공급하는 제2전압 단자와 노드(ND1) 사이에 직렬로 접속된 다수의 트랜지스터들(N10과 P10)을 포함한다.

NMOS 트랜지스터(N10)의 게이트는 저항(R)을 통하여 제1전압(VDDO)을 공급하는 제1전압 단자에 접속되므로, 저항(R1)에 의해 생성된 바이어스 전압은 NMOS 트랜지스터(N10)의 게이트로 공급될 수 있다. 따라서, NMOS 트랜지스터(N10)는 턴-온 상태를 유지할 수 있다.

선택 신호(A)는 PMOS 트랜지스터(P10)의 게이트로 공급된다. PMOS 트랜지스터(P10)는 선택 신호(A)가 로직 0을 가질 때, 즉 도 7의 테이블(230)에 도시된 바와 같이 제1전압(VDDO)이 제3레벨(V3), 예컨대 3.3V일 때, 제1전압 생성기(311)는 제2전압(VDDP)에 연관된 전류를 노드(ND1)로 공급한다.

각 NMOS 트랜지스터(N11, N12, N13, 및 N14)는 각 노드(ND2, ND3, ND4, 및 ND5)로 전류 또는 전하를 공급하는 기능을 수행한다. 각 PMOS 트랜지스터(P11, P12, P13, 및 P14)는 각 노드(ND2, ND3, ND4, 및 ND5)의 전압을 일정하게 유지하기 위하여 각 노드(ND2, ND3, ND4, 및 ND5)의 전류 또는 전하를 방전(discharge)하는 기능을 수행한다.

PMOS 트랜지스터(P14)의 게이트는 저항(R2)을 통하여 접지에 접속된다. 저항 (R2)은 바이어스 전압을 PMOS 트랜지스터(P14)의 게이트로 공급할 수 있다. 따라서, PMOS 트랜지스터(P15)는 턴-온 상태를 유지할 수 있다.

로직 0을 갖는 선택 신호(A)에 따라 제2전압(VDDP)이 NMOS 트랜지스터(N10)를 통해 노드(ND1)로 공급되면, NMOS 트랜지스터(N11)의 문턱 전압(Vth_N11)에 따라 노드(ND2)의 전압(REF1)은 (VDDP-Vth_N11)로 된다. 이때 NMOS 트랜지스터(N12)를 통하여 노드(ND3)로 공급된 전압에 따라 PMOS 트랜지스터(P11)는 약하게 턴-온 된다. 따라서 PMOS 트랜지스터(P11)는 내부 전압(REF1)이 제2전압(VDDP)만큼 상승하는 형상을 방지할 수 있다.

누설 전류(leakage current)가 PMOS 트랜지스터(P11)를 흐르기 때문에, 노드 (ND2)의 전압(REF1)은 상기 누설 전류로 인하여 (VDDP-Vth_N11)보다 약간 낮게 된다.

이때 내부 전압(REF1)이 기준 전압(VREF)으로서 출력되므로, 도 10에 도시된 제1제어 신호 생성 회로(400)로 공급되는 기준 전압(VREF)은 도 10의 각 PMOS(P21, P22, P23, 및 P24)의 게이트 산화물(gate oxide)의 신뢰성을 유지할 수 있다. 이에 따라, 고전압에 잘 견디는 레벨 쉬프터(high voltage tolerant level shifter)의 기능을 수행할 수 있는 제1제어 신호 생성 회로(400)의 동작점(operation point)은 더 좋아지는 효과가 있다.

제1전송 회로(313)는 제1선택 신호들(AB)에 응답하여 내부 전압(REF1)을 기준 전압(VREF)으로서 출력 단자(TM1)로 전송할 수 있다. 제1전송 회로(313)는 전송 게이트(transmission gate)로 구현될 수 있다.

제1전압(VDDO)의 DC 레벨이 제2레벨(V2)일 때, 예컨대 2.5V일 때, 제2전압 생성 회로(320)는 제2선택 신호들(CD)에 응답하여 제3전압(VDD)에 연관된 내부 전압(REF2)을 기준 전압(VREF)으로서 출력한다.

제2전압 생성 회로(320)는 선택 신호(C)에 따라 제3전압(VDD)을 출력하는 제2전압 생성기(P15)와, 제2선택 신호들(CD)에 응답하여 제2전압 생성기(P15)로부터 출력된 내부 전압(REF2)을 기준 전압(VREF)으로서 출력 단자(TM1)로 전송하는 제2전송 회로(321)를 포함한다.

제2전압 생성기(P15)는 PMOS 트랜지스터로 구현될 수 있고, 제2전송 회로 (321)는 전송 게이트로 구현될 수 있다.

제1전압(VDDO)의 DC 레벨이 제1레벨(V1)일 때, 제3전압 생성 회로(330)는 반전된 제1지시 신호(Ls_SP0B)에 따라 접지 전압(VSS)을 기준 전압(VREF)으로서 출력할 수 있다. 제3전압 생성 회로(330)는 NMOS 트랜지스터로 구현될 수 있다.

커패시터(C1)는 제2전압(VDDP)을 공급하는 제2전압 단자와 출력 단자(TM1) 사이에 접속되어 출력 단자(TM1)를 통하여 출력되는 기준 전압(VREF)의 레벨을 일정하게 안정시키는 기능을 수행할 수 있다.

도 9는 도 6a 또는 도 6b에 도시된 기준 전압 생성 회로의 다른 실시 예를 나타내는 회로도를 나타낸다.

기준 전압 생성 회로(300B)는 제1전압 생성 회로(340), 제1전송 회로(350), 제2전송 회로(360), 및 제2전압 생성 회로(330')를 포함한다.

제1전압 생성 회로(340)는 제1전압(VDDO)과 제1선택 신호들(AB) 중의 어느 하나, 예컨대 A에 따라 제2전압(VDDP)에 연관된 다수의 내부 전압들(REF1와 REF2')을 생성할 수 있다.

도 9에 도시된 제1전압 생성 회로(340)의 구조는 도 8에 도시된 제1전압 생성기(311)의 구조와 실질적으로 동일하다. 다만, 도 9의 제1전압 생성 회로(340)는 각 노드(ND2와 ND3)의 전압을 각 내부 전압(REF1와 REF2')으로서 생성할 수 있다.

제1전송 회로(350)는 제1선택 신호들(AB)에 응답하여 내부 전압(REF1)을 출력 단자(TM1)로 전송한다. 예컨대, 제1전압(VDDO)의 DC 레벨이 제3레벨(V3)일 때, 제1전송 회로(350)는 제1선택 신호들(AB)에 응답하여 내부 전압(REF1)을 출력 단자 (TM1)로 전송한다.

제2전송 회로(360)는 제2선택 신호들(CD)에 응답하여 내부 전압(REF2')을 출력 단자(TM1)로 전송한다. 예컨대, 제1전압(VDDO)의 DC 레벨이 제2레벨(V2)일 때, 예컨대 3.0V일 때, 제2전송 회로(360)는 제2선택 신호들(CD)에 응답하여 내부 전압 (REF2')을 출력 단자(TM1)로 전송한다.

도 9의 제2전압 생성 회로(330')의 구조는 도 8의 제3전압 생성 회로(330)의 구조와 동일하다. 따라서, 제1전압(VDDO)의 DC 레벨이 제1레벨(V1)일 때, 제2전압 생성 회로(330')는 반전된 제1지시 신호(Ls_SP0B)에 따라 접지 전압(VSS)을 기준 전압으로서 출력 단자(TM1)로 전송한다.

커패시터(C1)는 제2전압(VDDP)을 공급하는 제2전압 단자와 출력 단자(TM1) 사이에 접속되어 출력 단자(TM1)를 통하여 출력되는 기준 전압(VREF)의 레벨을 일정하게 안정시키는 기능을 수행할 수 있다.

상술한 바와 같이, 기준 전압 생성 회로(300B)는 제1전압(VDDO)의 DC 레벨이 제3레벨(V3)일 때 제1선택 신호들(AB)에 응답하여 내부 전압(REF1)을 출력하고, 제1전압(VDDO)의 DC 레벨이 제2레벨(V2)일 때 제2선택 신호들(CD)에 응답하여 내부 전압(REF2')을 출력하고, 제1전압(VDDO)의 DC 레벨이 제1레벨(V1)일 때 반전된 제1지시 신호(Ls_PS0B)에 응답하여 접지 전압(VSS)을 출력한다.

제1제어 신호 생성 회로(400)는 출력 데이터(Ls_data), 반전된 제1지시 신호 (Ls_PS0B), 및 기준 전압(VREF)에 따라 제1전압(VDDO)와 기준 전압(VREF) 사이를 스윙하는 제1소싱 제어 신호(Pg0)를 생성한다. 즉, 제1제어 신호 생성 회로(400)는 출력 데이터(Ls_data)와 지시 신호들(SPO와 SP1)을 이용하여 제1소싱 제어 신호 (Pg0)를 생성한다.

도 10은 도 6a 또는 도 6b에 도시된 제1제어 신호 생성 회로의 회로도를 나타낸다.

제1제어 신호 생성 회로(400)는 기준 전압(VREF)의 레벨에 따라 제1소싱 제어 신호(Pg0)의 레벨을 조절한다.

제1소싱 제어 신호(Pg0)는 제1전압(VDDO)과 기준 전압(VREF) 사이에서 스윙할 수 있다. 좀더 구체적으로, 제1소싱 제어 신호(Pg0)는 VDDO와 (VREF+Vth_P23) 사이에서 스윙할 수 있다. 여기서, Vth_P23은 PMOS 트랜지스터(P23)의 문턱 전압을 의미한다. 소싱 제어 신호들(Pg0와 Pg0B)은 차동 신호들이다.

제2제어 신호 생성 회로(500)는 반전된 제1지시 신호(Ls_SP0B)와 선택 신호들(ABCD)에 응답하여 제2전압(VDDP)에 연관된 내부 전압, 제3전압(VDD)에 연관된 내부 전압, 및 접지 전압(VSS) 중에서 어느 하나를 제2소싱 제어 신호(Pg_bias)로서 출력할 수 있다.

도 11은 도 6a 또는 도 6b에 도시된 제2제어 신호 생성 회로의 일 실시 예를 나타내는 회로도를 나타낸다.

제2제어 신호 생성 회로(500)는, 제1전압(VDDO)의 DC 레벨이 제3레벨(V3)일 때, 제1선택 신호들(AB)에 응답하여 제2전압(VDDP)에 연관된 내부 전압을 출력한다.

제2제어 신호 생성 회로(500)는, 제1전압(VDDO)의 DC 레벨이 제2레벨(V2)일 때, 제2선택 신호들(CD)에 응답하여 제3전압(VDD)에 연관된 내부 전압을 출력한다.

제2제어 신호 생성 회로(500)는, 제1전압(VDDO)의 DC 레벨이 제1레벨(V1)일 때, 반전된 제1지시 신호(Ls_SP0B)에 응답하여 접지 전압(VSS)을 출력한다.

제2제어 신호 생성 회로(500)는 제1전송 회로(510), 제2전송 회로(520), 제3전송 회로(530), 및 커패시터(C2)를 포함한다.

제1전송 회로(510)는 제1선택 신호들(AB)에 응답하여 제2전압(VDDP)에 연관된 내부 전압을 출력 단자(TM2)로 출력한다.

제1전송 회로(510)는 제1전압 생성기(511)와 제1전송 회로(513)를 포함한다. 제1전압 생성기(511)는 제2전압(VDDP)에 연관된 내부 전압을 출력하고, 제1전송 회로(513)는 제1선택 신호들(AB)에 응답하여 제1전압 생성기(511)로부터 출력된 상기 내부 전압을 출력 단자(TM2)로 전송한다. 제1전압 생성기(511)는 인버터로 구현될 수 있고, 인버터(511)의 입력 단자가 접지에 접속되어 있으므로 인버터(511)는 제2전압(VDDP)에 연관된 내부 전압을 출력할 수 있다.

제2전송 회로(520)는 제2선택 신호들(CD)에 응답하여 제3전압(VDD)에 연관된 을 내부 전압을 출력 단자(TM2)로 출력한다.

제2전송 회로(520)는 제2전압 생성기(P31)와 제2전송 회로(521)를 포함한다.

제2전압 생성기(P31)는 선택 신호(C)에 따라 제2전압(VDD)에 연관된 전압을 출력한다. 제2전압 생성기(P31)는 PMOS 트랜지스터로 구현될 수 있다.

제2전송 회로(521)는 제2선택 신호들(CD)에 응답하여 제3전압(VDD)에 연관된 내부 전압을 출력 단자(TM2)로 전송한다.

제3전송 회로(530)는 반전된 제1지시 신호(Ls_SP0B)에 응답하여 접지 전압 (VSS)을 출력 단자(TM2)로 출력한다. 제3전송 회로(530)는 PMOS 트랜지스터로 구현될 수 있다.

커패시터(C2)는 제2전압(VDDP)을 공급하는 제2전압 단자와 출력 단자(TM2) 사이에 접속되어 출력 단자(TM2)를 통하여 출력되는 제2소싱 제어 신호(Pg_bias)의 레벨을 일정하게 안정시키는 기능을 수행할 수 있다.

도 12는 도 6a 또는 도 6b에 도시된 제2제어 신호 생성 회로의 다른 실시 예를 나타내는 회로도를 나타낸다.

제2제어 신호 생성 회로(500)는, 제1전압(VDDO)의 DC 레벨이 제3레벨(V3)일 때, 제1선택 신호들(AB)에 응답하여 내부 전압(REF3)을 출력한다.

제2제어 신호 생성 회로(500)는, 제1전압(VDDO)의 DC 레벨이 제2레벨(V2)일 때, 제2선택 신호들(CD)에 응답하여 내부 전압(REF4)을 출력한다. 예컨대, 내부 전압(REF4)은 내부 전압(REF3)보다 낮을 수 있다.

제2제어 신호 생성 회로(500)는, 제1전압(VDDO)의 DC 레벨이 제1레벨(V1)일 때, 반전된 제1지시 신호(Ls_SP0B)에 응답하여 접지 전압(VSS)을 출력한다.

제2제어 신호 생성 회로(500)는 전압 생성 회로(540), 제1전송 회로(541), 제2전송 회로(550), 제3전송 회로(560), 및 커패시터(C3)를 포함한다.

전압 생성 회로(540)는 제2전압(VDDP)에 연관된 다수의 내부 전압(REF3과 REF4)을 생성한다. 전압 생성 회로(540)는 다이오드-접속된 다수의 PMOS 트랜지스터들(P41, P43, 및 P45)을 포함한다.

내부 전압(REF3)은 다이오드-접속된 PMOS 트랜지스터(P41)에 의해 생성되고, 내부 전압(REF4)은 직렬로 접속된 다이오드-접속된 PMOS 트랜지스터들(P43과 P45)에 의해 생성된다.

제1전송 회로(541)는 제1선택 신호들(AB)에 응답하여 내부 전압(REF3)을 출력 단자(TM2)로 출력한다

제2전송 회로(550)는 제2선택 신호들(CD)에 응답하여 내부 전압(REF4)을 출력 단자(TM2)로 출력한다.

제3전송 회로(560)는 반전된 제1지시 신호(Ls_SP0B)에 응답하여 접지 전압 (VSS)을 출력 단자(TM2)로 출력한다.

커패시터(C3)는 제2전압(VDDP)을 공급하는 제2전압 단자와 출력 단자(TM2) 사이에 접속되어 출력 단자(TM2)를 통하여 출력되는 제2소싱 제어 신호(Pg_bias)의 레벨을 일정하게 안정시키는 기능을 수행할 수 있다.

도 6b는 도 3c 또는 도 5c에 도시된 소싱 제어 회로의 블록도를 나타낸다.

제3제어 신호 생성 회로(500')를 제외하면, 도 6a의 소싱 제어 회로(140)의 구조와 도 6b의 소싱 제어 회로(140')의 구조는 실질적으로 동일하다.

제3제어 신호 생성 회로(500')는 반전된 제1지시 신호(Ls_SP0B)와 선택 신호들(ABCD)에 응답하여 제3소싱 제어 신호(Pg_bias2)를 생성한다.

제2제어 신호 생성 회로(500)의 구조와 제3제어 신호 생성 회로(500')의 구조는 동일하다. 따라서 제2소싱 제어 신호(Pg_bias)와 제3소싱 제어 신호 (Pg_bias2)는 동일한 신호들이다.

실시 예에 따라, 소싱 제어 회로(140')는 제3제어 신호 생성 회로(500')를 포함하지 않고 제2제어 신호 생성 회로(500)만을 이용하여 생성된 제2소싱 제어 신호(Pg_bias)를 도 3c 또는 도 5c에 도시된 각 PMOS 트랜지스터(P1과 P1')의 게이트로 공급할 수도 있다.

도 13은 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 싱킹 제어 회로의 회로도를 나타낸다.

싱킹 제어 회로(180)는 선택 신호들(ABCD) 중의 어느 하나, 예컨대 선택 신호(C=Node_x)와 제2버퍼(112)로부터 출력된 출력 데이터(Ng)에 따라 제2싱킹 회로 (170 또는 170')의 동작, 예컨대 온(on)/오프(off)를 제어할 수 있다.

싱킹 제어 회로(180)는, 소싱 회로(150 또는 150')에 포함된 PMOS 트랜지스터들(P0와 P1, 또는 P0와 P1과 P1')의 개수와 제1싱킹 회로(160 또는 160')에 포함된 NMOS 트랜지스터들(N0와 N1, 또는 N0와 N0'와 N1')의 개수의 차이에 따라, 패드 (10-6)를 통하여 출력되는 버퍼링된 출력 데이터(OUT)의 전이 시간(transition time), 전파 지연 시간(propagation delay time), 및/또는 듀티 비(duty ratio)가 어긋나는 것을 방지하는 기능을 수행한다.

즉, 싱킹 제어 회로(180)는 제1전압(VDDO)의 DC 레벨에 따라 NMOS 트랜지스터(N3)를 턴-온 또는 턴-오프시켜 패드(10-6)를 통하여 출력되는 버퍼링된 출력 데이터(OUT)를 안정시킬 수 있다.

싱킹 제어 회로(180)는 제어 신호 생성 회로(181)와 싱킹 제어 신호 생성 회로(183)를 포함한다.

제어 신호 생성 회로(181)는 선택 신호들(ABCD) 중의 어느 하나, 예컨대 선택 신호(C=Node_x)로부터 서로 상보적인 제어 신호들(XB와 X)을 생성한다. 제어 신호 생성 회로(181)는 직렬로 접속된 인버터들(18-1과 18-2)을 포함한다.

싱킹 제어 신호 생성 회로(183)는 서로 상보적인 제어 신호들(XB와 X)에 따라 제2버퍼(112)로부터 출력된 출력 데이터(Ng)의 전송 여부를 제어한다.

도 7에 도시된 바와 같이 제1전압(VDDO)의 DC 레벨이 제1레벨(V1) 또는 제3레벨(V3)일 때, 싱킹 제어 신호 생성 회로(183)는 서로 상보적인 제어 신호들(XB와 X)에 응답하여 제2버퍼(112)로부터 출력된 출력 데이터(Ng)를 싱킹 제어 신호(Ng1)로서 NMOS 트랜지스터(N3)의 게이트로 공급한다.

따라서, 출력 데이터(Ng)가 로직 1일 때, 각 NMOS 트랜지스터(N1과 N3)는 턴-온 된다. 그러나, 출력 데이터(Ng)가 로직 0일 때, 각 NMOS 트랜지스터(N1과 N3)는 턴-오프 된다.

그러나, 제1전압(VDDO)의 DC 레벨이 제2레벨(V2)일 때, 선택 신호(C)는 로직 0이므로, 인버터(181-1)의 출력 신호(XB)는 로직 1이고 인버터(181-2)의 출력 신호 (X)는 로직 0이다. 따라서, 전송 회로(185)는 차단되고, NMOS 트랜지스터(N61)는 턴-온 되므로 NMOS 트랜지스터(N3)는 턴-오프된다.

도 14는 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작에 관련된 신호들의 파형도의 일 실시 예를 나타낸다.

도 14는 제1전압(VDDO)이 3.3V이고, 제2전압(VDDP)이 1.8V이고, 제3전압 (VDD)가 0.9V이고, 출력 버퍼 회로(130A, 130B, 또는 130C)의 동작 주파수가 133Mhz일 때의 시뮬레이션 파형들을 나타낸다.

이때, 기준 전압 생성 회로(300)로부터 출력된 기준 전압(VREF)은 1.4V이고, 제1소싱 제어 신호(Pg0)는 제1전압(VDDO), 즉 3.3V와 (VREF+Vth_P23), 즉 1.8V 사이에서 스윙하고, 제2소싱 제어 신호(Pg_bias)는 기준 전압(VREF)을 중심으로 스윙하고, 각 신호(Ng와 Ng1)는 0V와 1.8V 사이에서 스윙하고, 버퍼링된 출력 데이터 (OUT)는 0V와 3.3V 사이에서 스윙한다.

도 15는 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작에 관련된 신호들의 파형도의 다른 실시 예를 나타낸다.

도 15는 제1전압(VDDO)이 3.0V이고, 제2전압(VDDP)이 1.8V이고, 제3전압 (VDD)가 0.9V이고, 출력 버퍼 회로(130A, 130B, 또는 130C)의 동작 주파수가 133Mhz일 때의 시뮬레이션 파형들을 나타낸다.

이때, 기준 전압 생성 회로(300)로부터 출력된 기준 전압(VREF)은 1.2V이고, 제1소싱 제어 신호(Pg0)는 제1전압(VDDO), 즉 3.0V와 (VREF+Vth_P23), 즉 1.6V 사이에서 스윙하고, 제2소싱 제어 신호(Pg_bias)는 기준 전압(VREF)을 중심으로 스윙하고, 신호(Ng)는 0V와 1.8V 사이에서 스윙하고, 싱킹 제어 신호(Ng1)는 접지 전압 (VSS)을 유지하고, 버퍼링된 출력 데이터(OUT)는 0V와 3.0V 사이에서 스윙한다.

도 16은 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작에 관련된 신호들의 파형도의 또 다른 실시 예를 나타낸다.

도 16은 제1전압(VDDO)이 1.8V이고, 제2전압(VDDP)이 1.8V이고, 제3전압 (VDD)가 0.9V이고, 출력 버퍼 회로(130A, 130B, 또는 130C)의 동작 주파수가 133Mhz일 때의 시뮬레이션 파형들을 나타낸다.

이때, 기준 전압 생성 회로(300)로부터 출력된 기준 전압(VREF)은 0.0V이고, 제1소싱 제어 신호(Pg0)는 0.0V와 1.8V 사이에서 스윙하고, 각 신호(Ng과 Ng1)는 0V와 1.8V 사이에서 스윙하고, 제2소싱 제어 신호(Pg_bias)는 접지 전압(VSS)을 유지하고, 버퍼링된 출력 데이터(OUT)는 0V와 1.8V 사이에서 스윙한다.

도 1부터 도 16을 참조하여 설명한 바와 같이, 소싱 제어 회로(140 또는 140')는 PMOS 트랜지스터(P0)의 내압이 1.8V로 구현되고 제1전압(VDDO)이 1.8V로부터 3.3V까지 중에서 어느 하나의 전압을 갖더라도 제1전압(VDD0)과 기준 전압 (VREF)에 종속적인 스윙 범위를 갖는 제1소싱 제어 신호(Pg0)를 생성할 수 있으므로, PMOS 트랜지스터(P0)의 게이트 산화물에 손상을 주지 않고 고속으로 동작할 수 있는 효과가 있다.

도 17은 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로의 동작을 설명하기 위한 흐름도이다.

소싱 제어 회로(140 또는 140)는 동작 전압, 예컨대 제1전압(VDDO)의 DC 레벨을 지시하는 지시 신호들(Ls_SP0와 LS_SP1)의 디코딩 결과에 따라 생성된 선택 신호들(ABCD)에 응답하여 다수의 내부 전압들(도 6의 REF1, REF2, 및 VSS, 또는 도 7의 REF1, REF2', 및 VSS) 중의 어느 하나를 기준 전압(VREF)으로서 출력한다 (S10).

소싱 제어 회로(140 또는 140)는 지시 신호들(Ls_SP0와 LS_SP1) 중의 어느 하나(Ls_SP0B), 출력 데이터(Ls_data), 및 기준 전압(VREF)에 따라 제1소싱 제어 신호(Pg0)의 스윙 레벨을 조절한다(S20). 제1소싱 제어 신호(Pg0)의 스윙 레벨은 동작 전압(VDDO)과 기준 전압(VREF)에 종속적이다.

소싱 제어 회로(140 또는 140)는 지시 신호들(Ls_SP0와 LS_SP1) 중의 어느 하나(Ls_SP0B)와 선택 신호들(ABCD)에 따라 제2소싱 제어 신호(Pg_bias)의 레벨을 조절한다(S30).

소싱 제어 회로(140 또는 140)는 제1소싱 제어 신호(Pg0)와 제2소싱 제어 신호(Pg_bias)에 따라 동작 전압(VDDO)을 출력 단자(151)로 공급한다(S40).

싱킹 제어 회로(180)는 선택 신호들(ABCD) 중의 어느 하나(예컨대, C)에 응답하여 생성된 상보적인 제어 신호들(XB와 X)에 응답하여 제2버퍼(112)로부터 출력된 데이터(Ng)에 대응되는 싱킹 제어 신호(Ng1)를 생성한다(S50).

제2싱킹 회로(170 또는 170')는 싱킹 제어 신호(Ng1)에 응답하여 접지 전압 (VSS)을 출력 단자(151)로 공급한다(S60).

도 18은 도 1에 도시된 반도체 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.

PCB(printed circuit board)-기반 시스템으로 구현될 수 있는 데이터 처리 시스템(600)은 시스템-온 칩(610)과 디스플레이(620)를 포함할 수 있다. 즉, 시스템 PCB는 시스템-온 칩(610)과 디스플레이(620)를 포함한다.

데이터 처리 시스템(600)은 이동 전화기(mobile phone), 스마트 폰(smart phone), 태블릿 PC (tablet personal computer), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 메모리 카드와 같은 휴대용 장치(portable device)의 일부로서 구현될 수 있다.

시스템-온 칩(610)은 반도체 장치(10A), 전력 관리 유닛(power management unit(PMU); 611), 및 디스플레이 컨트롤러(613)를 포함한다.

PMU(611)는 전압들(VDDO, VDDP, 및 VDD)을 대응되는 패드들(10-1~10-3)을 통하여 반도체 장치(10A)로 공급할 수 있다.

디스플레이 컨트롤러(613)는 반도체 장치(10A)로부터 출력된 버퍼링된 데이터(OUT~OUTm)를 수신하여 디스플레이(620)로 전송할 수 있다. 각 데이터(OUT~OUTm)는 각 출력 버퍼 회로로부터 출력될 수 있다. 상기 각각의 출력 버퍼 회로의 구조는 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로 (130A, 130B, 또는 130C)의 구조와 실질적으로 동일하게 구현될 수 있다.

도 19는 도 2에 도시된 반도체 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.

PCB-기반 시스템으로 구현될 수 있는 데이터 처리 시스템(700)은 시스템-온 칩(710)과 디스플레이(720)를 포함한다. 즉, 시스템 PCB(700)는 시스템-온 칩(710)과 디스플레이(720)를 포함한다.

데이터 처리 시스템(700)은 이동 전화기(mobile phone), 스마트 폰(smart phone), 태블릿 PC (tablet personal computer), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 메모리 카드와 같은 휴대용 장치(portable device)의 일부로서 구현될 수 있다.

시스템-온 칩(710)은 반도체 장치(10B), PMU(711), 및 디스플레이 컨트롤러 (713)를 포함한다.

PMU(711)는 전압들(VDDO, VDDP, 및 VDD)을 대응되는 패드들(10-1~10-3)을 통하여 반도체 장치(10B)로 공급할 수 있다.

디스플레이 컨트롤러(713)는 반도체 장치(10B)로부터 출력된 버퍼링된 데이터(OUT~OUTm)를 수신하여 디스플레이(720)로 전송할 수 있다. 각 데이터(OUT~OUTm)는 각 출력 버퍼 회로로부터 출력될 수 있다. 상기 각 출력 버퍼 회로의 구조는 도 3a, 도 3b, 도 3c, 도 5a, 도 5b, 또는 도 5c에 도시된 출력 버퍼 회로(130A, 130B, 또는 130C)의 구조와 실질적으로 동일하게 구현될 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10A, 10B; 반도체 장치
20; 코어 로직 회로
100; 출력 버퍼
101; 레벨 검출 회로
140, 140'; 소싱 제어 회로
150, 150'; 소싱 회로
160, 160'; 제1싱킹 회로
170, 170'; 제2싱킹 회로
180; 싱킹 제어 회로
200; 디코딩 회로
300, 300A, 300B; 기준 전압 생성 회로
400; 제1제어 신호 생성 회로
500, 500A, 500B; 제2제어 신호 생성 회로

Claims (32)

1. 제1전압의 DC 레벨을 나타내는 지시 신호들과 출력 데이터에 종속적인 제1소싱 제어 신호를 생성하고, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 소싱 제어 회로; 및
   상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 제1전압을 출력 단자로 공급하는 소싱 회로를 포함하는 출력 버퍼 회로.
2. 제1항에 있어서, 상기 소싱 제어 회로는,
   상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라, 다수의 내부 전압들 중의 어느 하나를 기준 전압으로서 생성하고,
   상기 제1전압과 상기 기준 전압에 따라 결정된 스윙 범위를 갖는 상기 제1소싱 제어 신호를 생성하는 출력 버퍼 회로.
3. 제1항에 있어서, 상기 소싱 제어 회로는,
   상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라, 다수의 내부 전압들 중의 어느 하나를 상기 제2소싱 제어 신호로서 생성하는 출력 버퍼 회로.
4. 제1항에 있어서, 상기 소싱 제어 회로는,
   상기 지시 신호들을 디코드하여 선택 신호들을 출력하는 디코딩 회로;
   상기 지시 신호들 중의 제1지시 신호와 상기 선택 신호들에 따라, 제1내부 전압들 중에서 어느 하나를 기준 전압으로서 출력하는 기준 전압 생성 회로;
   상기 출력 데이터와 상기 제1지시 신호와 상기 기준 전압에 따라 결정된 스윙 범위를 갖는 상기 제1소싱 제어 신호를 생성하는 제1제어 신호 생성 회로; 및
   상기 제1지시 신호와 상기 선택 신호들에 따라 제2내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 생성하는 제2제어 신호 생성 회로를 포함하는 출력 버퍼 회로.
5. 제4항에 있어서, 상기 디코딩 회로는,
   상기 제1지시 신호와 상기 지시 신호들 중의 제2지시 신호에 응답하여, 상기 선택 신호들에 포함되고 서로 상보적인 제1선택 신호들을 생성하는 제1선택 신호 생성 회로; 및
   반전된 제1지시 신호와 상기 제2지시 신호에 응답하여, 상기 선택 신호들에 포함되고 서로 상보적인 제2선택 신호들을 생성하는 제2선택 신호 생성 회로를 포함하는 출력 버퍼 회로.
6. 제4항에 있어서, 상기 기준 전압 생성 회로는,
   상기 선택 신호들 중의 어느 하나에 응답하여 제2전압에 연관된 상기 제1내부 전압들을 생성하는 출력 버퍼 회로.
7. 제5항에 있어서, 상기 기준 전압 생성 회로는,
   상기 제1선택 신호들에 응답하여, 제2전압에 연관된 내부 전압을 상기 기준 전압으로서 출력하는 제1전압 생성 회로;
   상기 제2선택 신호들에 응답하여, 제3전압에 연관된 내부 전압을 상기 기준 전압으로서 출력하는 제2전압 생성 회로;
   상기 제1지시 신호에 응답하여 접지 전압을 상기 기준 전압으로서 출력하는 제3전압 생성 회로; 및
   상기 제2전압을 공급하는 전압 단자와 상기 기준 전압을 출력하는 전압 출력 단자 사이에 접속된 커패시터를 포함하는 출력 버퍼 회로.
8. 제5항에 있어서, 상기 기준 전압 생성 회로는,
   제2전압에 연관된 상기 제1내부 전압들을 생성하는 제1전압 생성 회로;
   상기 제1선택 신호들에 응답하여, 상기 제1내부 전압들 중의 어느 하나를 상기 기준 전압으로서 상기 기준 전압 생성 회로의 전압 출력 단자로 전송하는 제1전송 회로;
   상기 제2선택 신호들에 응답하여, 상기 제1내부 전압들 중의 다른 하나를 상기 기준 전압으로서 상기 전압 출력 단자로 전송하는 제2전송 회로;
   상기 제1지시 신호에 응답하여, 접지 전압을 상기 기준 전압으로서 상기 전압 출력 단자로 출력하는 제2기준 전압 생성기; 및
   상기 제2전압을 공급하는 전압 단자와 상기 전압 출력 단자 사이에 접속된 커패시터를 포함하는 출력 버퍼 회로.
9. 제4항에 있어서, 상기 제1제어 신호 생성 회로는,
   상기 제1전압과 상기 기준 전압 사이에서 스윙하는 상기 제1소싱 제어 신호를 출력하는 출력 버퍼 회로.
10. 제4항에 있어서, 상기 제1제어 신호 생성 회로는,
    상기 기준 전압과 상기 기준 전압에 응답하여 동작하는 MOS 트랜지스터의 문턱 전압의 합과 상기 제1전압 사이에서 스윙하는 상기 제1소싱 제어 신호를 생성하는 출력 버퍼 회로.
11. 제5항에 있어서, 상기 제2제어 신호 생성 회로는,
    상기 제1선택 신호들에 응답하여, 제2전압에 연관된 내부 전압을 상기 제2소싱 제어 신호로서 전송하는 제1전송 회로;
    상기 제2선택 신호들에 응답하여, 제3전압에 연관된 내부 전압을 상기 제2소싱 제어 신호로서 전송하는 제2전송 회로;
    상기 제1지시 신호에 응답하여, 접지 전압을 상기 제2소싱 제어 신호로서 전송하는 제3전송 회로; 및
    상기 제2전압을 공급하는 전압 단자와 상기 제2제어 신호 생성 회로의 출력 단자 사이에 접속된 커패시터를 포함하는 출력 버퍼 회로.
12. 제5항에 있어서, 상기 제2제어 신호 생성 회로는,
    제2전압에 연관된 상기 제2내부 전압들을 생성하는 전압 생성 회로;
    상기 제1선택 신호들에 응답하여, 상기 제2내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 전송하는 제1전송 회로;
    상기 제2선택 신호들에 응답하여, 상기 제2내부 전압들 중에서 다른 하나를 상기 제2소싱 제어 신호로서 전송하는 제2전송 회로;
    상기 제1지시 신호에 응답하여, 접지 전압을 상기 제2소싱 제어 신호로서 전송하는 제3전송 회로; 및
    상기 제2전압을 공급하는 전압 단자와 상기 제2제어 신호 생성 회로의 출력 단자 사이에 접속된 커패시터를 포함하는 출력 버퍼 회로.
13. 제1항에 있어서,
    상기 소싱 회로가 상기 제1소싱 제어 신호, 상기 제2소싱 제어 신호, 및 제3소싱 제어 신호에 응답하여 상기 제1전압을 상기 출력 단자로 공급할 때,
    상기 소싱 제어 회로는 상기 지시 신호들에 따라 상기 제3소싱 제어 신호를 더 생성하는 출력 버퍼 회로.
14. 제1항에 있어서, 상기 출력 버퍼 회로는,
    상기 출력 데이터에 응답하여 접지 전압을 상기 출력 단자로 공급하는 제1싱킹 회로;
    싱킹 제어 신호에 응답하여 상기 접지 전압을 상기 출력 단자로 공급하는 제2싱킹 회로; 및
    상기 지시 신호들의 디코딩 결과에 따라 생성된 선택 신호들 중의 어느 하나와 상기 출력 데이터에 따라 상기 싱킹 제어 신호를 생성하는 싱킹 제어 회로를 더 포함하는 출력 버퍼 회로.
15. 제14항에 있어서, 상기 싱킹 제어 회로는,
    상기 선택 신호들 중의 상기 어느 하나에 따라 서로 상보적인 제어 신호들을 생성하는 제어 신호 생성 회로; 및
    상기 상보적인 제어 신호들에 따라 상기 출력 데이터를 상기 싱킹 제어 신호로서 출력하는 싱킹 제어 신호 생성 회로를 포함하는 출력 버퍼 회로.
16. 코어 로직 회로; 및
    상기 코어 로직 회로로부터 출력된 출력 데이터를 버퍼링하기 위한 출력 버퍼 회로를 포함하며,
    상기 출력 버퍼 회로는,
    동작 전압의 DC 레벨을 나타내는 지시 신호들과 상기 출력 데이터에 따라 상기 동작 전압과 기준 전압에 종속적인 스윙 범위를 갖는 제1소싱 제어 신호를 생성하고, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 소싱 제어 회로; 및
    상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 동작 전압을 출력 단자로 공급하는 소싱 회로를 포함하는 시스템-온 칩.
17. 제16항에 있어서, 상기 소싱 제어 회로는,
    상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라 다수의 제1내부 전압들 중에서 어느 하나를 상기 기준 전압으로서 생성하고,
    상기 어느 하나와 상기 선택 신호들에 따라 다수의 제2내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 생성하는 시스템-온 칩.
18. 제16항에 있어서,
    상기 출력 데이터에 따라 접지 전압을 상기 출력 단자로 공급하는 제1싱킹 회로;
    싱킹 제어 신호에 따라 상기 접지 전압을 상기 출력 단자로 공급하는 제2싱킹 회로; 및
    상기 지시 신호들 중의 어느 하나와 상기 출력 데이터에 따라 상기 싱킹 제어 신호를 생성하는 싱킹 제어 신호 생성 회로를 더 포함하는 시스템-온 칩.
19. 제16항에 있어서,
    상기 지시 신호들을 수신하기 위한 패드들을 더 포함하는 시스템-온 칩.
20. 코어 로직 회로와, 상기 코어 로직 회로로부터 출력된 출력 데이터를 버퍼링하기 위한 출력 버퍼 회로를 포함하는 시스템-온 칩; 및
    디스플레이 컨트롤러의 제어에 따라, 상기 출력 버퍼 회로에 의해서 버퍼링된 출력 데이터를 디스플레이하기 위한 디스플레이를 포함하며,
    상기 출력 버퍼 회로는,
    동작 전압의 DC 레벨을 지시하는 지시 신호들과 상기 출력 데이터에 따라 상기 동작 전압과 기준 전압에 종속적인 스윙 범위를 갖는 제1소싱 제어 신호를 생성하고, 상기 지시 신호들에 종속적인 제2소싱 제어 신호를 생성하는 소싱 제어 회로;
    상기 제1소싱 제어 신호와 상기 제2소싱 제어 신호에 응답하여 상기 동작 전압을 출력 단자로 공급하는 소싱 회로;
    상기 출력 데이터에 따라 상기 출력 단자로 접지 전압을 공급하는 제1싱킹 회로;
    싱킹 제어 신호에 따라 상기 출력 단자로 상기 접지 전압을 공급하는 제2싱킹 회로; 및
    상기 지시 신호들 중의 어느 하나와 상기 출력 데이터에 따라 상기 싱킹 제어 신호를 생성하는 싱킹 제어 신호 생성 회로를 포함하며,
    상기 소싱 제어 회로는,
    상기 지시 신호들 중의 어느 하나와 상기 지시 신호들의 디코딩 결과로서 생성된 선택 신호들에 따라 다수의 제1내부 전압들 중에서 어느 하나를 상기 기준 전압으로서 생성하고,
    상기 어느 하나와 상기 선택 신호들에 따라 다수의 제2내부 전압들 중에서 어느 하나를 상기 제2소싱 제어 신호로서 출력하는 휴대용 장치.
    
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