KR100810611B1 - 반도체 장치의 레벨 쉬프팅 회로 - Google Patents

반도체 장치의 레벨 쉬프팅 회로 Download PDF

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Abstract

본 발명은 반도체 장치의 레벨 쉬프팅 회로를 공개한다. 이 장치는 제1 레벨의 전원 변환 입력 신호를 레벨 쉬프팅하여 서로 다른 위상을 가지는 제어 신호쌍 중 하나의 제어 신호를 제2 레벨로 만드는 제어부, 제어 신호쌍에 응답하여 제1 레벨의 입력 신호를 레벨 쉬프팅하여 서로 다른 위상을 가지는 레벨 쉬프팅 신호쌍 중 하나의 신호를 상기 제2 레벨 또는 제3 레벨로 만드는 레벨 쉬프팅부, 레벨 쉬프팅 신호쌍 중 하나의 신호를 구동하여 출력 신호를 발생하는 구동부를 구비하는 것을 특징으로 한다.

Description

반도체 장치의 레벨 쉬프팅 회로{Level shifting circuit of semiconductor device}
도 1은 종래의 반도체 장치의 레벨 쉬프팅 회로의 블록도이다
도 2는 도 1에서 종래의 반도체 장치의 레벨 쉬프팅 회로 내 레벨 쉬프터의 회로도이다.
도 3은 도 1에서 종래의 반도체 장치의 레벨 쉬프팅 회로 내 구동부의 회로도이다.
도 4는 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 블록도이다.
도 5는 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 동작을 나타내는 타이밍도이다.
도 6은 도 4에서 본 발명의 반도체 장치의 레벨 쉬프팅 회로 내 제어용 레벨 쉬프터의 회로도이다.
도 7은 도 4에서 본 발명의 반도체 장치의 레벨 쉬프팅 회로 내 레벨 쉬프팅부의 회로도이다.
도 8은 도 4에서 본 발명의 반도체 장치의 레벨 쉬프팅 회로 내 구동부의 회로도이다.
본 발명은 레벨 쉬프팅 회로에 관한 것으로서, 특히 반도체 장치의 제조 원가 경쟁력을 향상시키고 반도체 장치의 테스트 시간과 테스트 비용을 감소시킬 수 있는 반도체 장치의 레벨 쉬프팅 회로에 관한 것이다.
미세 가공 기술의 가속화와 더불어 전원전압이 계속 하강하고 있고, 고속 디지털 통신, 고화질 고속 디스플레이, 고용량 저장장치 등의 고속 시스템 요구 사양을 수용하기 위해서 시스템내의 아날로그 블록과 디지털 블록이 복수개의 전원전압을 이용하는 방향으로 전개되고 있다. 그러나, 일부의 반도체 장치 또는 반도체 장치 내부의 일부의 회로들의 경우에는 그 동작 특성상 높은 전압을 필요로 하는 것들이 존재한다. 따라서, 높은 동작 전압을 필요로 하는 반도체 장치와 같이 사용하거나, 또는 반도체 장치 내부에 높은 동작 전압을 필요로 하는 회로들이 존재하는 경우에는 이들과의 전압 인터페이스가 필요하다.
도 1은 종래의 반도체 장치의 레벨 쉬프팅 회로의 블록도를 나타낸 것으로서, 레벨 쉬프팅부(10)와 구동부(20)를 구비하고, 레벨 쉬프팅부(10)는 전원 전압 선택부(11)와 레벨 쉬프터(12)로 구성되고, 구동부(20)는 제1 및 제2 구동 회로들(21, 22)로 구성된다.
전원 전압 선택부(11)는 반도체 장치 제조 공정상에서 외부 전압 well bias를 복수개로 인가해 주기 위하여 반도체 기판(Substrate)상의 well을 분리시켜 인가되는 전원 전압을 다양한 레벨로 바꾸어 준다.
레벨 쉬프터(12)는 전원 전압 선택부(11)로부터 선택된 전원 전압(LS_P)과 입력 신호(VIN)를 인가받아 선택된 전원 전압(LS_P)의 제어에 의해 입력 신호(VIN)의 레벨을 소정의 크기로 변화시켜 출력 신호(LS_OUT)를 발생한다.
구동부(20)는 전원 전압 선택부(11)로부터 선택된 전원 전압(LS_P), 레벨 쉬프터(12)로부터 소정의 크기로 변화된 출력 신호(LS_OUT)를 인가받아 선택된 전원 전압(LS_P)의 제어에 의해 소정의 시간동안 지연시킨 후 소정의 크기로 증폭된 신호를 출력(VOUT)한다.
도 1에 나타낸 종래의 반도체 장치의 레벨 쉬프팅 회로의 동작을 설명하면 다음과 같다.
일부의 반도체 장치 또는 반도체 장치 내부의 일부의 회로들에서 그 동작 특성상 높은 전압을 필요로 하는 경우에 종래에는 전원 전압 선택부(11)에서 입력 신호(VIN)의 레벨을 다양한 전압 레벨로 제어하기 위하여 반도체 장치 제조 공정상에서 외부 전압 well bias를 복수개로 인가할 수 있는 금속층을 선택하여 필요로 하는 다양한 레벨의 전원 전압(LS_P)을 공급한다.
레벨 쉬프터(12)는 전원 전압 선택부(11)로부터 선택된 전원 전압(LS_P)을 인가받아 내부의 트랜지스터들의 개폐를 제어하면서 인가된 입력 신호(VIN)의 레벨을 소정의 크기만큼 증가 또는 감소시켜 출력(LS_OUT)한다.
구동부(20)는 전원 전압 선택부(11)로부터 선택된 전원 전압(LS_P)을 인가받아 내부의 트랜지스터들의 개폐를 제어하면서 내부에 인버터 구조의 제1 구동 회로(21)가 레벨 쉬프터(12)로부터 소정의 크기로 증감된 출력 신호(LS_OUT)를 인가 받아 반전시켜 출력하고, 인버터 구조의 제2 구동 회로(22)가 제1 구동 회로(21)의 출력 신호를 인가받아 또 한번 반전시켜 출력함으로써 결국 구동부(20) 출력단에는 레벨 쉬프터(12)의 출력 신호(LS_OUT)가 소정의 시간동안 지연되고 소정의 크기로 증폭된 신호가 출력(VOUT)된다.
도 2는 도 1에서 종래의 반도체 장치의 레벨 쉬프팅 회로 내 레벨 쉬프터의 회로도를 나타낸 것으로서, 4개의 NMOS 트랜지스터(N1 내지 N4), 두 개의 PMOS 트랜지스터(P1, P2), 인버터(INV)로 구성된다.
제1 및 제2 PMOS 트랜지스터(P1, P2)의 소오스와 제1 및 제3 NMOS 트랜지스터(N1, N3)의 게이트에 레벨 쉬프터 전원 전압(LS_P)이 공통으로 인가되고, 일측이 접지된 2개의 NMOS 트랜지스터 직렬 연결들(N1과 N2, N3과 N4) 각각이 PMOS 트랜지스터(P1, P2) 각각의 드레인에 접속된다.
입력 신호(VIN)가 제2 NMOS 트랜지스터(N2)의 게이트에 인가되고, 인버터(INV)에 의해 반전된 입력 신호(/VIN)가 제4 NMOS 트랜지스터(N4)의 게이트에 인가된다. 또한, 제1 PMOS 트랜지스터(P1)의 게이트는 제2 PMOS 트랜지스터(P2)의 드레인에 연결된 상태에서 레벨 쉬프터 제2 출력 단자를 형성하고, 제2 PMOS 트랜지스터(P2)의 게이트는 제1 PMOS 트랜지스터(P1)의 드레인에 연결된 상태에서 레벨 쉬프터 제1 출력 단자(LS_OUT)를 형성한다.
도 2에 나타낸 종래의 반도체 장치의 레벨 쉬프팅 회로 내 레벨 쉬프터의 동작을 설명하면 다음과 같다.
먼저, 제1 및 제3 NMOS 트랜지스터(N1, N3)의 게이트에 레벨 쉬프터 전원 전 압(LS_P)이 공통으로 인가되므로 제1 및 제3 NMOS 트랜지스터(N1, N3)는 온 상태이다.
입력 신호(VIN)가 로우 레벨일 경우에는, 제2 NMOS 트랜지스터(N2)는 오프 상태이고, 제4 NMOS 트랜지스터(N4)는 온 상태이다. 따라서, 노드(T2)의 전압은 접지전압(Vss) 레벨이므로, 제1 PMOS 트랜지스터(P1)는 온 상태이다. 따라서, 노드(T1)의 전압은 레벨 쉬프터 전원 전압(LS_P) 레벨이 되므로, 제2 PMOS 트랜지스터(P2)는 오프 상태이다. 또한, 노드(T1)의 전압이 레벨 쉬프터 전원 전압(LS_P) 레벨이므로, 레벨 쉬프터 제1 출력 단자(LS_OUT)에서는 레벨 쉬프터 전원 전압(LS_P) 레벨이 출력되고, 노드(T2)의 전압이 접지전압(Vss) 레벨이므로, 레벨 쉬프터 제2 출력 단자에서는 접지전압(Vss) 레벨이 출력된다.
입력 신호(VIN)가 하이 레벨일 경우에는, 제2 NMOS 트랜지스터(N2)는 온 상태이고, 제4 NMOS 트랜지스터(N4)는 오프 상태이다. 따라서, 노드(T1)의 전압은 접지전압(Vss) 레벨이므로, 제2 PMOS 트랜지스터(P2)는 온 상태이다. 따라서, 노드(T2)의 전압은 레벨 쉬프터 전원 전압(LS_P) 레벨이 되므로, 제1 PMOS 트랜지스터(P1)는 오프 상태이다. 또한, 노드(T1)의 전압이 접지전압(Vss) 레벨이므로, 레벨 쉬프터 제1 출력 단자(LS_OUT)에서는 접지전압(Vss) 레벨이 출력되고, 노드(T2)의 전압이 레벨 쉬프터 전원 전압(LS_P) 레벨이므로, 레벨 쉬프터 제2 출력 단자에서는 레벨 쉬프터 전원 전압(LS_P) 레벨이 출력된다.
다음으로, 도 3은 도 1에서 종래의 반도체 장치의 레벨 쉬프팅 회로 내 구동부의 회로도를 나타낸 것으로서, 제1 및 제2 구동 회로들(21, 22)을 구비하고, 제1 구동 회로(21)는 각각 제3 PMOS 트랜지스터(P3)와 2개의 NMOS 트랜지스터(N7과 N9)가 직렬 연결되어 있고, 제3 PMOS 트랜지스터(P3)의 소오스에는 레벨 쉬프터 전원 전압(LS_P)이 인가된다. 제3 PMOS 트랜지스터(P3)와 제9 NMOS 트랜지스터(N9)의 게이트에는 레벨 쉬프터 제1 출력 단자(LS_OUT)가 연결되고, 제7 NMOS 트랜지스터(N7)의 게이트에는 레벨 쉬프터 전압 단자(LS_P)가 연결되어 제7 NMOS 트랜지스터(N7)와 제3 PMOS 트랜지스터(P3)의 접점이 제1 구동 회로(21)의 출력 단자를 형성한다.
제2 구동 회로(22)의 구성 요소와 구성 요소간 연결관계는 제1 구동 회로(21)와 동일하고, 다만, 제3 PMOS 트랜지스터(P3)와 제9 NMOS 트랜지스터(N9)의 게이트에 제1 구동 회로(21)의 출력 단자가 연결되어 제7 NMOS 트랜지스터(N7)와 제3 PMOS 트랜지스터(P3)의 접점이 제1 구동 회로(21)의 출력 단자를 형성하여 최종적으로 레벨 쉬프팅 회로의 출력 신호(VOUT)를 내보낸다.
도 1 내지 도 3을 참조하여 종래의 반도체 장치의 레벨 쉬프팅 회로의 기본적인 동작을 설명하면 다음과 같다.
만일 반도체 장치 내부의 일부의 회로들이 그 동작 특성상 다양한 레벨의 전원 전압을 필요로 하는 경우에 전원 전압 선택부(11)는 제1 전원전압(V1)과 제1 전원전압(V1)보다 높은 레벨을 가지는 제2 전원전압(V2) 중에서 하나의 전원 전압을 선택하여 레벨 쉬프터(12)의 전원 전압(LS_P)으로 제공한다. 이 전원 전압(LS_P)의 제어에 따라 레벨 쉬프터(12)와 제1 및 제2 구동 회로들(21, 22)이 동작을 하고, 최종적으로 제2 구동 회로(22)의 출력단자가 변경하고자 하는 전원 전압을 출 력(VOUT)한다.
먼저, 레벨 쉬프터 전원 전압(LS_P)이 레벨 쉬프터(12)의 제1 및 제3 NMOS 트랜지스터(N1, N3)의 게이트와 제1 및 제2 구동 회로들(21, 22)의 제7 및 제8 NMOS 트랜지스터(N7, N8)의 게이트에 공통으로 인가되므로 이들 NMOS 트랜지스터들(N1, N3, N7, N8)은 온 상태이다.
따라서, 입력 신호(VIN)가 로우 레벨일 경우에는, 상기 도1의 종래의 레벨 쉬프터의 동작 설명에서 상술한 바와 같이 레벨 쉬프터 제1 출력 단자(LS_OUT)에서는 레벨 쉬프터 전원 전압(LS_P) 레벨이 출력되고, 레벨 쉬프터 제2 출력 단자에서는 접지전압(Vss) 레벨이 출력된다.
레벨 쉬프터 전원 전압(LS_P) 레벨의 레벨 쉬프터 제1 출력이 제1 구동 회로(21)의 PMOS 트랜지스터(P3)의 게이트와 NMOS 트랜지스터(N9)의 게이트에 각각 인가되어 PMOS 트랜지스터(P3)를 스위치 오프 상태로 만들고, NMOS 트랜지스터(N9)를 스위치 온 상태로 만들어 제1 구동 회로(21) 출력 단자에서 접지전압(Vss) 레벨이 출력된다. 이 출력이 제2 구동 회로(22)의 PMOS 트랜지스터(P4)의 게이트와 NMOS 트랜지스터(N10)의 게이트에 각각 인가되어 PMOS 트랜지스터(P3)를 스위치 온 상태로 만들고, NMOS 트랜지스터(N10)를 스위치 오프 상태로 만들어 제2 구동 회로(22) 출력 단자에서 최종적으로 레벨 쉬프터 전원 전압(LS_P) 레벨이 출력된다.
만일, 입력 신호(VIN)가 하이 레벨일 경우에는, 상기 도1의 종래의 레벨 쉬프터의 동작 설명에서 상술한 바와 같이 레벨 쉬프터 제1 출력 단자(LS_OUT)에서는 접지전압(Vss) 레벨이 출력되고, 레벨 쉬프터 제2 출력 단자에서는 레벨 쉬프터 전 원 전압(LS_P) 레벨이 출력된다.
접지 전압(Vss) 레벨의 레벨 쉬프터 제1 출력이 제1 구동 회로(21)의 PMOS 트랜지스터(P3)의 게이트와 NMOS 트랜지스터(N9)의 게이트에 각각 인가되어 PMOS 트랜지스터(P3)를 스위치 온 상태로 만들고, NMOS 트랜지스터(N9)를 스위치 오프 상태로 만들어 제1 구동 회로(21) 출력 단자에서 레벨 쉬프터 전원 전압(LS_P) 레벨이 출력된다. 이 출력이 제2 구동 회로(22)의 PMOS 트랜지스터(P4)의 게이트와 NMOS 트랜지스터(N10)의 게이트에 각각 인가되어 PMOS 트랜지스터(P3)를 스위치 오프 상태로 만들고, NMOS 트랜지스터(N10)를 스위치 온 상태로 만들어 제2 구동 회로(22) 출력 단자에서 최종적으로 접지 전압(Vss) 레벨이 출력된다.
그런데, 고속으로 동작하는 반도체 장치에서, 신호의 레벨을 다양한 전원 전압 레벨로 제어하기 위해서는 레벨 쉬프터에 공급되는 전원 전압을 다양하게 바꾸어 주어야 하는데, 이를 위해 반도체 장치 제조 공정상에서 금속층을 필요로 하는 전원 전압 레벨들의 개수에 맞게 복수개로 형성해야 할 필요가 있다. 이 때 다양한 전압 레벨을 가지는 반도체 장치를 각각의 제품으로 생산하기 위해서는 반도체 기판(Substrate)상의 well이 분리되어 있어야 하므로 이는 반도체 장치의 제조 원가를 필요로 하는 전원 전압의 개수에 비례하여 증가시킬 뿐 아니라, 원하는 개수의 반도체 장치가 제조되었을지라도 각각의 제품을 검증하기 위해서는 제품의 가지수에 비례하는 테스트 시간과 테스트 비용의 증가를 감수해야 하는 문제점이 있었다. 또한, 반도체 장치 제조 공정상에서 금속층의 개수를 결정해야 하므로 반도체 장치의 제조가 완료되어 패키지 제품으로 완성된 후에 필요로 하는 전원 전압 레벨들의 개수에 변동이 생긴 경우 패키지 상태에서 금속층의 개수를 변동시킬 수 없는 한계가 있었다.
본 발명의 목적은 다양한 전원 전압으로 동작시키고자 하는 신호를 간단한 로직의 추가로 반도체 장치의 패키지 제품 상태에서도 필요로 하는 전원 전압 레벨로 바꿀 수 있도록 하는 반도체 장치의 레벨 쉬프팅 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로는 제1 레벨의 전원 변환 입력 신호를 레벨 쉬프팅하여 서로 다른 위상을 가지는 제어 신호쌍 중 하나의 제어 신호를 제2 레벨로 만드는 제어부, 제어 신호쌍에 응답하여 제1 레벨의 입력 신호를 레벨 쉬프팅하여 서로 다른 위상을 가지는 레벨 쉬프팅 신호쌍 중 하나의 신호를 상기 제2 레벨 또는 제3 레벨로 만드는 레벨 쉬프팅부, 레벨 쉬프팅 신호쌍 중 하나의 신호를 구동하여 출력 신호를 발생하는 구동부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제1 레벨의 전압은 상기 제3 레벨의 전압보다 낮고, 상기 제3 레벨의 전압은 상기 제2 레벨의 전압보다 낮은 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 외부로부터 소정의 동작 모드를 설정하기 위한 명령어가 입력되면 요구되는 동작 모드를 파악하여 모드 설정 신호를 발생시키는 모드 레지스터를 구비하고, 전원 변환 입력 신호는 모드 레지스터의 소정 비트의 데이터 값을 이용하여 레벨을 바꾸어 줌으로써 필요로 하 는 전원 전압을 선택하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 상기 제어 신호쌍은 제1 및 제2 제어 신호이고, 제어부는 소오스에 상기 제2 레벨의 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들, 게이트에 제2 레벨의 전압이 공통으로 인가되고, 드레인에 제1 및 제2 PMOS 트랜지스터들 각각의 드레인이 연결된 제1 및 제3 NMOS 트랜지스터들, 소오스가 접지되고 드레인에 제1 및 제3 NMOS 트랜지스터들의 소오스가 각각 연결된 제2 및 제4 NMOS 트랜지스터들, 전원 변환 입력 신호를 인가받아 레벨을 반전시켜 제4 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고, 전원 변환 입력 신호를 제2 NMOS 트랜지스터의 게이트에 인가받고 제2 PMOS 트랜지스터의 게이트를 제1 PMOS 트랜지스터의 드레인에 연결한 접점에서 제1 제어 신호를 출력하며, 제1 PMOS 트랜지스터의 게이트를 제2 PMOS 트랜지스터의 드레인에 연결한 접점에서 제2 제어 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 상기 레벨 쉬프팅부는 제어 신호쌍에 응답하여 제1 레벨의 입력 신호를 레벨 쉬프팅하여 레벨 쉬프팅 신호쌍 중 하나의 신호를 제3 레벨로 만드는 제1 레벨 쉬프터, 제어 신호쌍에 응답하여 제1 레벨의 입력 신호를 레벨 쉬프팅하여 레벨 쉬프팅 신호쌍 중 하나의 신호를 제2 레벨로 만드는 제2 레벨 쉬프터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제 1 레벨 쉬프터는 소오스에 제3 레벨의 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들, 소오스가 접지되어 상기 접지 전압이 공통으로 인가되는 제2 및 제4 NMOS 트랜지스터들, 제1 및 제2 PMOS 트랜지스터들 각각의 드레인에 일측이 연결되고 제2 및 제4 NMOS 트랜지스터들 각각의 드레인에 타측이 연결되어 제어 신호쌍의 제어에 의해 스위칭 동작을 하여 일측과 타측에서 각각 제3 레벨의 전압과 접지 전압의 전달 여부를 제어하는 제1 레벨 쉬프터 스위칭부, 전원 변환 입력 신호를 인가받아 레벨을 반전시켜 제4 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고, 제2 PMOS 트랜지스터의 게이트를 제1 PMOS 트랜지스터의 드레인에 연결하고, 제1 PMOS 트랜지스터의 게이트를 제2 PMOS 트랜지스터의 드레인에 연결하여, 제1 레벨 쉬프터 스위칭부에서 제3 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제1 레벨 쉬프터 스위칭부는 게이트에 제2 제어 신호가 인가되고, 드레인에 제1 PMOS 트랜지스터의 드레인이 연결된 제3 PMOS 트랜지스터, 게이트에 제1 제어 신호가 인가되고, 드레인에 제3 PMOS 트랜지스터의 드레인이 연결된 제1 NMOS 트랜지스터, 게이트에 제2 제어 신호가 인가되고, 드레인에 제2 PMOS 트랜지스터의 드레인이 연결된 제4 PMOS 트랜지스터, 게이트에 제1 제어 신호가 인가되고, 드레인에 제4 PMOS 트랜지스터의 드레인이 연결된 제2 NMOS 트랜지스터를 구비하고, 제3 PMOS 트랜지스터와 제1 NMOS 트랜지스터의 접점과 제4 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 접점에서 제3 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제2 레벨 쉬프터는 소오스에 제2 레벨의 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들, 소오스가 접지되어 접지 전압이 공통으로 인가되는 제2 및 제4 NMOS 트랜지스터들, 제1 및 제2 PMOS 트랜지스터들 각각의 드레인에 일측이 연결되고 제2 및 제4 NMOS 트랜지스터들 각각의 드레인에 타측이 연결되어 제어 신호쌍의 제어에 의해 스위칭 동작을 하여 일측과 타측에서 각각 제2 레벨의 전압과 접지 전압의 전달 여부를 제어하는 제2 레벨 쉬프터 스위칭부, 전원 변환 입력 신호를 인가받아 레벨을 반전시켜 제4 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고, 제2 PMOS 트랜지스터의 게이트를 제1 PMOS 트랜지스터의 드레인에 연결하고, 제1 PMOS 트랜지스터의 게이트를 제2 PMOS 트랜지스터의 드레인에 연결하여, 제2 레벨 쉬프터 스위칭부에서 제2 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제2 레벨 쉬프터 스위칭부는 게이트에 제1 제어 신호가 인가되고, 드레인에 제1 PMOS 트랜지스터의 드레인이 연결된 제3 PMOS 트랜지스터, 게이트에 제2 제어 신호가 인가되고, 드레인에 제3 PMOS 트랜지스터의 드레인이 연결된 제1 NMOS 트랜지스터, 게이트에 제1 제어 신호가 인가되고, 드레인에 제2 PMOS 트랜지스터의 드레인이 연결된 제4 PMOS 트랜지스터, 게이트에 제2 제어 신호가 인가되고, 드레인에 제4 PMOS 트랜지스터의 드레인이 연결된 제2 NMOS 트랜지스터를 구비하고, 제3 PMOS 트랜지스터와 제1 NMOS 트랜지스터의 접점과 제4 PMOS 트랜지스터와 제2 NMOS 트랜지 스터의 접점에서 제2 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 구동부는 제어 신호쌍에 응답하여 제3 레벨의 레벨 쉬프팅 신호쌍 중 하나의 신호를 구동하여 제3 레벨의 전압 출력 신호를 발생하는 제1 구동 회로, 제어 신호쌍에 응답하여 상기 제2 레벨의 레벨 쉬프팅 신호쌍 중 하나의 신호를 구동하여 제2 레벨의 전압 출력 신호를 발생하는 제2 구동 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제1 구동 회로는 소오스에 제3 레벨의 전압이 인가되고 게이트에 레벨 쉬프팅부의 출력 신호가 인가되는 제1 PMOS 트랜지스터, 소오스가 접지되어 접지 전압이 인가되고 게이트에 레벨 쉬프팅부의 출력 신호가 인가되는 제2 NMOS 트랜지스터, 제1 PMOS 트랜지스터의 드레인에 일측이 연결되고 제2 NMOS 트랜지스터의 드레인에 타측이 연결되어 제어 신호쌍의 제어에 의해 스위칭 동작을 하여 일측과 타측에서 각각 제3 레벨의 전압과 접지 전압의 전달 여부를 제어하는 제1 구동 회로 스위칭부를 구비하고, 제1 구동 회로 스위칭부에서 제3 레벨의 전압 출력 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제1 구동 회로 스위칭부는 소오스에 제1 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제2 제어 신호가 인가되는 제2 PMOS 트랜지스터, 드레인에 제2 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제1 제어 신호가 인가되는 제1 NMOS 트랜지스터를 구비하고, 제2 PMOS 트랜지스터와 제1 NMOS 트랜지스터의 접점에서 제3 레벨의 전압 출력 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제2 구동 회로는 소오스에 제2 레벨의 전압이 인가되고 게이트에 레벨 쉬프팅부의 출력 신호가 인가되는 제1 PMOS 트랜지스터, 소오스가 접지되어 접지 전압이 인가되고 게이트에 레벨 쉬프팅부의 출력 신호가 인가되는 제2 NMOS 트랜지스터, 제1 PMOS 트랜지스터의 드레인에 일측이 연결되고 제2 NMOS 트랜지스터의 드레인에 타측이 연결되어 제어 신호쌍의 제어에 의해 스위칭 동작을 하여 일측과 타측에서 각각 제2 레벨의 전압과 접지 전압의 전달 여부를 제어하는 제2 구동 회로 스위칭부를 구비하고, 제2 구동 회로 스위칭부에서 제2 레벨의 전압 출력 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 제2 구동 회로 스위칭부는 소오스에 제1 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제1 제어 신호가 인가되는 제2 PMOS 트랜지스터, 드레인에 제2 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제2 제어 신호가 인가되는 제1 NMOS 트랜지스터를 구비하고, 제2 PMOS 트랜지스터와 제1 NMOS 트랜지스터의 접점에서 제2 레벨의 전압 출력 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 전원 변환 입력 신호가 로우 레벨인 경우에는 제1 레벨 쉬프터 스위칭부와 제1 구동 회로 스위칭부를 턴 온 시키고, 제2 레벨 쉬프터 스위칭부와 제2 구동 회로 스위칭부를 턴 오프 시켜 제3 레벨의 전압 레벨을 출력 신호로 출력하고, 전원 변환 입력 신호가 하이 레벨인 경우에는 제1 레벨 쉬프터 스위칭부와 제1 구동 회로 스위칭부를 턴 오프 시키고, 제2 레벨 쉬프터 스위칭부와 제2 구동 회로 스위칭부를 턴 온 시켜 제2 레벨의 전압 레벨을 출력 신호로 출력하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치의 레벨 쉬프팅 회로를 설명하면 다음과 같다.
도 4는 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 블럭도를 나타낸 것으로서, 제어부(100), 레벨 쉬프팅부(200), 구동부(300)를 구비하고, 레벨 쉬프팅부(200)는 2개의 레벨 쉬프터들(210, 220)로 구성되며, 구동부(300)는 2개의 구동 회로들(310, 320)로 구성된다.
도 4에 나타낸 본 발명의 반도체 장치의 레벨 쉬프팅 회로 각 블록들의 기능을 설명하면 다음과 같다.
제어부(100)는 전원 변환 입력 신호(PCONV)와 제2 전원 전압(V2)을 인가받아 레벨 쉬프팅부(200)와 구동부(300)의 동작을 스위치 온/오프 시키는 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)을 출력한다. 여기에서 제1 전원 전압 제어 신호(PCON1)는 제1 전원 전압(V1)을 온 시키고 제2 전원 전압(V2)을 오프 시키는 신호이고, 제2 전원 전압 제어 신호(PCON2)는 제1 전원 전압(V1)을 오프 시키고 제2 전원 전압(V2)을 온 시키는 신호이다.
레벨 쉬프팅부(200)는 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)의 제어에 의해 제1 또는 제2 전원 전압(V1, V2)을 인가받는 제1 또는 제2 레벨 쉬프 터(210, 220)를 선택하여 인가되는 입력 신호(VIN)의 레벨을 소정의 크기만큼 증가 또는 감소시켜 레벨 쉬프터 출력 신호(LS_OUT)로 출력한다.
구동부(300)는 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)의 제어에 의해 제1 또는 제2 전원 전압(V1, V2)을 인가받는 제1 또는 제2 구동 회로(310, 320)를 선택하여 인가되는 레벨 쉬프터 출력 신호(LS_OUT)를 소정의 시간동안 지연 시킨 후에 소정의 크기로 증폭시켜서 최종적으로 전원 전압 출력 신호(VOUT)를 출력한다.
여기에서 전압들간의 크기는 제2 전원 전압(V2) > 제1 전원 전압(V1) > 입력 신호(V0)의 관계에 있으며, 제어부(100)에 제1 전원 전압(V1)보다 큰 제2 전원 전압(V2)을 인가시키는 이유는 제1 또는 제2 레벨 쉬프터(210, 220)로 유입될 수 있는 전류의 역류를 방지하기 위함이다.
도 5는 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 동작을 나타내는 타이밍도를 나타낸 것으로서, PCONV은 전원 변환 입력 신호, PCON1은 제1 전원 전압 제어 신호, PCON2는 제2 전원 전압 제어 신호, VIN은 입력 신호, LS_OUT1은 제1 레벨 쉬프터의 출력 신호, LS_OUT2는 제2 레벨 쉬프터의 출력 신호, VOUT은 전원 전압 출력 신호를 나타낸다.
도 4 및 도 5를 참조하여 본 발명의 반도체 장치의 레벨 쉬프팅 회로의 동작을 설명하면 다음과 같다.
제어부(100)의 바람직한 실시예에서는 전원 변환 입력 신호(PCONV)로서 MRS 제어 신호의 제어로 제2 전원 전압(V2)을 인가받아 제1 및 제2 전원 전압 제어 신 호들(PCON1, PCON2)을 출력하는데 MRS 제어 신호는 모드 레지스터의 소정 비트의 데이터 값을 이용하여 전원 변환 입력 신호(PCONV)의 위상을 바꾸어 준다.
그밖에도 제어부(100)의 다른 실시예로서, 퓨즈의 온/오프의 제어로 제2 전원 전압(V2)을 인가받아 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)을 출력하는데 퓨즈가 연결되어 있을 때 로우 레벨, 단선되어 있을 때 하이 레벨 값을 이용하여 전원 변환 입력 신호(PCONV)의 위상을 바꾸어 주는 것도 가능하겠다.
또한, 제어부(100)의 또 다른 실시예로서, 전원 변환 입력 신호(PCONV)로서 반도체 장치의 동작 모드인 액티브, 리드, 라이트, 및 프리차지 모드에서 발생하는 신호를 이용하여 전원 변환 입력 신호(PCONV)의 위상을 바꾸어 줌으로써 필요로 하는 전원 전압을 선택할 수도 있겠다. 예를 들어, 비트 라인 등화기에서 프리차지 모드의 신호를 이용하여 내부 전압을 선택하고, 액티브 모드의 신호를 이용하여 VPP 전압을 선택하며, 비액티브 모드의 신호를 이용하여 접지 전압을 선택한다. 또한, 로컬 글로벌 입출력 제어부에서 리드 모드의 신호를 이용하여 외부 전압을 선택하고, 라이트 모드의 신호를 이용하여 VPP 전압을 선택하며, 프리차지 모드의 신호를 이용하여 접지 전압을 선택할 수 있도록 전원 변환 입력 신호(PCONV)의 위상을 바꾸어 준다.
이와같이 가변적인 전원 변환 입력 신호(PCONV)에 따라 제어부(100)가 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)을 출력하면 레벨 쉬프팅부(200) 및 구동부(300)는 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)의 제어에 따라 제1 전원 전압(V1)을 인가받는 제1 레벨 쉬프터(210)와 제1 구동 회로(310) 또는 제2 전원 전압(V2)을 인가받는 제2 레벨 쉬프터(220)와 제2 구동 회로(320)를 선택하여 입력 신호(VIN)를 인가받아 해당 전원 전압의 레벨을 변화시켜 최종적으로 필요로 하는 레벨의 전원 전압 신호(VOUT)를 출력한다.
예를 들어, 전원 변환 입력 신호(PCONV)가 로우 레벨로 인가될 때 제어용 레벨 쉬프터(100)의 제1 전원 전압 제어 신호(PCON1)가 하이 레벨로 출력되고, 제2 전원 전압 제어 신호(PCON2)가 로우 레벨로 출력되는 경우, 제1 레벨 쉬프터(210)가 선택되어 인가된 입력 신호(VIN)의 레벨을 제1 전원 전압(V1) 레벨로 승압시켜 제1 레벨 쉬프터 출력 신호(LS_OUT1)로 출력한다. 이 신호(LS_OUT1)를 제1 구동 회로(310)가 인가받아 소정의 시간동안 지연 시킨 후에 소정의 크기로 증폭시켜서 데이터 값이 반전된 값을 최종적으로 전원 전압 출력 신호(VOUT)로 출력한다.
만일 전원 변환 입력 신호(PCONV)가 하이 레벨로 인가될 때는 제어용 레벨 쉬프터(100)의 제1 전원 전압 제어 신호(PCON1)가 로우 레벨로 출력되고, 제2 전원 전압 제어 신호(PCON2)가 하이 레벨로 출력되는 경우, 제2 레벨 쉬프터(220)가 선택되어 인가된 입력 신호(VIN)의 레벨을 제2 전원 전압(V2) 레벨로 승압시켜 제2 레벨 쉬프터 출력 신호(LS_OUT2)로 출력한다. 이 신호(LS_OUT2)를 제2 구동 회로(320)가 인가받아 소정의 시간동안 지연 시킨 후에 소정의 크기로 증폭시켜서 데이터 값이 반전된 값을 최종적으로 전원 전압 출력 신호(VOUT)로 출력한다.
다음으로, 도 6은 본 발명의 제어용 레벨 쉬프터의 회로도를 나타낸 것으로서, 구성 요소들과 연결 관계는 도 2의 종래의 레벨 쉬프터와 동일하나, 다만 레벨 쉬프터 전원 전압(LS_P) 대신 제2 전원 전압(V2)이 인가되고, 제2 NMOS 트랜지스 터(N2)의 게이트에 입력 신호(VIN) 대신에 전원 변환 입력 신호(PCONV)가 인가되며, 출력 단자들로서 레벨 쉬프터 제1 및 제2 출력 단자들(T1, T2) 대신에 제1 및 제2 전원 전압 제어 신호 출력 단자들(PCON1, PCON2)을 형성하는 점만 상이하다.
도 6에 나타낸 본 발명의 제어용 레벨 쉬프터의 동작 역시 도 2에 나타낸 종래의 레벨 쉬프터의 동작과 대동소이하므로 세부적인 내부 동작 설명은 여기에서는 생략한다.
따라서, 전원 변환 입력 신호(PCONV)가 로우 레벨일 경우에는 제1 전원 전압 제어 신호 출력 단자(PCON1)에서는 제2 전원전압(V2) 레벨이 출력되고, 제2 전원 전압 제어 신호 출력 단자(PCON2)에서는 접지전압(Vss) 레벨이 출력된다.
전원 변환 입력 신호(PCONV)가 하이 레벨일 경우에는 제1 전원 전압 제어 신호 출력 단자(PCON1)에서는 접지전압(Vss) 레벨이 출력되고, 제2 전원 전압 제어 신호 출력 단자(PCON2)에서는 제2 전원전압(V2) 레벨이 출력된다.
다음으로, 도 7은 본 발명의 레벨 쉬프팅부의 회로도를 나타낸 것으로서, 제1 및 제2 레벨 쉬프터들(210, 220)을 구비하고, 제1 레벨 쉬프터(210)는 도 6의 제어용 레벨 쉬프터의 구성과 연결 관계가 유사한데, 다만 제1 및 제3 NMOS 트랜지스터(N1, N3) 위치에 각각 한 개의 PMOS 트랜지스터(P3 또는 P4)와 한 개의 NMOS 트랜지스터(N5 또는 N6)의 직렬 연결이 삽입된다. 또한 NMOS 트랜지스터(N2)의 게이트에 전원 변환 입력 신호(PCONV)가 인가되는 대신 입력 신호(VIN)가 인가되고, NMOS 트랜지스터(N4)의 게이트에 반전된 전원 변환 입력 신호(/PCONV)가 인가되는 대신 반전된 입력 신호(/VIN)가 인가된다.
한편, PMOS 트랜지스터(P3, P4)의 게이트에는 제2 전원 전압 제어 신호(PCON2)가 인가되고, NMOS 트랜지스터(N5, N6)의 게이트에는 제1 전원 전압 제어 신호(PCON1)가 인가되며, 제1 레벨 쉬프터(210)의 출력은 각각 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N5)의 접점에서 제1 전원 전압(V1) 또는 접지전압(Vss)을 출력된다.
제2 레벨 쉬프터(220)는 제1 레벨 쉬프터(210)의 구성과 연결 관계가 유사한데, 다만 PMOS 트랜지스터(P3, P4)의 게이트에는 제1 전원 전압 제어 신호(PCON1)가 인가되고, NMOS 트랜지스터(N5, N6)의 게이트에는 제2 전원 전압 제어 신호(PCON2)가 인가된다. 제2 레벨 쉬프터(220)의 출력(LS_OUT2)은 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N5)의 접점에서 제1 레벨 쉬프터의 출력 신호(LS_OUT1)와 접속된 상태에서 제2 전원 전압(V2) 또는 접지전압(Vss)을 출력된다.
다음으로, 도 8은 본 발명의 구동부의 회로도를 나타낸 것으로서, 제1 및 제2 구동 회로들(310, 320)을 구비하고, 제1 구동 회로(310)는 일측이 제1 전원 전압(V1)에 연결된 2개의 PMOS 트랜지스터들(P1, P2)의 직렬 연결과 일측이 접지 전압(Vss)에 연결된 2개의 NMOS 트랜지스터들(N1, N2)의 직렬 연결이 각각의 타측이 연결된 인버터의 구조를 가지고, PMOS 트랜지스터(P2)의 게이트에는 제어용 레벨 쉬프터의 제2 전원 전압 제어 신호(PCON2)가 인가되고, NMOS 트랜지스터(N1)의 게이트에는 제어용 레벨 쉬프터의 제1 전원 전압 제어 신호(PCON1)가 인가된다. PMOS 트랜지스터(P1)의 게이트와 NMOS 트랜지스터(N2)의 게이트에는 레벨 쉬프팅부(200) 내 제1 레벨 쉬프터의 출력(LS_OUT1)과 제2 레벨 쉬프터의 출력 신호(LS_OUT2)가 서로 접속된 상태에서 공통적으로 인가되어 최종적으로 PMOS 트랜지스터(P2)의 드레인과 NMOS 트랜지스터(N1)의 드레인의 접점에서 전원 전압 출력 신호(VOUT)가 출력된다.
제2 구동 회로(320)는 제1 구동 회로(310)의 구성과 연결 관계가 유사한데, 다만 PMOS 트랜지스터들(P1, P2)의 직렬 연결의 일측이 제1 전원 전압(V1)에 연결되는 대신 제2 전원 전압(V2)에 연결되고, PMOS 트랜지스터(P2)의 게이트에는 제어용 레벨 쉬프터의 제2 전원 전압 제어 신호(PCON2) 대신 제1 전원 전압 제어 신호(PCON1)가 인가되며, NMOS 트랜지스터(N1)의 게이트에는 제어용 레벨 쉬프터의 제1 전원 전압 제어 신호(PCON1) 대신 제2 전원 전압 제어 신호(PCON2)가 인가된다.
도 7에 나타낸 본 발명의 레벨 쉬프팅부의 동작을 설명하면 다음과 같다.
먼저, 제어용 레벨 쉬프터의 전원 변환 입력 신호(PCONV)가 로우 레벨인 경우, 상술한 바와 같이 제어용 레벨 쉬프터의 출력 신호인 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)은 각각 제2 전원 전압(V2) 레벨과 접지 전압(Vss) 레벨로 출력되고, 이 출력 신호들(PCON1, PCON2)이 제1 레벨 쉬프터의 NMOS 트랜지스터(N5, N6)의 게이트와 PMOS 트랜지스터(P3, P4)의 게이트에 각각 인가되어 스위치 온 상태로 만들고 제2 레벨 쉬프터(220)의 NMOS 트랜지스터(N5, N6)의 게이트와 PMOS 트랜지스터(P3, P4)의 게이트에 각각 인가되어 스위치 오프 상태로 만든다. 이 상태에서 입력 신호(VIN)가 로우 레벨로 인가되면 제1 레벨 쉬프터의 출력 단자(LS_OUT1)는 제1 전원 전압(V1) 레벨이 된다.
만일, 제어용 레벨 쉬프터의 전원 변환 입력 신호(PCONV)가 로우 레벨인 상태에서 입력 신호(VIN)가 하이 레벨로 인가되면 제1 레벨 쉬프터의 출력 단자(LS_OUT1)는 접지 전압(Vss) 레벨이 된다.
다음으로, 제어용 레벨 쉬프터의 전원 변환 입력 신호(PCONV)가 하이 레벨인 경우, 상술한 바와 같이 제어용 레벨 쉬프터의 출력 신호인 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)은 각각 접지 전압(Vss) 레벨과 제2 전원 전압(V2) 레벨로 출력되고, 이 출력 신호들이 제1 레벨 쉬프터의 NMOS 트랜지스터(N5, N6)의 게이트와 PMOS 트랜지스터(P3, P4)의 게이트에 각각 인가되어 스위치 오프 상태로 만들고 제2 레벨 쉬프터(220)의 NMOS 트랜지스터(N5, N6)의 게이트와 PMOS 트랜지스터(P3, P4)의 게이트에 각각 인가되어 스위치 온 상태로 만든다. 이 상태에서 입력 신호(VIN)가 로우 레벨로 인가되면 제2 레벨 쉬프터(220)의 출력 단자는 제2 전원 전압(V2) 레벨이 된다.
만일, 제어용 레벨 쉬프터의 전원 변환 입력 신호(PCONV)가 하이 레벨인 상태에서 입력 신호(VIN)가 하이 레벨로 인가되면 제2 레벨 쉬프터(220)의 출력 신호(LS_OUT2)는 접지 전압(Vss) 레벨이 된다.
다음으로, 도 8을 참조하여 본 발명의 구동부의 동작을 설명하면 다음과 같다.
먼저, 제어용 레벨 쉬프터의 전원 변환 입력 신호(PCONV)가 로우 레벨인 경우, 상술한 바와 같이 제어용 레벨 쉬프터의 출력 신호인 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)은 각각 제2 전원 전압(V2) 레벨과 접지 전압(Vss) 레벨로 출력되고, 이 출력 신호들(PCON1, PCON2)이 제1 구동 회로(310)의 NMOS 트랜지스터(N1)의 게이트와 PMOS 트랜지스터(P2)의 게이트에 각각 인가되어 스위치 온 상태로 만들고, 제2 구동 회로(320)의 PMOS 트랜지스터(P2)의 게이트와 NMOS 트랜지스터(N1)의 게이트에 각각 인가되어 스위치 오프 상태로 만든다. 또한, 제1 레벨 쉬프터가 동작을 하여 제1 레벨 쉬프터에 인가되는 입력 신호(VIN)가 로우 레벨일 때에는 제1 출력 단자(LS_OUT1)를 통해 제1 전원 전압(V1)이 출력되고, 입력 신호(VIN)가 하이 레벨일 때에는 제1 출력 단자(LS_OUT1)를 통해 접지 전압(Vss)이 출력(LS_OUT)된다. 이 출력 신호(LS_OUT)를 제1 구동 회로(310)의 PMOS 트랜지스터(P1)의 게이트와 NMOS 트랜지스터(N2)의 게이트에 각각 인가받아 스위치 온 상태로 만든 후에 접지 전압(Vss) 또는 제1 전원 전압(V1)을 최종적으로 전원 전압 출력 단자(VOUT)를 통해 출력시킨다.
다음으로, 제어용 레벨 쉬프터의 전원 변환 입력 신호(PCONV)가 하이 레벨인 경우, 상술한 바와 같이 제어용 레벨 쉬 프터의 출력 신호인 제1 및 제2 전원 전압 제어 신호들(PCON1, PCON2)은 각각 접지 전압(Vss) 레벨과 제2 전원 전압(V2) 레벨로 출력되고, 이 출력 신호들(PCON1, PCON2)이 제1 구동 회로(310)의 NMOS 트랜지스터(N1)의 게이트와 PMOS 트랜지스터(P2)의 게이트에 각각 인가되어 스위치 오프 상태로 만들고, 제2 구동 회로(320)의 PMOS 트랜지스터(P2)의 게이트와 NMOS 트랜지스터(N1)의 게이트에 각각 인가되어 스위치 온 상태로 만든다. 또한, 제2 레벨 쉬프터(220)가 동작을 하여 제1 레벨 쉬프터에 인가되는 입력 신호(VIN)가 로우 레벨일 때에는 제2 출력 단자(LS_OUT2)를 통해 제2 전원 전압(V2)이 출력되고, 입력 신호(VIN)가 하이 레벨일 때에는 제2 출력 단자(LS_OUT2)를 통해 접지 전압(Vss)이 출력(LS_OUT)된다. 이 출력 신호(LS_OUT)를 제2 구동 회로(320)의 PMOS 트랜지스터(P1)의 게이트와 NMOS 트랜지스터(N2)의 게이트에 각각 인가받아 스위치 온 상태로 만든 후에 접지 전압(Vss) 또는 제2 전원 전압(V2)을 최종적으로 전원 전압 출력 단자(VOUT)를 통해 출력시킨다.
따라서, 본 발명의 제어용 레벨 쉬프터와 레벨 쉬프팅부, 구동부 내에 각각 복수개의 스위치 역할을 하는 트랜지스터들만을 추가함으로써 반도체 장치 내부에서 제1 및 제2 전원 전압과 접지 전압을 유효적절하게 생성할 수 있게 된다.
상기에서는 출력 신호를 입력 신호와 동상이 되도록 하기 위해 구동부 내 구동 회로를 하나만 구비하는 경우를 예시하였으나, 구동기를 상기 출력 신호가 출력되는 출력단에 복수개를 더 구비하는 것도 가능하다. 즉, 출력단에 홀수개의 구동기를 더 구비하게 되면 출력 신호는 입력 신호와 위상이 반대가 되어 출력되고, 짝수개의 구동기를 더 구비하게 되면 출력 신호는 입력 신호와 동일한 위상이 되어 출력하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 장치의 레벨 쉬프팅 회로는 반도체 장치의 제조 원가 경쟁력을 향상시키고 및 반도체 장치의 테스트 시간과 테스트 비용을 감소시킬 수 있다.

Claims (15)

  1. 제1 레벨의 전원 변환 입력 신호를 레벨 쉬프팅하여 서로 다른 위상을 가지는 제어 신호쌍 중 하나의 제어 신호를 제2 레벨로 만드는 제어부;
    상기 제어 신호쌍에 응답하여 제1 레벨의 입력 신호를 레벨 쉬프팅하여 서로 다른 위상을 가지는 레벨 쉬프팅 신호쌍 중 하나의 신호를 상기 제2 레벨 또는 제3 레벨로 만드는 레벨 쉬프팅부; 및
    상기 레벨 쉬프팅 신호쌍 중 하나의 신호를 구동하여 출력 신호를 발생하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  2. 제1항에 있어서,
    상기 제1 레벨의 전압은 상기 제3 레벨의 전압보다 낮고, 상기 제3 레벨의 전압은 상기 제2 레벨의 전압보다 낮은 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  3. 제1항에 있어서,
    상기 반도체 장치는
    외부로부터 소정의 동작 모드를 설정하기 위한 명령어가 입력되면 요구되는 동작 모드를 파악하여 모드 설정 신호를 발생시키는 모드 레지스터를 구비하고,
    상기 전원 변환 입력 신호는
    상기 모드 레지스터의 소정 비트의 데이터 값을 이용하여 레벨을 바꾸어 줌으로써 필요로 하는 전원 전압을 선택하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  4. 제1항에 있어서,
    상기 제어 신호쌍은
    제1 및 제2 제어 신호이고,
    상기 제어부는
    소오스에 상기 제2 레벨의 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들;
    게이트에 상기 제2 레벨의 전압이 공통으로 인가되고, 드레인에 상기 제1 및 제2 PMOS 트랜지스터들 각각의 드레인이 연결된 제1 및 제3 NMOS 트랜지스터들;
    소오스가 접지되고 드레인에 상기 제1 및 제3 NMOS 트랜지스터들의 소오스가 각각 연결된 제2 및 제4 NMOS 트랜지스터들;
    상기 전원 변환 입력 신호를 인가받아 레벨을 반전시켜 상기 제4 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고,
    상기 전원 변환 입력 신호를 상기 제2 NMOS 트랜지스터의 게이트에 인가받고 상기 제2 PMOS 트랜지스터의 게이트를 상기 제1 PMOS 트랜지스터의 드레인에 연결한 접점에서 상기 제1 제어 신호를 출력하며,
    상기 제1 PMOS 트랜지스터의 게이트를 상기 제2 PMOS 트랜지스터의 드레인에 연결한 접점에서 상기 제2 제어 신호를 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  5. 제1항에 있어서,
    상기 레벨 쉬프팅부는
    상기 제어 신호쌍에 응답하여 상기 제1 레벨의 입력 신호를 레벨 쉬프팅하여 상기 레벨 쉬프팅 신호쌍 중 하나의 신호를 상기 제3 레벨로 만드는 제1 레벨 쉬프터;
    상기 제어 신호쌍에 응답하여 상기 제1 레벨의 입력 신호를 레벨 쉬프팅하여 상기 레벨 쉬프팅 신호쌍 중 하나의 신호를 상기 제2 레벨로 만드는 제2 레벨 쉬프터를 구비하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  6. 제5항에 있어서,
    상기 제1 레벨 쉬프터는
    소오스에 상기 제3 레벨의 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들;
    소오스가 접지되어 상기 접지 전압이 공통으로 인가되는 제2 및 제4 NMOS 트랜지스터들;
    상기 제1 및 제2 PMOS 트랜지스터들 각각의 드레인에 일측이 연결되고 상기 제2 및 제4 NMOS 트랜지스터들 각각의 드레인에 타측이 연결되어 상기 제어 신호쌍 의 제어에 의해 스위칭 동작을 하여 상기 일측과 상기 타측에서 각각 상기 제3 레벨의 전압과 상기 접지 전압의 전달 여부를 제어하는 제1 레벨 쉬프터 스위칭부;
    상기 전원 변환 입력 신호를 인가받아 레벨을 반전시켜 상기 제4 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고,
    상기 제2 PMOS 트랜지스터의 게이트를 상기 제1 PMOS 트랜지스터의 드레인에 연결하고, 상기 제1 PMOS 트랜지스터의 게이트를 상기 제2 PMOS 트랜지스터의 드레인에 연결하여,
    상기 제1 레벨 쉬프터 스위칭부에서 상기 제3 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  7. 제6항에 있어서,
    상기 제1 레벨 쉬프터 스위칭부는
    게이트에 상기 제2 제어 신호가 인가되고, 드레인에 상기 제1 PMOS 트랜지스터의 드레인이 연결된 제3 PMOS 트랜지스터;
    게이트에 상기 제1 제어 신호가 인가되고, 드레인에 상기 제3 PMOS 트랜지스터의 드레인이 연결된 제1 NMOS 트랜지스터;
    게이트에 상기 제2 제어 신호가 인가되고, 드레인에 상기 제2 PMOS 트랜지스터의 드레인이 연결된 제4 PMOS 트랜지스터;
    게이트에 상기 제1 제어 신호가 인가되고, 드레인에 상기 제4 PMOS 트랜지스터의 드레인이 연결된 제2 NMOS 트랜지스터를 구비하고,
    상기 제3 PMOS 트랜지스터와 제1 NMOS 트랜지스터의 접점과 상기 제4 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 접점에서 상기 제3 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  8. 제7항에 있어서,
    상기 제2 레벨 쉬프터는
    소오스에 상기 제2 레벨의 전압이 공통으로 인가되는 제1 및 제2 PMOS 트랜지스터들;
    소오스가 접지되어 상기 접지 전압이 공통으로 인가되는 제2 및 제4 NMOS 트랜지스터들;
    상기 제1 및 제2 PMOS 트랜지스터들 각각의 드레인에 일측이 연결되고 상기 제2 및 제4 NMOS 트랜지스터들 각각의 드레인에 타측이 연결되어 상기 제어 신호쌍의 제어에 의해 스위칭 동작을 하여 상기 일측과 상기 타측에서 각각 상기 제2 레벨의 전압과 상기 접지 전압의 전달 여부를 제어하는 제2 레벨 쉬프터 스위칭부;
    상기 전원 변환 입력 신호를 인가받아 레벨을 반전시켜 상기 제4 NMOS 트랜지스터의 게이트에 인가하는 인버터를 구비하고,
    상기 제2 PMOS 트랜지스터의 게이트를 상기 제1 PMOS 트랜지스터의 드레인에 연결하고, 상기 제1 PMOS 트랜지스터의 게이트를 상기 제2 PMOS 트랜지스터의 드레인에 연결하여,
    상기 제2 레벨 쉬프터 스위칭부에서 상기 제2 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  9. 제8항에 있어서,
    상기 제2 레벨 쉬프터 스위칭부는
    게이트에 상기 제1 제어 신호가 인가되고, 드레인에 상기 제1 PMOS 트랜지스터의 드레인이 연결된 제3 PMOS 트랜지스터;
    게이트에 상기 제2 제어 신호가 인가되고, 드레인에 상기 제3 PMOS 트랜지스터의 드레인이 연결된 제1 NMOS 트랜지스터;
    게이트에 상기 제1 제어 신호가 인가되고, 드레인에 상기 제2 PMOS 트랜지스터의 드레인이 연결된 제4 PMOS 트랜지스터;
    게이트에 상기 제2 제어 신호가 인가되고, 드레인에 상기 제4 PMOS 트랜지스터의 드레인이 연결된 제2 NMOS 트랜지스터를 구비하고,
    상기 제3 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 접점과 상기 제4 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 접점에서 상기 제2 레벨의 레벨 쉬프팅 신호쌍을 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  10. 제1항에 있어서,
    상기 구동부는
    상기 제어 신호쌍에 응답하여 상기 제3 레벨의 레벨 쉬프팅 신호쌍 중 하나의 신호를 구동하여 상기 제3 레벨의 전압 출력 신호를 발생하는 제1 구동 회로;
    상기 제어 신호쌍에 응답하여 상기 제2 레벨의 레벨 쉬프팅 신호쌍 중 하나의 신호를 구동하여 상기 제2 레벨의 전압 출력 신호를 발생하는 제2 구동 회로를 구비하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  11. 제10항에 있어서,
    상기 제1 구동 회로는
    소오스에 상기 제3 레벨의 전압이 인가되고 게이트에 상기 레벨 쉬프팅부의 출력 신호가 인가되는 제1 PMOS 트랜지스터;
    소오스가 접지되어 상기 접지 전압이 인가되고 게이트에 상기 레벨 쉬프팅부의 출력 신호가 인가되는 제2 NMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 일측이 연결되고 상기 제2 NMOS 트랜지스터의 드레인에 타측이 연결되어 상기 제어 신호쌍의 제어에 의해 스위칭 동작을 하여 상기 일측과 상기 타측에서 각각 상기 제3 레벨의 전압과 상기 접지 전압의 전달 여부를 제어하는 제1 구동 회로 스위칭부를 구비하고,
    상기 제1 구동 회로 스위칭부에서 상기 제3 레벨의 전압 출력 신호를 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  12. 제11항에 있어서,
    상기 제1 구동 회로 스위칭부는
    소오스에 상기 제1 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제2 제어 신호가 인가되는 제2 PMOS 트랜지스터;
    드레인에 상기 제2 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제1 제어 신호가 인가되는 제1 NMOS 트랜지스터를 구비하고,
    상기 제2 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 접점에서 상기 제3 레벨의 전압 출력 신호를 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  13. 제12항에 있어서,
    상기 제2 구동 회로는
    소오스에 상기 제2 레벨의 전압이 인가되고 게이트에 상기 레벨 쉬프팅부의 출력 신호가 인가되는 제1 PMOS 트랜지스터;
    소오스가 접지되어 상기 접지 전압이 인가되고 게이트에 상기 레벨 쉬프팅부의 출력 신호가 인가되는 제2 NMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 일측이 연결되고 상기 제2 NMOS 트랜지스터의 드레인에 타측이 연결되어 상기 제어 신호쌍의 제어에 의해 스위칭 동작을 하여 상기 일측과 상기 타측에서 각각 상기 제2 레벨의 전압과 상기 접지 전압의 전달 여부를 제어하는 제2 구동 회로 스위칭부를 구비하고,
    상기 제2 구동 회로 스위칭부에서 상기 제2 레벨의 전압 출력 신호를 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  14. 제13항에 있어서,
    상기 제2 구동 회로 스위칭부는
    소오스에 상기 제1 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제1 제어 신호가 인가되는 제2 PMOS 트랜지스터;
    드레인에 상기 제2 PMOS 트랜지스터의 드레인이 연결되고 게이트에 제2 제어 신호가 인가되는 제1 NMOS 트랜지스터를 구비하고,
    상기 제2 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 접점에서 상기 제2 레벨의 전압 출력 신호를 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
  15. 제9항 또는 제14항에 있어서,
    상기 전원 변환 입력 신호가 로우 레벨인 경우에는
    상기 제1 레벨 쉬프터 스위칭부와 상기 제1 구동 회로 스위칭부를 턴 온 시키고, 상기 제2 레벨 쉬프터 스위칭부와 상기 제2 구동 회로 스위칭부를 턴 오프 시켜 상기 제3 레벨의 전압 레벨을 상기 출력 신호로 출력하고,
    상기 전원 변환 입력 신호가 하이 레벨인 경우에는
    상기 제1 레벨 쉬프터 스위칭부와 상기 제1 구동 회로 스위칭부를 턴 오프 시키고, 상기 제2 레벨 쉬프터 스위칭부와 상기 제2 구동 회로 스위칭부를 턴 온 시켜 상기 제2 레벨의 전압 레벨을 상기 출력 신호로 출력하는 것을 특징으로 하는 반도체 장치의 레벨 쉬프팅 회로.
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