KR20010105564A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20010105564A
KR20010105564A KR1020000026129A KR20000026129A KR20010105564A KR 20010105564 A KR20010105564 A KR 20010105564A KR 1020000026129 A KR1020000026129 A KR 1020000026129A KR 20000026129 A KR20000026129 A KR 20000026129A KR 20010105564 A KR20010105564 A KR 20010105564A
Authority
KR
South Korea
Prior art keywords
level
internal voltage
signal
internal
response
Prior art date
Application number
KR1020000026129A
Other languages
English (en)
Other versions
KR100653682B1 (ko
Inventor
이종언
강상석
임규남
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000026129A priority Critical patent/KR100653682B1/ko
Publication of KR20010105564A publication Critical patent/KR20010105564A/ko
Application granted granted Critical
Publication of KR100653682B1 publication Critical patent/KR100653682B1/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • General Engineering & Computer Science (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 테스트시에 내부 전압 측정 제어신호 및 복수개의 내부 전압 선택신호들을 저장하기 위한 모드 설정 레지스터, 복수개의 내부 전압 선택신호들 각각에 응답하여 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 내부 전압 선택회로, 내부 전압 측정 제어신호에 응답하여 내부 전압 선택회로로부터 출력되는 신호를 패드로 전송하기 위한 패드 스위칭 회로, 및 내부 전압 측정 제어신호에 응답하여 정상 동작시에 패드로부터 전송되는 신호를 버퍼하여 출력하고, 테스트시에 디스에이블되는 버퍼로 구성되어 있다. 따라서, 세라믹 패키지상에서 내부 전압들을 측정하는 것이 아니라 실제 패키지 상태에서 내부 전압들을 측정하게 되므로 정확한 측정이 이루어질 수 있고, 반도체 메모리 장치의 신뢰성이 향상될 수 있다.

Description

반도체 메모리 장치{semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패키지 상태에서 내부 전압들의 레벨을 측정할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 내부에는 많은 내부 전압들이 사용되고 있다. 이 전압들은 외부에서 공급되는 외부 전원전압과 외부에서 공급되는 전압에 의해서 내부에서 발생되는 내부 전압들로 구분된다.
이중 내부에서 발생되는 내부 전압들은 메모리 장치 내부의 회로들을 구동하는데 사용된다. 따라서, 메모리 장치 내부의 내부 전압들의 레벨이 메모리 장치 내부의 회로들을 구동하기에 적합한 레벨로 발생되고, 그 레벨들을 얼마만큼 유지하고 있느냐는 메모리 장치의 안정된 동작 구현에 매우 큰 의미가 있다.
그러나, 종래의 반도체 메모리 장치는 패키지 상태에서 이러한 내부 전압들의 레벨을 직접 측정하는 방법이 불가능했다.
이는 패키지 상태에서 이들 내부 전압들이 외부의 핀들에 모두 연결되어 있지 않기 때문이다. 즉, 웨이퍼 상태에서는 칩 내부가 노출되어 있으므로 원하는 내부 전압들의 레벨을 직접 측정하는 것이 가능하였지만, 패키지 상태에서는 내부 전압들이 외부의 핀에 연결되어 있지 않기 때문에 내부 전압들의 레벨을 측정할 수 있는 방법이 없었다.
따라서, 종래의 반도체 메모리 장치는 이러한 내부 전원들을 측정하기 위하여 메모리 패키지와는 별도로 제작된 세라믹 패키지(ceramic package)를 사용하여 이러한 내부 전압들의 레벨을 측정하는 방법을 사용하였다. 세라믹 패키지는 메모리 칩 내부가 보이도록 제작된 패키지로서, 내부 전압들을 테스트 장비를 이용하여 직접 검침(probing)하여 측정할 수 있도록 제작되어 있다.
그런데, 내부 전압들의 레벨을 측정하기 위하여 세라믹 패키지를 특별하게 제작하여야 하고, 이러한 세라믹 패키지를 제작하는데 비용이 많이 든다는 단점이 있었다.
그리고, 세라믹 패키지상에서의 내부 전압들의 레벨과 실제 패키지로 하였을 경우에 내부 전압들의 레벨과는 오차가 있을 수 있으므로 세라믹 패키지상에서 측정된 내부 전압들의 레벨이 실제 패키지상에서의 내부 전압들의 레벨과 동일하다고는 할 수 없다. 따라서, 정확한 측정이 이루어질 수 없다.
본 발명의 목적은 패키지 상태에서 내부 전압들의 레벨을 측정할 수 있는 반도체 메모리 장치를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 테스트시에 내부 전압 측정 제어신호 및 복수개의 내부 전압 선택신호들을 저장하기 위한 모드 설정 레지스터, 상기 복수개의 내부 전압 선택신호들 각각에 응답하여 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 내부 전압 선택수단, 상기 내부 전압 측정 제어신호에 응답하여 상기 내부 전압 선택수단으로부터 출력되는 신호를 패드로 전송하기 위한 패드 스위칭 수단, 및 상기 내부 전압 측정 제어신호에 응답하여 정상 동작시에 상기 패드로부터 전송되는 신호를 버퍼하여 출력하고, 상기 테스트시에 디스에이블되는 버퍼를 구비한 것을 특징으로 한다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 블록도이다.
도2는 도1에 나타낸 내부 전압 선택회로의 실시예의 회로도이다.
도3은 도1에 나타낸 패드 스위칭 회로의 실시예의 회로도이다.
도4는 도1에 나타낸 버퍼의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 모드 설정 레지스터(10), 내부 전압 선택 회로(20), 패드 스위칭 회로(30), 버퍼(40), 및 패드(50)로 구성되어 있다.
도1에 나타낸 블록도의 동작을 설명하면 다음과 같다.
모드 설정 레지스터(10)는 테스트시에 테스트 모드를 설정하기 위한 레지스터로서, 일반적으로 외부의 테스터(미도시)로부터 어드레스 핀들을 통하여 입력되는 테스트 모드 설정 데이터를 저장한다. 내부 전압 선택회로(20)는 모드 설정 레지스터(10)로부터 출력되는 내부 전압 선택신호들(M1, M2, ..., Mn) 각각에 응답하여 내부 전압들(IP1, IP2, ..., IPn)을 각각 신호(PP)로 출력한다. 패드 스위칭 회로(30)는 내부 전압 측정 제어신호(MM)에 응답하여 신호(PP)를 신호(P)로 하여 패드(50)로 출력하고, 버퍼(40)의 동작을 제어하기 위한 신호(BU)를 출력한다. 버퍼(40)는 테스트시에는 신호(BU)에 응답하여 디스에이블되고, 정상 동작시에는 패드(50)를 통하여 입력되는 신호(IN)를 버퍼하여 버퍼된 신호(INP)를 발생한다.
도2는 도1에 나타낸 내부 전압 선택회로의 실시예의 회로도로서, n개의 레벨 쉬프터 및 인버터들(20-11, 20-12, ..., 20-1n), 및 n개의 내부 전압 스위칭 회로들(20-21, 20-22, ..., 20-2n)로 구성되어 있다.
레벨 쉬프터 및 인버터들(20-11, 20-12, ..., 20-1n) 각각은 PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 인버터(I1)로 구성된 레벨 쉬프터와 인버터(I2)로 구성되어 있다. 그리고, 내부 전압 스위칭 회로들(20-21, 20-22, ..., 20-2n) 각각은 PMOS트랜지스터들(P3)로 구성되어 있다. 레벨 쉬프터들 각각은 외부 전원전압(EVCC)과 접지전압사이에 연결되고, 인버터(I2) 또한 외부 전원전압(EVCC)과 접지전압사이에 연결되어 구성된다. 그리고, PMOS트랜지스터(P3)의 기판은 외부 전원전압(EVCC)에 연결되어 구성된다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
내부 전압 선택신호들(M1, M2, ..., Mn)이 각각 "하이"레벨, "로우"레벨, ..., "로우"레벨이라고 가정하고 설명하면 다음과 같다.
레벨 쉬프터 및 인버터(20-11)의 레벨 쉬프터는 "하이"레벨의 신호에 응답하여 NMOS트랜지스터(N1)와 PMOS트랜지스터(P2)가 온되어 "하이"레벨의 신호를 발생한다. 그리고, 레벨 쉬프터 및 인버터(20-11)의 인버터(I2)는 "하이"레벨의 신호를 반전하여 접지전압 레벨의 신호(N1)를 발생한다.
나머지 레벨 쉬프터 및 인버터들(20-12, ..., 20-1n) 각각의 레벨 쉬프터는 "로우"레벨의 신호들(M2, ..., Mn) 각각에 응답하여 NMOS트랜지스터(N2)가 온되어 접지전압 레벨의 신호를 발생한다. 레벨 쉬프터 및 인버터들(20-12, ..., 20-1n) 각각을 구성하는 인버터(I2)는 접지전압 레벨의 신호를 반전하여 외부 전원전압 레벨의 신호를 발생한다. 따라서, 레벨 쉬프터 및 인버터들(20-12, ..., 20-1n) 각각은 외부 전원전압 레벨의 신호들(N2, ..., Nn)을 각각 발생한다.
내부 전압 스위칭 회로(20-21)는 접지전압 레벨의 신호(N1)에 응답하여 온되어 내부 전압(IP1)을 신호(PP)로 출력한다.
나머지 내부 전압 스위칭 회로들(20-22, ..., 20-2n) 각각은 외부 전원전압 레벨의 신호들(N2, ..., Nn) 각각에 응답하여 오프된다.
즉, 측정하고자 하는 내부 전압(IP1)이 신호(PP)로서 출력된다.
이때, PMOS트랜지스터(P3)의 기판이 외부 전원전압(EVCC)에 연결되어 있으므로, 접지전압 레벨부터 내부 전원전압(IVC) 레벨사이의 다양한 내부 전압들(IP1, IP2, ..., IPn)이 신호(PP)로서 출력될 수 있다.
도3은 도1에 나타낸 패드 스위칭 회로의 실시예의 회로도로서, 레벨 쉬프터(32), 인버터들(I4, I5), 및 PMOS트랜지스터(P6)로 구성되어 있다.
레벨 쉬프터(32)는 PMOS트랜지스터들(P4, P5), NMOS트랜지스터들(N3, N4),및 인버터(I3)로 구성되어 있다. 레벨 쉬프터(32)는 외부 전원전압(EVCC)과 접지전압사이에 연결되고, 인버터(I5)는 외부 전원전압(EVCC)과 접지전압 사이에 연결된다. PMOS트랜지스터(P6)의 기판은 외부 전원전압(EVCC)에 연결되어 구성된다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
테스트시에 레벨 쉬프터(32)는 모드 설정 레지스터(10)로부터 인가되는 "하이"레벨의 내부 전압 측정 제어신호(MM)에 응답하여 NMOS트랜지스터(N3)와 PMOS트랜지스터(P5)가 온되어 외부 전원전압(EVCC) 레벨을 출력한다. 인버터(I5)는 외부 전원전압(EVCC) 레벨을 반전하여 접지전압 레벨을 출력한다. PMOS트랜지스터(P6)는 접지전압 레벨의 신호에 응답하여 온되어 신호(PP)를 신호(P)로 출력한다. 이때, PMOS트랜지스터(P6)의 기판이 외부 전원전압(EVCC)에 연결되어 있으므로 PMOS트랜지스터(P6)는 접지전압 레벨에서 내부 전원전압(IVC) 레벨사이의 다양한 내부 전압들을 출력하는 것이 가능하다.
그리고, 인버터(I4)는 "하이"레벨의 내부 전압 측정 제어신호(MM)에 응답하여 "로우"레벨의 신호(BU)를 발생한다. "로우"레벨의 신호(BU)는 도1에 나타낸 버퍼(40)의 동작을 디스에이블한다.
정상 동작시에는 "로우"레벨의 내부 전압 측정 제어신호(MM)에 응답하여 레벨 쉬프터(32)는 "로우"레벨의 신호를 발생하고, 인버터(I5)는 "로우"레벨의 신호를 반전하여 외부 전원전압(EVCC)레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P6)가 오프됨으로써 신호(P)가 발생되지 않게 된다. 이때, 인버터(I4)는 "하이"레벨의 신호(BU)를 발생하고, "하이"레벨의 신호(BU)는 도1에나타낸 버퍼(40)의 동작을 인에이블한다.
도4는 도1에 나타낸 버퍼의 실시예의 회로도로서, 차동 증폭기(42), PMOS트랜지스터(P10), PMOS트랜지스터(P11)와 NMOS트랜지스터(N7)로 구성된 인버터(44), 및 인버터(I6)로 구성되어 있다.
차동 증폭기(42)는 PMOS트랜지스터들(P7, P8, P9), 및 NMOS트랜지스터들(N5, N6)로 구성되어 있다. 차동 증폭기(42)와 인버터(44)는 내부 전원전압(IVC)과 접지전압사이에 연결되어 구성되고, PMOS트랜지스터(P10)의 소스가 내부 전원전압(IVC)에 연결되어 구성된다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
정상 동작시에 "하이"레벨의 신호(BU)가 인가되면, PMOS트랜지스터(P7)가 온되어 차동 증폭기(42)의 동작이 인에이블된다. 차동 증폭기(42)의 동작이 인에이블되면 차동 증폭기(42)는 기준전압(VREFi)과 도1에 나타낸 패드(50)를 통하여 입력되는 신호(IN)를 비교하여 신호(A)를 출력한다. 차동 증폭기(42)는 만일 기준전압(VREFi)이 신호(IN)의 레벨보다 높다면 NMOS트랜지스터(N5)와 PMOS트랜지스터(P9)가 온되어 내부 전원전압(IVC) 레벨의 신호(A)를 발생한다. 인버터(44)는 신호(A)를 반전하여 접지전압 레벨의 버퍼된 신호(INP)를 발생한다.
테스트시에는 "로우"레벨의 신호(BU)에 응답하여 PMOS트랜지스터(P7)가 오프되어 차동 증폭기(42)의 동작이 디스에이블된다.
따라서, 도4에 나타낸 실시예의 버퍼는 테스트시에는 동작하지 않고, 정상 동작시에 패드(50)를 통하여 인가되는 신호(IN)를 버퍼하여 버퍼된 신호(INP)를 발생한다.
상술한 실시예의 반도체 메모리 장치는 패키지 상태에서 접지전압 레벨에서 내부 전원전압(IVC) 레벨사이의 다양한 내부 전압들을 측정하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 패키지 상태에서 내부 전압들을 측정하는 것이 가능하므로 별도의 세라믹 패키지를 제작할 필요성이 없어지게 된다.
또한, 세라믹 패키지상에서 내부 전압들을 측정하는 것이 아니라 실제 패키지 상태에서 내부 전압들을 측정하게 되므로 정확한 측정이 이루어질 수 있다.
따라서, 반도체 메모리 장치의 신뢰성이 향상될 수 있다.

Claims (5)

  1. 테스트시에 내부 전압 측정 제어신호 및 복수개의 내부 전압 선택신호들을 저장하기 위한 모드 설정 레지스터;
    상기 복수개의 내부 전압 선택신호들 각각에 응답하여 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 내부 전압 선택수단;
    상기 내부 전압 측정 제어신호에 응답하여 상기 내부 전압 선택수단으로부터 출력되는 신호를 패드로 전송하기 위한 패드 스위칭 수단; 및
    상기 내부 전압 측정 제어신호에 응답하여 정상 동작시에 상기 패드로부터 전송되는 신호를 버퍼하여 출력하고, 상기 테스트시에 디스에이블되는 버퍼를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 내부 전압 선택수단은
    외부 전원전압과 접지전압사이에 연결되어 상기 복수개의 내부 전압 선택신호들 각각의 레벨을 쉬프트하고 반전하기 위한 복수개의 제1레벨 쉬프터 및 인버터들; 및
    상기 복수개의 제2레벨 쉬프터 및 인버터들 각각의 출력신호에 응답하여 상기 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 복수개의 제1스위칭 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 복수개의 제1스위칭 수단들 각각은
    상기 해당 내부 전압 선택신호가 인가되는 게이트와 상기 해당 내부 전압이 인가되는 소스를 가진 제1PMOS트랜지스터를 구비하고,
    상기 복수개의 제1스위칭 수단들 각각에 구비된 제1PMOS트랜지스터의 드레인이 공통 연결된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 패드 스위칭 수단은
    상기 외부 전원전압과 접지전압사이에 연결되어 상기 내부 전압 측정 제어신호의 레벨을 쉬프트하고 반전하기 위한 제2레벨 쉬프터 및 인버터; 및
    상기 제2레벨 쉬프터 및 인버터의 출력신호에 응답하여 상기 내부 전압 선택수단의 출력신호를 상기 패드로 전송하기 위한 제2스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제2스위칭 수단은
    상기 제2레벨 쉬프터 및 인버터의 출력신호가 인가되는 게이트와 상기 내부 전압 선택수단의 출력신호가 인가되는 소스를 가진 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
KR1020000026129A 2000-05-16 2000-05-16 반도체 메모리 장치 KR100653682B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000026129A KR100653682B1 (ko) 2000-05-16 2000-05-16 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000026129A KR100653682B1 (ko) 2000-05-16 2000-05-16 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20010105564A true KR20010105564A (ko) 2001-11-29
KR100653682B1 KR100653682B1 (ko) 2006-12-04

Family

ID=19668743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000026129A KR100653682B1 (ko) 2000-05-16 2000-05-16 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR100653682B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100810611B1 (ko) * 2006-05-15 2008-03-07 삼성전자주식회사 반도체 장치의 레벨 쉬프팅 회로
KR100838389B1 (ko) * 2005-09-29 2008-06-13 주식회사 하이닉스반도체 메모리 장치의 내부전압 측정 회로.
US7577050B2 (en) 2005-09-29 2009-08-18 Hynix Semiconductor, Inc. Semiconductor memory device for measuring internal voltage
US8674752B2 (en) 2012-07-30 2014-03-18 SK Hynix Inc. Semiconductor device and method for driving the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3495787B2 (ja) * 1994-06-30 2004-02-09 株式会社ルネサステクノロジ 半導体装置
KR100301044B1 (ko) * 1998-08-13 2001-09-06 윤종용 패키지하의내부신호제어가능반도체장치와테스트방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838389B1 (ko) * 2005-09-29 2008-06-13 주식회사 하이닉스반도체 메모리 장치의 내부전압 측정 회로.
US7577050B2 (en) 2005-09-29 2009-08-18 Hynix Semiconductor, Inc. Semiconductor memory device for measuring internal voltage
KR100810611B1 (ko) * 2006-05-15 2008-03-07 삼성전자주식회사 반도체 장치의 레벨 쉬프팅 회로
US7449917B2 (en) 2006-05-15 2008-11-11 Samsung Electronics Co., Ltd. Level shifting circuit for semiconductor device
US8674752B2 (en) 2012-07-30 2014-03-18 SK Hynix Inc. Semiconductor device and method for driving the same

Also Published As

Publication number Publication date
KR100653682B1 (ko) 2006-12-04

Similar Documents

Publication Publication Date Title
US7173480B2 (en) Device for controlling the operation of internal voltage generator
US7480841B2 (en) Semiconductor integrated circuit which properly executes an operational test of a circuit under test in the semiconductor integrated circuit
KR20080019322A (ko) 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법
KR20010105564A (ko) 반도체 메모리 장치
US6711077B2 (en) Wafer burn-in test and wafer test circuit
JPH09198897A (ja) 半導体メモリ装置
US20060170433A1 (en) Semiconductor test circuit
US20050001244A1 (en) Semiconductor memory device having externally controllable data input and output mode
JPH11317100A (ja) 半導体記憶装置
US7876628B2 (en) Data output circuit
KR100520165B1 (ko) 반도체 메모리 소자의 병렬 테스트 장치
JP3595503B2 (ja) 半導体集積回路及びその試験方法
JP2003332902A (ja) 入力バッファ回路及び半導体集積回路装置
KR100780619B1 (ko) 반도체 장치
KR20010105442A (ko) 반도체 메모리 장치
JPH04311898A (ja) 半導体装置
KR20010028416A (ko) 공동 패드를 구비한 반도체장치의 입력회로
KR100838389B1 (ko) 메모리 장치의 내부전압 측정 회로.
US7719907B2 (en) Test circuit for semiconductor memory device
TW202414423A (zh) 掃描正反器電路、串聯電路及執行掃描操作的方法
KR100280486B1 (ko) 반도체의 패드기능 변경 회로
JPH0521552A (ja) 半導体集積回路装置
KR100542713B1 (ko) 웨이퍼 번인 테스트를 위한 코딩 제어 회로
JPH0566244A (ja) スキヤンパス装置およびそれを含む半導体集積回路装置
KR20000002026A (ko) 반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091113

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee